JP2012257236A - 半導体装置および半導体装置の駆動方法 - Google Patents
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- H03K19/17748—Structural details of configuration resources
- H03K19/1776—Structural details of configuration resources for memories
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- H03K19/1778—Structural details for adapting physical parameters
- H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
【解決手段】PLD等のロジックセル間の接続構造を変更する機能を有する半導体回路において、ロジックセル間を接続や切断、あるいはロジックセルへの電源の供給を、オフ電流またはリーク電流が小さい絶縁ゲート電界効果型トランジスタを用いたプログラムユニットによって制御する。プログラムユニットにはトランスファーゲート回路を設けてもよい。駆動電圧を下げるため、プログラムユニットには容量素子を設けて、その電位をコンフィギュレーション時と動作期間とで異なるものとしてもよい。
【選択図】図2
Description
本実施の形態では、本発明の一態様に係る半導体装置の構成と、その動作について説明する。
本実施の形態では、プログラムユニットとして図2(A)の回路を用いた場合の動作の例について説明する。なお、本実施の形態を含めて以下の実施の形態の説明では理解を容易にするため、具体的な数値を例示するが、その他の数値の場合であっても同様に実施できる。また、電位とは相対的なものであるので、電位の絶対値には特に意味がないことに注意すべきである。
しきい値としたときでも十分に得られるとして、V1はしきい値と同義として扱う。
以下では、プログラムユニットとして図2(B)の回路を用いた場合の動作の例について説明する。図2(B)に示されるプログラムユニットの第1のノードN1と第2のノードN2が常に切断状態であるためには第3のノードN3の電位は第1のトランジスタTr1のしきい値にVDDを加えたもの以上であることが必要となる。ここでは、第1のトランジスタTr1のしきい値を−0.5Vとすると、第3のノードN3の電位は+1.5V以上であることが求められる。実際にはオフ抵抗を十分に高くするために、第3のノードN3の電位は+2V以上とするとよい。
以下では、プログラムユニットとして図2(C)の回路を用いた場合の動作の例について説明する。図2(C)に示されるプログラムユニットの第1のノードN1と第2のノードN2が常に接続(あるいは切断)状態であるためには第3のノードN3の電位は、実施の形態2で示したように+3V以上(あるいは0V以下)とするとよい。
以下では、プログラムユニットとして図2(C)の回路を用いた場合の動作の例について説明する。本実施の形態では、コンフィギュレーション処理時に端子Dの電位に応じて、端子Eの電位を変化させる。例えば、端子Dの電位が+1.5Vであれば、端子Eの電位を0V、端子Dの電位が0Vであれば、端子Eの電位を+1.5Vとする。このような場合、端子Eの電位は端子Dの電位の相補的な電位である、という。
実施の形態5では、コンフィギュレーション中に、第3のノードN3の電位が端子Eの電位の変動を受けて、VSSよりも低くなることがある。そのため、第2のトランジスタTr2のゲートの最低電位もそれに応じて低下させることが求められる。
以下では、プログラムユニットとして図2(C)の回路を用いた場合の動作の例について説明する。本実施の形態でも、コンフィギュレーション処理時に端子Dの電位に応じて、端子Eの電位を相補的に変化させる。例えば、端子Dの電位がVDD(=+2V)であれば、端子Eの電位をVSS(=0V)、端子Dの電位がVSSであれば、端子Eの電位をVDDとする。本実施の形態では、V1は+1V以下とする。
以下では、プログラムユニットとして図2(C)の回路を用いた場合の動作の例について説明する。本実施の形態では、コンフィギュレーション処理時に端子Eの電位を変化させ、+3Vあるいは0Vのいずれかとする。一方、端子Dの電位は0Vに固定する。
以下では、プログラムユニットとして図3(A)の回路を用いた場合の動作の例について説明する。図3(A)に示されるプログラムユニットは、nチャネル型の第4のトランジスタTr4とpチャネル型の第5のトランジスタTr5とにより構成されるトランスファーゲート回路を有し、トランスファーゲート回路の一端は第1のノードN1に、また他端は第2のノードN2に接続する。
以下では、プログラムユニットとして図3(A)の回路を用いた場合の別の動作の例について説明する。ここでは、端子E1、端子E2の電位をコンフィギュレーション処理時とその他のときとで異なる値とすることにより、より最高電位と最低電位の差を小さくする方法について説明する。
以下では、プログラムユニットとして図3(A)の回路を用いた場合の別の動作の例について説明する。ただし、本実施の形態では、V1は+2V以下とする。
以下では、プログラムユニットとして図3(B)の回路を用いた場合の動作の例について説明する。図3(B)に示されるプログラムユニットは、回路構成のほとんどは図3(A)に示すものと同じであるが、第6のトランジスタTr6のソースもしくはドレインの他方、第7のトランジスタTr7のソースもしくはドレインの他方が共に端子Dに接続されて、回路構成が簡略化されている。
以下では、プログラムユニットとして図5(A)の回路を用いた場合の動作の例について説明する。図5(A)に示されるプログラムユニットは、図3(A)に示すプログラムユニットにおいて、端子D1に端子E2を接続し、端子E1に端子D2を接続したものである。
以下では、プログラムユニットとして図5(B)の回路を用いた場合の動作の例について説明する。図5(B)に示されるプログラムユニットは、図2(D)に示すプログラムユニットにおいて、第3のトランジスタTr3の機能を、第8のトランジスタTr8と第9のトランジスタTr9によって構成されるトランスファーゲートによっておこなうものである。
本実施の形態では、本発明の一態様をFPGAに適用する例を説明する。FPGAでは、図6(A)に示すように、複数のロジックセル(LC1乃至LC9)がマトリクス状に形成されている。各ロジックセルはマトリクス状に張り巡らされた配線と、配線と配線を接続するために設けられたスイッチによって、他のロジックセルと接続される。
本実施の形態では、通常のDRAMのメモリセルあるいは修正したメモリセルを有するプログラムユニットを用いたFPGAについて説明する。例えば、プログラムユニットとして図2(C)に示す回路構成のものを用いる際に、第2のトランジスタTr2と容量素子CsにDRAMのメモリセルの構造を使用する。
Tr2 第2のトランジスタ
Tr3 第3のトランジスタ
Tr4 第4のトランジスタ
Tr5 第5のトランジスタ
Tr6 第6のトランジスタ
Tr7 第7のトランジスタ
Tr8 第8のトランジスタ
Tr9 第9のトランジスタ
Cs 容量素子
Cs1 第1の容量素子
Cs2 第2の容量素子
N1 第1のノード
N2 第2のノード
N3 第3のノード
N4 第4のノード
N5 第5のノード
LC1 ロジックセル
LC2 ロジックセル
LC3 ロジックセル
LC4 ロジックセル
LC5 ロジックセル
LC6 ロジックセル
LC7 ロジックセル
LC8 ロジックセル
LC9 ロジックセル
PD1 プログラムユニット
PD2 プログラムユニット
PD3 プログラムユニット
PD4 プログラムユニット
PD5 プログラムユニット
PD6 プログラムユニット
101 基板
101a 素子形成領域
101b 素子形成領域
102 素子分離絶縁物
103a 第1層配線
103b 第1層配線
103c 第1層配線
103d 第1層配線
103e 第1層配線
103f 第1層配線
103g 第1層配線
103h 第1層配線
103i 第1層配線
103j 第1層配線
103k 第1層配線
103l 第1層配線
104 第1層間絶縁物
105 第1コンタクトプラグ
106a 半導体層
106b 半導体層
106c 半導体層
106d 半導体層
106e 半導体層
106f 半導体層
107 ゲート絶縁物
108a 第2層配線
108b 第2層配線
108c 第2層配線
108d 第2層配線
108e 第2層配線
108f 第2層配線
108g 第2層配線
109 第2層間絶縁物
110 第2コンタクトプラグ
111a 第3層配線
111b 第3層配線
112 第3層間絶縁物
113 第3コンタクトプラグ
114a 第4層配線
114b 第4層配線
115 第4層間絶縁物
116 第4コンタクトプラグ
201 基板
202 素子分離絶縁物
203a 第1層配線
203b 第1層配線
203c 第1層配線
203d 第1層配線
204 第1層間絶縁物
206 半導体層
207 ゲート絶縁物
208a 第2層配線
208b 第2層配線
208c 第2層配線
208d 第2層配線
209 第2層間絶縁物
211a 第3層配線
211b 第3層配線
211c 第3層配線
212 第3層間絶縁物
214a 第4層配線
214b 第4層配線
215 第4層間絶縁物
217a 第5層配線
217b 第5層配線
218 第5層間絶縁物
301 基板
302 素子分離絶縁物
303a 第1層配線
303b 第1層配線
304 第1層間絶縁物
305 第1コンタクトプラグ
308a 第2層配線
308b 第2層配線
308c 第2層配線
309 第2層間絶縁物
310 第2コンタクトプラグ
311a 第3層配線
311b 第3層配線
312 第3層間絶縁物
313 第3コンタクトプラグ
314 第4層配線
315 第4層間絶縁物
316 第4コンタクトプラグ
317 容量素子
318 第5層配線
401 メモリ領域
402 ビット線
403 選択回路
404 スイッチ
Claims (9)
- 半導体素子を用いた論理回路で構成されている複数のロジックセルと、
前記複数のロジックセル間の接続を制御する複数のプログラムユニットと、を有し、
前記プログラムユニットは、少なくとも1つの第1のトランジスタを有する第1のスイッチング素子と、
少なくとも1つの第2のトランジスタを有し、前記第1のトランジスタのゲートへの電位の供給を制御する第2のスイッチング素子と、
容量素子とを有し、
前記容量素子の一方の電極は前記第1のトランジスタのゲートに接続され、他方の電極は独立した電位を与えることができる構造である半導体装置。 - 請求項1記載の半導体装置において、
前記容量素子の他方の電極の電位が、コンフィギュレーション処理時と、その他の時とで異なることを特徴とする半導体装置の駆動方法。 - 半導体素子を用いた論理回路で構成されている複数のロジックセルと、
前記複数のロジックセル間の接続を制御する複数のプログラムユニットと、を有し、
前記プログラムユニットは、少なくとも1つの第1のトランジスタを有する第1のスイッチング素子と、少なくとも1つの第2のトランジスタを有し、前記第1のトランジスタのゲートへの電位の供給を制御する第2のスイッチング素子とを有し、
前記第1のトランジスタのゲートと第2のトランジスタのソースもしくはドレインの一方は接続され、
前記第2のトランジスタの導電型がnチャネル型であれば、そのしきい値が0V以下であり、前記第2のトランジスタの導電型がpチャネル型であれば、そのしきい値が0V以上である半導体装置。 - 半導体素子を用いた論理回路で構成されている複数のロジックセルと、
前記複数のロジックセル間の接続を制御する複数のプログラムユニットと、
前記プログラムユニットに送出するコンフィギュレーションデータを格納するメモリ領域とを有し、
前記プログラムユニットは、少なくとも1つの第1のトランジスタを有する第1のスイッチング素子と、少なくとも1つの第2のトランジスタを有し、前記第1のトランジスタのゲートに接続する第2のスイッチング素子とを有する半導体装置。 - 請求項1乃至4のいずれかに記載の半導体装置で、前記第2のトランジスタは酸化物半導体をチャネル形成領域に有する半導体装置。
- 請求項5において、
前記チャネル形成領域の水素濃度は、5×1019/cm3以下である半導体装置。 - 請求項1乃至請求項6のいずれか1項において、第1のスイッチング素子がトランスファーゲート回路を有する半導体装置。
- 請求項1乃至請求項7のいずれか1項において、
前記第2のトランジスタのオフ電流密度は、100zA/μm以下である半導体装置。 - 請求項1乃至請求項8のいずれか1項において、
前記第1のトランジスタは、シリコン、シリコンゲルマニウムまたはゲルマニウムを有する半導体装置。
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