KR20180085378A - 반도체 장치 및 반도체 장치의 구동 방법 - Google Patents

반도체 장치 및 반도체 장치의 구동 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

소비 전력을 억제할 수 있고, 프로그램 소자를 사용한 반도체 장치를 제공한다. 또한, 신뢰성이 높고, 프로그램 소자를 사용한 반도체 장치를 제공한다. 또한 집적도가 높고, 프로그램 소자를 사용한 반도체 장치를 제공한다. PLD 등의 로직 엘리먼트간의 접속 구조를 변경하는 기능을 갖는 반도체 회로로서, 로직 엘리먼트간을 접속이나 절단, 혹은 로직 엘리먼트에의 전원의 공급을, 오프 전류 또는 누설 전류가 작은 절연 게이트 전계 효과형 트랜지스터를 사용한 프로그램 소자에 의해 제어한다. 프로그램 소자에는 트랜스퍼 게이트 회로를 설치하여도 된다. 구동 전압을 낮추기 위하여 프로그램 소자에는 용량 소자를 설치하여, 그 전위를 컨피규레이션 시와 동작 기간에서 상이한 것으로 하게 하여도 된다.

Description

반도체 장치 및 반도체 장치의 구동 방법{SEMICONDUCTOR DEVICE AND METHOD OF DRIVING SEMICONDUCTOR DEVICE}
프로그램 가능한 반도체 장치에 관한 것이다.
통상의 중앙 연산 처리 장치(CPU: Central Processing Unit) 등의 반도체 집적 회로는, 미리 회로 설계된 구성을 제조 후에 변경할 수 없다. 이에 반해, 프로그래머블 논리 회로(PLD: Programmable Logic Device)라고 불리는 반도체 집적 회로는 적당한 규모의 로직 엘리먼트 단위로 논리 회로가 구성되어 있고, 각 로직 엘리먼트간은 전기적인 스위치(프로그램 소자 혹은 스위칭 엘리먼트)에 의해 접속이 가능하고, 필요로 하는 접속 구조를 제조 후에 변경할 수 있는 것을 특징으로 한다(특허문헌 1 및 특허문헌 2 참조).
따라서, PLD는 유저의 손에 의한 회로 구성의 변경이 가능하기 때문에 범용성이 높고, 또한 회로의 설계, 개발에 소비되는 기간이나 비용을 대폭 저감시킬 수 있다.
또한, PLD와 경합하는 기술로서 게이트 어레이를 들 수 있다. 이것은 웨이퍼 위에 표준의 NAND 게이트나 NOR 게이트 등의 논리 회로, 트랜지스터, 저항기 등의 수동 소자와 같은 부품을 정해진 형태로 배치하고, 그 위에 금속 배선층을 형성함으로써 각 부품을 접속하여 반도체 회로를 완성시키는 방식이며, 부품간의 접속을 금속 배선에 의해 행하는 점에서 PLD와 상이하다.
따라서, 게이트 어레이를 사용하여 반도체 장치를 완성시키기 위해서는, 금속 배선용의 마스크만을 발주하고, 이것을 사용하여 금속 배선층을 형성하면 된다. 반도체 장치 완성 후에는 회로 구성을 변경할 수는 없지만, 소량 생산 등에서는 투자액도 비교적 적어도 되므로, 종래에는 PLD보다도 게이트 어레이의 쪽이 널리 사용되어 왔다.
그러나, 최근, 회로 선폭이 작아지면 금속 배선용의 마스크가 매우 고액의 것이 되므로, 게이트 어레이에서는 상당량의 생산을 예상할 수 없으면 채산이 맞지 않는 사태가 되었다. 그로 인해, 최근 몇년 사이 게이트 어레이의 회로 선폭은 130nm보다 작아지지 않았다.
한편, 전기적인 프로그램 소자로 회로를 구성하는 PLD에서는 마스크는 불필요하기 때문에, 회로 선폭은 40nm 이하로 되어 있다. 또한, 게이트 어레이보다도 투자액이 적기 때문에, 종래라면 게이트 어레이로 생산되고 있었던 반도체 장치도 PLD로 생산되게 되었다.
[특허문헌 1] 미국 특허 출원 공개 제2011/0175646호 명세서 [특허문헌 2] 미국 특허 제6172521호 명세서 [특허문헌 3] 미국 특허 제7772053호 명세서 [특허문헌 4] 미국 특허 제7674650호 명세서 [특허문헌 5] 미국 특허 출원 공개 제2011/0058116호 명세서 [특허문헌 6] 미국 특허 출원 공개 제2011/0101351호 명세서
PLD에는 CPLD(Complex PLD), FPGA(Field Programmable Gate Array) 등이 포함되는데, 모두 EEPROM이나 SRAM 등의 반도체 메모리에 기억되어 있는 로직 엘리먼트의 접속 구조에 따라 그 회로 구성이 정해진다.
그리고, 프로그램된 회로 구성에 따라서는, 그 회로를 구성하는 데 기여하지 않는 로직 엘리먼트가 존재하는 경우도 있을 수 있다. 특히, 규모가 크고 범용성이 높은 PLD일수록 로직 엘리먼트수가 증가하기 때문에, 특수한 용도용으로 회로 구성을 설정(컨피규레이션)함으로써, 회로 구성에 기여하지 않는 로직 엘리먼트의 수가 증가한다.
또한, EEPROM(혹은 NOR형 플래시 메모리)이나 SRAM 등의 반도체 메모리는 면적이 크기 때문에, 로직 엘리먼트의 규모에 비하면 칩 면적이 커진다. 예를 들어, 동일한 로직 엘리먼트수를 갖는 40nm 세대의 SRAM을 사용한 FPGA는 130nm 세대의 게이트 어레이와 동일한 정도의 칩 면적이다.
또한, PLD에서는 회로 구성에 기여하지 않는 로직 엘리먼트에도 전원의 공급이 행해지고 있다. 그로 인해, 누설 전류나 오프 전류에 의해, 당해 로직 엘리먼트에 있어서 불필요한 소비 전력이 발생한다. 예를 들어, CMOS로 구성되어 있는 인버터의 경우, 정상 상태에 있어서 이상적으로는 전력을 소비하지 않지만, 실제로는 게이트 절연막에 흐르는 누설 전류나, 소스와 드레인간에 흐르는 오프 전류에 의해 전력을 소비한다.
벌크의 실리콘을 사용하여 제작된 CMOS의 인버터의 경우, 실온 하에서 전원 전압이 약 2V인 상태에서 1pA 정도의 오프 전류가 발생한다. PLD의 고집적화가 더 진행되면, 반도체 소자의 미세화나 소자수의 증가 등에 의해 상기 소비 전력은 더 커진다.
또한, 재기입 가능한 PLD의 경우, 접속 구조를 기억하기 위한 프로그램 소자로서 EEPROM이나 SRAM이 일반적으로 사용되고 있다. 그러나, EEPROM은 원리상 터널 전류를 이용하여 데이터의 기입과 소거를 행하고 있기 때문에, 절연막의 열화가 발생하기 쉽다.
따라서, 실제로는 데이터의 재기입 횟수는 무한하지 않고, 수만 내지 수십만회 정도가 한도이다. 또한, 데이터의 기입 시와 소거 시에 EEPROM에 인가되는 전압의 절대값이 20V 전후로 높다. 따라서, 데이터의 기입 시와 소거 시에 소비 전력이 늘어나기 쉽다. 또한, 상기 동작 전압의 높이를 커버하기 위한 장황한 회로 설계가 필요하게 된다. 기입이나 소거에 필요로 하는 시간도 매우 길기 때문에, 빈번하게 컨피규레이션하는 용도에는 적합하지 않다.
한편, SRAM은 데이터를 유지하기 위하여 항상 전원의 공급을 필요로 한다. 종래, SRAM은 DRAM보다도 소비 전력이 적은 것이 특징이었지만, 최근에는 DRAM보다도 소비 전력이 많아지고 있다. 이것은 단채널 효과나 전원 전압이 낮아지는 것에 대응하여 임계값을 낮춘 때문이다.
따라서, 전원이 공급되고 있는 동안에는, 상술한 바와 같이 정상 상태에 있어서도 전력을 소비하기 때문에, 고집적화에 따라 SRAM을 사용한 프로그램 소자의 수가 증가하면 반도체 장치의 소비 전력이 늘어나게 된다.
상술한 과제를 감안하여 본 발명은 소비 전력을 억제할 수 있는 반도체 장치의 제공을 목적 중 하나로 한다. 또한, 본 발명은 신뢰성이 높은 프로그램 소자를 사용한 반도체 장치의 제공을 목적 중 하나로 한다. 또한, 본 발명은 집적도가 높은 반도체 장치의 제공을 목적 중 하나로 한다. 또한, 본 발명은 신규의 구조의 반도체 장치의 제공을 목적 중 하나로 한다. 또한, 본 발명은 신규의 반도체 장치의 구동 방법의 제공을 목적 중 하나로 한다. 본 발명의 일 형태는 이들 중 어느 하나 이상을 해결한다.
본 발명의 일 형태에 관한 반도체 장치에서는 로직 엘리먼트간의 접속 구조를 변경하는(컨피규레이션하는) 것에 맞추어 로직 엘리먼트에의 전원의 공급 유무도 변경한다. 즉, 로직 엘리먼트간의 접속 구조를 변경함으로써 회로 구성에 기여하지 않는 로직 엘리먼트가 발생한 경우에, 당해 로직 엘리먼트에의 전원의 공급을 정지하는 것을 특징으로 한다.
또한, 본 발명의 일 형태에서는 로직 엘리먼트에의 전원의 공급 및 로직 엘리먼트간의 접속을, 오프 전류 또는 누설 전류가 극히 낮은 절연 게이트 전계 효과형 트랜지스터(이하, 간단히 트랜지스터라고 함)를 사용한 프로그램 소자에 의해 제어하는 것을 특징으로 한다.
여기서, 프로그램 소자는 제1 스위칭 소자와 제2 스위칭 소자와 용량 소자를 갖고, 제1 스위칭 소자는 로직 엘리먼트간이나 로직 엘리먼트와 전원과의 접속점을 갖고, 제1 스위칭 소자는 용량 소자의 전하에 의해 제어되고, 제2 스위칭 소자는 컨피규레이션 데이터를 용량 소자에 축적하여 유지하는 기능을 갖는다.
또한, 본 발명의 일 형태에서는 용량 소자와 트랜지스터를 갖고, 용량 소자에 전하를 축적함으로써 데이터를 기억하는, DRAM과 같은 메모리 소자를 갖는 메모리 영역과, 로직 엘리먼트가 매트릭스 형상으로 배치된 논리 회로 영역을 갖고, 회로의 접속에 관한 데이터(컨피규레이션 데이터)를 주기적으로 메모리 영역으로부터 논리 회로 영역에 있는 프로그램 소자에 송출하고, 프로그램 소자가 컨피규레이션 데이터에 따라 로직 엘리먼트간의 접속이나 로직 엘리먼트에의 전원의 공급을 제어하는 구성을 갖는 반도체 장치이며, 프로그램 소자는 제1 스위칭 소자, 제2 스위칭 소자와 용량 소자로 이루어지고, 제1 스위칭 소자는 로직 엘리먼트간이나 로직 엘리먼트와 전원과의 접속점을 갖고, 제1 스위칭 소자는 용량 소자의 전하에 의해 제어되고, 제2 스위칭 소자는 컨피규레이션 데이터를 용량 소자에 축적하여 유지하는기능을 갖는다.
또한, 제1 스위칭 소자에 사용하는 반도체로서는 실리콘, 게르마늄, 갈륨 비소, 갈륨 인, 인듐 인 등을 사용할 수 있고, 그것들은 단결정이어도 되고 다결정이어도 된다.
또한, 제2 스위칭 소자에 사용하는 트랜지스터는, 채널이 통상의 트랜지스터보다도 긴 것 혹은 좁은 것을 사용하여도 된다. 예를 들어, 채널 길이를 통상의 트랜지스터의 10배의 길이로 하면, 오프 전류는 10분의 1이 된다. 단채널 효과도 방지할 수 있으면, 오프 전류는 100분의 1 이하가 된다. 채널 폭을 10분의 1로 하여도 마찬가지이다. 또한, 반도체층을 극히 얇게 함으로써도 오프 전류가 낮은 트랜지스터로 할 수 있다(특허문헌 3 참조).
또한, 실리콘 반도체보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료를 트랜지스터의 채널 형성 영역에 포함시켜도 된다. 상술한 바와 같은 특성을 갖는 반도체 재료를 채널 형성 영역에 포함함으로써, 오프 전류가 극히 낮은 트랜지스터를 실현할 수 있다.
이러한 반도체 재료로서는, 예를 들어 실리콘의 약 3배 정도의 큰 밴드 갭을 갖는 산화물 반도체를 들 수 있다(특허문헌 1 및 특허문헌 4 내지 특허문헌 6 참조).
또한, 본 발명의 일 형태에서는 로직 엘리먼트간의 접속을 제어하기 위한 프로그램 소자에, 상술한 오프 전류 또는 누설 전류가 극히 낮은 트랜지스터를 사용하면 된다. 또한, 프로그램 소자에 주기적으로 데이터를 기입하는 방식의 구동(동적 컨피규레이션)을 실행하는 경우에 있어서는, 통상의 트랜지스터를 사용하여도 된다.
또한, 특별히 언급이 없는 한, 본 명세서에서는 오프 전류란 n채널형(p채널형) 트랜지스터에 있어서는, 드레인을 소스와 게이트보다도 높은(낮은) 전위로 한 상태에 있어서, 소스의 전위를 기준으로 하였을 때의 게이트의 전위가 0V 이하일 때에 소스와 드레인의 사이에 흐르는 전류를 의미한다.
구체적으로, 상기 프로그램 소자는 2개의 노드간의 접속을 제어하기 위한 제1 스위칭 소자와, 상기 제1 스위칭 소자를 제어하기 위한 제2 스위칭 소자를 적어도 갖는다. 제1 스위칭 소자는 적어도 1개 이상의 트랜지스터를 갖고 있다.
또한, 바람직하게는 제2 스위칭 소자는, 상술한 바와 같은 채널 길이가 통상의 트랜지스터보다도 긴 트랜지스터, 혹은 반도체층이 극히 얇은(두께가 2nm 이하) 트랜지스터, 혹은 실리콘의 약 2배 이상의 밴드 갭을 갖는 산화물 반도체 등의 반도체 재료를 채널 형성 영역에 갖는 트랜지스터를 1개 이상 갖고 있으며, 트랜지스터의 오프 전류 또는 누설 전류가 극히 낮은 것을 특징으로 한다.
그리고, 제2 스위칭 소자를 구성하는 트랜지스터 중 적어도 1개는, 그 소스 혹은 드레인 중 한쪽이 제1 스위칭 소자를 구성하는 트랜지스터 중 적어도 1개의 게이트에 접속된다. 따라서, 제2 스위칭 소자로서 오프 전류 또는 누설 전류가 극히 낮은 트랜지스터를 사용한 경우에는, 제1 스위칭 소자를 구성하는 트랜지스터의 게이트의 전위는 장기간에 걸쳐 유지된다.
또한, 제1 스위칭 소자를 구성하는 트랜지스터의 게이트의 전위를 유지하는 기간은 반도체 장치에 따라 결정되며, 경우에 따라서는 100m초 이하인 것도 있고, 1일 이상 혹은 10년 이상인 것도 있다. 따라서, 제2 스위칭 소자에 사용하는 트랜지스터의 오프 전류는 필요로 하는 기간에 따라 결정하면 된다.
또한, 산화물 반도체는 반도체 특성을 나타내는 금속 산화물이다. 그리고, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되어 고순도화된 산화물 반도체(purified OS)는 진성 반도체 또는 진성 반도체에 한없이 가깝다. 그로 인해, 상기 산화물 반도체를 사용한 트랜지스터는 오프 전류 또는 누설 전류가 현저하게 낮다고 하는 특성을 갖는다.
구체적으로, 고순도화된 산화물 반도체는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 한다.
또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체막의 캐리어 밀도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 한다. 또한, 산화물 반도체의 밴드 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되어 고순도화된 산화물 반도체막을 사용함으로써, 트랜지스터의 오프 전류, 누설 전류를 낮게 할 수 있다.
여기서, 산화물 반도체막 중의 수소 농도의 분석에 대하여 언급해 둔다. SIMS는 그 원리상 시료 표면 근방이나 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란한 것이 알려져 있다. 따라서, 막 중에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에 있어서 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에서의 평균값을 수소 농도로서 채용한다.
또한, 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 당해 막이 존재하는 영역에서의 수소 농도의 극대값 또는 극소값을 당해 막 중의 수소 농도로서 채용한다. 또한, 당해 막이 존재하는 영역에 있어서, 극대값을 갖는 산형의 피크, 극소값을 갖는 골형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
구체적으로, 고순도화된 산화물 반도체막을 활성층으로서 사용한 트랜지스터의 오프 전류가 낮은 것은 다양한 실험에 의해 증명할 수 있다. 예를 들어, 채널 폭이 1×106㎛이고 채널 길이가 10㎛인 소자에 있어서, 소스와 드레인간의 전위차가 1V 내지 10V의 범위에 있어서, 오프 전류(게이트와 소스간의 전위차를 0V 이하로 하였을 때의 드레인 전류)가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라고 하는 특성을 얻을 수 있다.
이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 오프 전류는 100zA/㎛ 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터(게이트 절연막의 두께는 100nm)를 접속하여, 용량 소자에 유입 또는 유출되는 전하를 당해 트랜지스터로 제어하는 회로를 사용한 실험에 있어서, 당해 트랜지스터로서 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 경우, 용량 소자의 단위 시간당의 전하량의 추이로부터 당해 트랜지스터의 오프 전류를 측정한 바, 트랜지스터의 소스와 드레인간의 전위차가 3V인 경우에, 10zA/㎛ 내지 100zA/㎛라고 하는 더 낮은 오프 전류가 얻어지는 것을 알 수 있었다.
따라서, 본 발명의 일 형태에 관한 반도체 장치에서는 고순도화된 산화물 반도체막을 활성층으로서 사용한 트랜지스터의 오프 전류 밀도를, 소스와 드레인간의 전위차에 따라서는 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하, 더욱 바람직하게는 1zA/㎛ 이하로 할 수 있다. 따라서, 고순도화된 산화물 반도체막을 활성층으로서 사용한 트랜지스터는, 오프 전류가 결정성을 갖는 실리콘을 사용한 트랜지스터에 비하여 현저하게 낮다. 이렇게 오프 전류가 낮은 트랜지스터를 제2 스위칭 소자에 사용한 경우에는 1일 이상에 걸쳐 전하를 유지할 수 있다.
또한, 고순도화된 산화물 반도체를 사용한 트랜지스터는 오프 전류의 온도 의존성이 거의 나타나지 않는다. 이것은 산화물 반도체 중에서 전자 공여체(도너)가 되는 불순물을 제거하여 산화물 반도체가 고순도화됨으로써, 도전형이 한없이 진성형에 근접하여 페르미 준위가 에너지 갭의 중앙에 위치하기 때문이라고 할 수 있다.
또한, 이것은 산화물 반도체의 에너지 갭이 3eV 이상이고, 열 여기 캐리어가 극히 적은 것에도 기인한다. 또한, 소스 및 드레인이 축퇴한 상태에 있는 것도 온도 의존성이 나타나지 않는 요인이 되고 있다. 트랜지스터의 동작은 축퇴한 소스로부터 산화물 반도체에 주입된 캐리어에 의한 것이 대부분이다.
또한, 산화물 반도체는 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn계 산화물 반도체, In-Sn-Zn계 산화물 반도체, In-Al-Zn계 산화물 반도체, Sn-Ga-Zn계 산화물 반도체, Al-Ga-Zn계 산화물 반도체, Sn-Al-Zn계 산화물 반도체나, 2원계 금속 산화물인 In-Zn계 산화물 반도체, Sn-Zn계 산화물 반도체, Al-Zn계 산화물 반도체, Zn-Mg계 산화물 반도체, Sn-Mg계 산화물 반도체, In-Mg계 산화물 반도체, In-Ga계 산화물 반도체나, In계 산화물 반도체, Sn계 산화물 반도체, Zn계 산화물 반도체 등을 사용할 수 있다.
또한, 본 명세서에 있어서는, 예를 들어 In-Sn-Ga-Zn계 산화물 반도체란 인듐(In), 주석(Sn), 갈륨(Ga), 아연(Zn)을 갖는 금속 산화물이라고 하는 의미이며, 그 화학 양론적 조성비는 특별히 상관없다. 또한, 상기 산화물 반도체는 규소를 포함하여도 된다.
혹은, 산화물 반도체는 화학식 InMO3(ZnO)m(m>0)으로 표기할 수 있는 것을 사용하여도 된다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 1개 또는 복수의 금속 원소를 나타낸다.
상기는 본 발명을 적용하기에 적합한 산화물 반도체의 일 측면이며, 산화물 반도체 및 그 제작 방법 등의 상세에 대해서는 특허문헌 1, 특허문헌 4 내지 6을 참조하면 된다.
또한, 본 발명의 일 형태에 적용할 수 있는 프로그램 소자는, 제1 트랜지스터의 게이트에 1개의 전극이 접속하는 용량 소자를 갖고, 용량 소자의 다른 전극의 전위가 프로그램(컨피규레이션) 중과 회로 동작 시에서 상이한 것을 특징으로 한다.
또한, 본 발명의 일 형태에 적용할 수 있는 프로그램 소자는, 제1 스위칭 소자로서 1개의 n채널형 트랜지스터 혹은 1개의 p채널형 트랜지스터 혹은 1개의 트랜스퍼 게이트 회로(아날로그 스위치)로 이루어지는 것을 특징으로 한다.
또한, 본 발명의 일 형태에 적용할 수 있는 프로그램 소자는, 제2 스위칭 소자로서 임계값이 0V 이하인 n채널형 트랜지스터 혹은 임계값이 0V 이상인 p채널형 트랜지스터를 갖는 것을 특징으로 한다.
본 발명의 일 형태에서는 회로 구성에 기여하지 않는 로직 엘리먼트에의 전원의 공급을 프로그램 소자에 의해 정지함으로써, 반도체 집적 회로의 소비 전력을 낮게 억제할 수 있다.
또한, 상기 구성을 갖는 프로그램 소자는 터널 전류에 의한 게이트 절연막의 열화를, 종래의 EEPROM을 사용한 프로그램 소자에 비하여 억제할 수 있으므로, 데이터의 재기입 횟수를 증가시킬 수 있는 반도체 장치를 제공할 수 있다.
또한, 상기 구성의 프로그램 소자를 형성하는 데 필요한 면적은 종래의 SRAM이나 EEPROM을 사용한 프로그램 소자에 비하면 충분히 작기 때문에 회로를 집적화할 수 있다. 더불어, 특히 제2 스위칭 소자를 박막 트랜지스터를 사용하여 구성한 경우, 로직 엘리먼트의 상방에 제2 스위칭 소자를 형성할 수 있으므로 면적을 더 삭감할 수 있다.
또한, 본 발명의 일 형태에서는 동적 재구성을 행할 수 있으므로, 한정된 수의 로직 엘리먼트로 그 수배 혹은 그 이상의 로직 엘리먼트를 갖는 회로와 동일 정도의 기능을 실현할 수 있다.
또한, 상기 구성을 갖는 프로그램 소자는, 접속 상태의 데이터의 기입에 필요한 동작 전압이 제2 트랜지스터의 동작 전압에 의해 거의 결정된다. 따라서, 종래의 EEPROM을 사용한 프로그램 소자에 비하여, 상기 동작 전압을 훨씬 낮게 할 수 있어, 소비 전력을 억제할 수 있는 반도체 장치를 제공할 수 있다.
또한, 상기 구성을 갖는 프로그램 소자는, SRAM을 사용한 프로그램 소자와 달리 오프 전류가 현저하게 낮은 트랜지스터를 사용하여 데이터의 유지를 행하고 있기 때문에, 프로그램 소자에의 전원의 공급을 항상 행하지 않아도 접속 상태를 어느 정도 유지하는 것이 가능하다. 그로 인해, 소비 전력을 억제할 수 있는 반도체 장치를 제공할 수 있다.
도 1은 반도체 장치의 구성을 도시하는 도면.
도 2a 내지 도 2d는 프로그램 소자의 회로도.
도 3a 및 도 3b는 프로그램 소자의 회로도.
도 4a 및 도 4b는 트랜지스터의 특성을 도시하는 도면.
도 5a 및 도 5b는 프로그램 소자의 회로도.
도 6a 및 도 6b는 반도체 장치의 구성을 도시하는 도면.
도 7a 내지 도 7c는 프로그램 소자의 레이아웃을 도시하는 도면.
도 8a 내지 도 8c는 프로그램 소자의 레이아웃을 도시하는 도면.
도 9a 내지 도 9d는 프로그램 소자의 제작 공정 단면을 도시하는 도면.
도 10a 내지 도 10e는 프로그램 소자의 제작 공정 단면을 도시하는 도면.
도 11a 내지 도 11c는 프로그램 소자의 제작 공정 단면을 도시하는 도면.
도 12a 내지 도 12d는 프로그램 소자의 제작 공정 단면을 도시하는 도면.
도 13a 내지 도 13c는 프로그램 소자를 사용한 반도체 장치 및 그 동작예를 도시하는 도면.
이하에서는 본 발명의 실시 형태에 대하여 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 본 발명의 반도체 장치는 마이크로프로세서, 화상 처리 회로, 반도체 표시 장치용의 컨트롤러, DSP(Digital Signal Processor), 마이크로콘트롤러 등의 반도체 소자를 사용한 각종 반도체 집적 회로를 그 범주에 포함한다. 또한, 본 발명의 반도체 장치는 상기 반도체 집적 회로를 사용한 RF 태그, 반도체 표시 장치 등의 각종 장치도 그 범주에 포함한다. 반도체 표시 장치에는 액정 표시 장치, 유기 발광 소자(OLED)로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체 소자를 구동 회로에 갖고 있는 그 밖의 반도체 표시 장치가 그 범주에 포함된다.
(실시 형태 1)
본 실시 형태에서는 본 발명의 일 형태에 관한 반도체 장치의 구성과 그 동작에 대하여 설명한다.
도 1에 본 발명의 일 형태에 관한 반도체 장치의 구성을 일례로서 도시한다. 도 1에 도시하는 반도체 장치는 9개의 로직 엘리먼트(A) 내지 로직 엘리먼트(I)와, 그들 로직 엘리먼트(A) 내지 로직 엘리먼트(I)간의 접속을 제어하는 프로그램 소자 PD_AB 내지 프로그램 소자 PD_IH와, 각 로직 엘리먼트(A) 내지 로직 엘리먼트(I)에의 고전원 전위 VDD의 공급을 제어하는 프로그램 소자 PD_VA 내지 프로그램 소자 PD_VI가 설치되어 있다.
또한, 도 1에서는 예를 들어 로직 엘리먼트(A)의 출력 단자와 로직 엘리먼트(B)의 입력 단자의 접속을 제어하는 프로그램 소자를 PD_AB로 표기한다. 반대로 로직 엘리먼트(B)의 출력 단자와 로직 엘리먼트(A)의 입력 단자의 접속을 제어하는 프로그램 소자를 PD_BA로 표기한다.
또한, 도 1에서는 설명의 번잡함을 피하기 위하여, 9개의 각 로직 엘리먼트가 좌우 상하 중 어느 하나의 로직 엘리먼트와 프로그램 소자를 통하여 접속되는 경우를 예시하고 있다. 그러나, 본 발명은 이 구성에 한정되지 않고, 로직 엘리먼트의 수와 그 접속 구조는 설계자가 적절하게 정할 수 있다.
또한, 도 1에서는 각 로직 엘리먼트가 프로그램 소자를 통하여 고전원 전위 VDD가 제공되고 있는 노드와 접속되어 있는 구성을 도시하고 있지만, 실제로는 각 로직 엘리먼트는 고전원 전위 VDD 외에 고전원 전위 VDD와 전위차를 갖는 저전원 전위 VSS 등의 고정 전위가 제공되고 있다. 즉, 로직 엘리먼트에 고전원 전위 VDD가 제공됨으로써, 고전원 전위 VDD와 저전원 전위 VSS의 전위차가 전원 전압으로서 당해 로직 엘리먼트에 공급되게 된다.
또한, 도 1에서는 임의의 로직 엘리먼트가 갖는 1개의 출력 단자가, 다른 로직 엘리먼트가 갖는 1개의 입력 단자에 각각 프로그램 소자를 통하여 접속되어 있는 경우를 예시하고 있다. 그러나, 본 발명은 이 구성에 한정되지 않고, 임의의 로직 엘리먼트가 갖는 1개의 출력 단자가, 다른 로직 엘리먼트가 갖는 복수의 입력 단자에 각각 프로그램 소자를 통하여 접속되어 있어도 된다.
또한, 로직 엘리먼트로서 사용하는 논리 회로의 구성은 특별히 한정되지 않는다. 인버터, AND, NAND, NOR와 같은 단순한 논리 연산을 행하는 논리 회로부터 가산기, 승산기, 메모리(예를 들어, DRAM이나 SRAM 등), 나아가 각종 연산 장치를 로직 엘리먼트로서 사용할 수 있다.
또한, 각 프로그램 소자는 2개의 노드간의 접속을 제어하는 제1 트랜지스터(Tr1)와, 당해 제1 트랜지스터가 갖는 게이트에의 전위의 공급을 제어하는 제2 트랜지스터(Tr2)를 적어도 갖고 있다. 도 2a 내지 도 2d에 프로그램 소자의 구성예를 구체적으로 도시한다.
도 2a는 가장 단순한 구조를 갖는 프로그램 소자의 일례이며, 2개의 노드(제1 노드 N1과 제2 노드 N2) 사이의 접속을 제어하는 제1 트랜지스터 Tr1과, 당해 제1 트랜지스터 Tr1이 갖는 게이트(제3 노드 N3)에의 전위의 공급을 제어하는 제2 트랜지스터 Tr2를 갖는다. 구체적으로 제1 트랜지스터 Tr1이 갖는 소스는 제1 노드 N1에, 드레인은 제2 노드 N2에 접속되어 있다.
그리고, 제2 트랜지스터 Tr2의 소스와 드레인은 어느 한쪽이 제1 트랜지스터 Tr1의 게이트(제3 노드 N3)에 접속되어 있고, 다른쪽(단자 D)에는 제1 트랜지스터 Tr1의 스위칭을 제어하기 위한 전위가 제공된다.
또한, 도 2b에 도시한 바와 같이, 제2 트랜지스터 Tr2는 p채널형 트랜지스터이어도 된다. 또한, 도 2c에 도시한 바와 같이, 제1 트랜지스터 Tr1이 갖는 게이트의 전위를 유지하기 위한 용량 소자 Cs를 설치하도록 하여도 된다. 또한, 도 2d에 도시한 바와 같이, 용량 소자의 대향 전극측에 제3 트랜지스터 Tr3을 설치하고, 컨피규레이션 중의 제3 노드 N3의 전위가 단자 E의 전위의 영향을 받지 않도록 하여도 된다.
제2 트랜지스터 Tr2가 그 게이트(즉 단자 G)에 입력되는 전위에 따라 온이 되면, 제1 트랜지스터 Tr1의 스위칭을 제어하기 위한 전위가 제3 노드 N3에 제공된다. 제1 트랜지스터 Tr1은 제3 노드 N3에 제공된 전위에 따라 스위칭을 행한다. 제1 트랜지스터 Tr1이 온이면 제1 노드 N1과 제2 노드 N2가 접속된다. 반대로, 제1 트랜지스터 Tr1이 오프이면 제1 노드 N1과 제2 노드 N2는 접속되지 않는다.
계속해서, 제2 트랜지스터 Tr2가 그 게이트(즉 단자 G)에 입력되는 전위에 따라 오프가 되면, 제3 노드 N3은 플로팅의 상태가 되어, 그 전위가 유지된다. 따라서, 제1 노드 N1과 제2 노드 N2의 사이의 접속 상태 혹은 절단 상태는 유지된다. 이와 같이 제3 노드 N3의 전위에 의해 제1 노드 N1과 제2 노드 N2의 접속 및 절단이 가능하다.
또한, 로직 엘리먼트간의 접속을 제어하는 프로그램 소자의 경우, 제1 노드 N1과 제2 노드 N2는 각각 서로 다른 로직 엘리먼트의 입력 단자 또는 출력 단자에 접속되어 있다. 또한, 로직 엘리먼트에의 전원의 공급을 제어하는 프로그램 소자의 경우, 제1 노드 N1과 제2 노드 N2는 한쪽이 로직 엘리먼트에 접속되어 있고, 다른쪽에는 고전원 전위 VDD가 제공되고 있다.
본 발명의 일 형태에서는 도 2a 내지 도 2d에 예시한 프로그램 소자에 있어서, 제2 트랜지스터 Tr2의 오프 전류 또는 누설 전류가 필요로 하는 정도로 낮은 것을 특징으로 한다. 여기서, 필요하게 되는 오프 전류 또는 누설 전류는 데이터를 유지하는 기간과, 용량 소자(혹은 그것에 상당하는 것)가 갖는 용량에 의해 결정된다.
예를 들어, 용량이 0.01fF에서 데이터를 10일 이상 유지하기 위해서는 오프 전류와 누설 전류의 합은 0.01zA 이하인 것이 필요하며, 용량이 100fF에서 데이터를 유지하는 기간이 1초 이내이면 10fA로도 충분하다.
예를 들어, 제2 트랜지스터 Tr2는 실리콘 반도체보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료를 채널 형성 영역에 포함하여도 된다. 상술한 바와 같은 특성을 갖는 반도체 재료를 채널 형성 영역에 포함함으로써, 오프 전류가 극히 낮은 트랜지스터를 실현할 수 있다. 또한, 통상의 트랜지스터보다도 채널을 길게 하여도 된다. 혹은 극히 얇은 반도체층을 사용하여도 된다.
실리콘 반도체보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료의 일례로서 탄화규소(SiC), 질화갈륨(GaN) 등의 화합물 반도체, 산화아연(ZnO) 등의 금속 산화물로 이루어지는 산화물 반도체 등을 적용할 수 있다.
특히, 산화물 반도체의 성막 온도는, 통상은 300 내지 500℃(최대라도 800℃ 정도)로 낮고, 단결정 실리콘 등의 반도체 재료를 사용한 집적 회로 위에 산화물 반도체에 의한 반도체 소자를 적층시키는 것도 가능하다.
또한, 기판의 대형화에도 대응이 가능하다. 따라서, 상술한 와이드 갭 반도체 중에서도 특히 산화물 반도체는 양산성이 높다고 하는 장점을 갖는다. 또한, 보다 우수한 성능(예를 들어 보다 높은 전계 효과 이동도)을 갖는 결정성의 산화물 반도체도 450℃ 내지 800℃의 열처리에 의해 용이하게 얻을 수 있다.
산화물 반도체를 제2 트랜지스터 Tr2에 사용하는 경우, 상기 산화물 반도체는 밴드 갭이 3eV 이상이고, 또한 캐리어 밀도가 1012/cm3 미만, 바람직하게는 1011/cm3 미만인 특성을 갖는 것이 바람직하다. 또한, 상기 산화물 반도체는 SIMS에 의한 수소 농도의 측정값이 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하인 것이 바람직하다. 상기 특성을 갖는 산화물 반도체를 사용함으로써, 제2 트랜지스터 Tr2의 오프 전류, 누설 전류를 낮게 할 수 있다.
또한, 제2 트랜지스터 Tr2는 게이트 절연막의 두께를 1nm 이상, 바람직하게는 10nm 이상으로 하는 것이 바람직하고, 또한 채널 길이를 30nm 이상, 바람직하게는 300nm 이상으로 하는 것이 바람직하다. 상기 구조를 채용함으로써, 제2 트랜지스터 Tr2의 오프 전류, 누설 전류를 낮게 할 수 있다.
이와 같이 오프 전류, 누설 전류가 현저하게 낮은 제2 트랜지스터 Tr2를 사용하여 제3 노드 N3에의 전위의 공급을 제어함으로써, 제3 노드 N3의 전위는 장기간에 걸쳐 일정하게 유지된다. 따라서, 제1 노드 N1과 제2 노드 N2의 사이의 접속 상태도 장기간에 걸쳐 유지할 수 있다.
또한, 접속 상태를 유지할 때에, 제2 트랜지스터 Tr2의 오프 전류, 누설 전류를 더 저감시키기 위해서는 제3 노드 N3의 전위를 적절하게 설정하는 것이 바람직하다.
또한, 제1 트랜지스터 Tr1은 실리콘 반도체보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료를 채널 형성 영역에 가져도 되며, 이동도가 보다 높은 반도체 재료를 채널 형성 영역에 가져도 된다. 이동도가 높은 반도체 재료로서, 예를 들어 다결정이나 단결정 등의 결정성을 갖는 게르마늄, 실리콘, 실리콘게르마늄이나 단결정 탄화규소 등이 적합하다.
전자의 경우, 제1 트랜지스터 Tr1도 제2 트랜지스터 Tr2와 마찬가지로, 오프 전류, 누설 전류가 낮다고 하는 특성을 갖게 되므로, 반도체 장치의 소비 전력을 더 삭감할 수 있다.
또한, 후자의 경우, 제1 트랜지스터 Tr1의 이동도가 높아지므로, 제1 트랜지스터 Tr1에 의해 접속되는 노드간의 저항을 낮게 할 수 있다. 특히, 로직 엘리먼트간의 접속을 제어하기 위한 프로그램 소자의 경우, 로직 엘리먼트끼리의 접속 저항이 높은 것은 반도체 장치의 동작 속도의 저감으로 연결된다. 그로 인해, 로직 엘리먼트간의 접속을 제어하기 위한 프로그램 소자의 경우에는, 후자의 구성을 채용하는 것이 바람직하다.
또한, 제1 트랜지스터 Tr1이 이동도가 보다 높은 반도체 재료를 채널 형성 영역에 갖고 있는 경우에 있어서, 오프 전류, 누설 전류를 저감시키기 위해서는 그 게이트 절연막의 물리적인 두께를 2nm 이상으로 하는 것이 바람직하다.
또한, 데이터를 유지하는 기간이 1일 이상이면 게이트 절연막의 물리적인 두께를 4nm 이상으로 하는 것이 바람직하고, 데이터를 유지하는 기간이 10년 이상이면 게이트 절연막의 물리적인 두께를 7nm 이상으로 하는 것이 바람직하다.
또한, 어느 것에 있어서도, 제1 트랜지스터 Tr1은 박막의 반도체(반도체막)를 사용하여 형성하여도 되고, 벌크의 반도체(반도체 웨이퍼 등)를 사용하여 형성하여도 된다.
또한, 제2 트랜지스터 Tr2와 제1 트랜지스터 Tr1이 동일한 반도체 재료를 채널 형성 영역에 갖고 있는 경우, 제1 트랜지스터 Tr1을 제2 트랜지스터 Tr2와 동일한 층 내에 형성하여도 된다.
이 경우, 제1 트랜지스터 Tr1과 제2 트랜지스터 Tr2는 게이트 절연막의 막 두께가 설계상 동일하게 되지만, 채널 길이 또는 채널 폭은 상이하여도 된다. 예를 들어, 제1 트랜지스터 Tr1의 온 저항을 보다 낮추고 싶은 경우, 그 채널 폭을 제2 트랜지스터 Tr2의 2배 이상, 바람직하게는 5배 이상으로 하면 된다.
또한, 제1 트랜지스터 Tr1은 논 셀프 얼라인 방식으로 제작하여도 된다. 논 셀프 얼라인 방식에서는 게이트와, 소스 또는 드레인과의 오버랩에 의한 기생 용량이 발생하지만, 제1 트랜지스터 Tr1은 고속의 스위칭이 요구되지 않으므로 상기 기생 용량은 문제가 되지 않는다. 오히려, 상기 기생 용량은 제1 트랜지스터 Tr1의 게이트의 전위를 유지하는 용량(Cs)으로서 기능한다. 한편, 제2 트랜지스터 Tr2는 스위칭 시에 제3 노드 N3에 전위의 변화가 발생하는 것을 방지하기 위하여, 그 기생 용량은 작은 것이 바람직하다.
또한, 제1 트랜지스터 Tr1에 로직 엘리먼트를 구성하는 트랜지스터와 동일한 반도체 재료를 사용하는 경우에도, 제1 트랜지스터 Tr1의 누설 전류를 저감하기 위하여, 그 게이트 절연막의 막 두께는 로직 엘리먼트를 구성하는 트랜지스터보다도 큰 것이 바람직하다. 이 경우, 제1 트랜지스터 Tr1은 상술한 논 셀프 얼라인 방식으로 제작하고, 로직 엘리먼트에 사용되는 트랜지스터와는 다른 층에 형성된 도전막을 그 게이트로서 사용하여도 된다.
또한, 제1 트랜지스터 Tr1, 제2 트랜지스터 Tr2 중 적어도 1개가 반도체막을 사용하여 형성되는 경우, 게이트를 반도체막의 편측에만 가져도 되고, 반도체막을 사이에 끼워 게이트의 반대측에 존재하는 백 게이트를 가져도 된다. 이 경우, 백 게이트는 전기적으로 절연되어 있는 플로팅의 상태이어도 되고, 전위가 다른 것으로부터 제공되고 있는 상태이어도 된다. 후자의 경우, 게이트와 백 게이트가 전기적으로 접속되어 있어도 되고, 백 게이트에만 항상 적절한 고정 전위가 제공되고 있어도 된다. 백 게이트에 제공하는 전위의 높이를 제어함으로써, 트랜지스터의 임계값을 제어할 수 있다.
또한, 반도체 장치에 사용할 수 있는 프로그램 소자는, 도 2a 내지 도 2d에 도시한 회로에 한정되지 않고, 적어도 2개의 노드간의 접속을 제어하기 위한 1개 이상의 제1 트랜지스터와, 상기 제1 트랜지스터가 갖는 게이트에의 전위의 공급을 제어하기 위한 1개 이상의 제2 트랜지스터를 갖고 있으면 된다.
도 1에 도시하는 반도체 장치에서는 모든 로직 엘리먼트간의 접속이 절단되고, 또한 모든 로직 엘리먼트에의 전원의 공급이 정지되어 있는 상태이다. 이 도 1에 도시하는 상태로부터 프로그램 소자 중 몇가지를 온으로 하여 로직 엘리먼트간을 접속하고, 필요로 하는 회로를 형성할 수 있다.
또한, 컨피규레이션 처리를 행하는(프로그램 소자의 스위칭을 제어함으로써 회로를 구축하는) 데 필요로 하는 시간은, 로직 엘리먼트와 프로그램 소자로 구성되는 매트릭스의 규모나 프로그램 소자에 사용하는 트랜지스터의 이동도 등에도 따르지만, 도 1에 도시한 바와 같은 회로 구성을 사용하는 한 무시할 수 있을 정도의 짧은 시간이다. 예를 들어, 로직 엘리먼트 1행(예를 들어, 로직 엘리먼트(A) 내지 로직 엘리먼트(C)로 구성되는 행)당 필요로 하는 상기 시간은 100n초 이하이다.
본 실시 형태에서는 회로 구성에 기여하지 않는 로직 엘리먼트에의 전원의 공급을 정지함으로써, 반도체 장치의 소비 전력을 낮게 억제할 수 있다. 특히, 채널 길이 50nm 이하의 반도체 장치에 있어서는 게이트 절연막의 두께가 수nm 이하가 되고, 소비 전력의 상당 부분을 소스 드레인간의 오프 전류와 게이트 절연막에서의 누설 전류가 차지하기 때문에, 상기 구성은 소비 전력 저감을 위하여 유효하다.
또한, 본 실시 형태에서는 로직 엘리먼트끼리의 접속을 오프 전류 또는 누설 전류가 극히 낮은 트랜지스터에 의해 제어함으로써, 전원이 공급되고 있는 로직 엘리먼트와, 전원이 공급되어 있지 않은 로직 엘리먼트의 사이에 흐르는 누설 전류 또는 오프 전류를 저감하여, 반도체 장치의 소비 전력을 낮게 억제할 수 있다.
또한, 상기 구성을 갖는 프로그램 소자는, 종래의 EEPROM을 사용한 프로그램 소자에 비하여 터널 전류에 의한 게이트 절연막의 열화를 억제할 수 있으므로, 데이터의 재기입 횟수를 무제한으로 할 수 있는 반도체 장치를 제공할 수 있다.
또한, 상기 구성을 갖는 프로그램 소자는, 데이터의 기입에 필요한 동작이 제2 트랜지스터 Tr2의 동작 전압에 의해 거의 결정된다. 따라서, 종래의 EEPROM을 사용한 프로그램 소자에 비하여 상기 동작 전압을 각별하게 낮출 수 있어, 소비 전력을 억제할 수 있는 반도체 장치를 제공할 수 있다.
또한, 상기 구성을 갖는 프로그램 소자는, SRAM을 사용한 프로그램 소자와 달리 프로그램 소자에의 전원의 공급을 항상 행하지 않아도 접속 상태를 어느 정도 유지하는 것이 가능하다. 또한, 오프 전류가 현저하게 낮은 트랜지스터를 사용하여 데이터의 유지를 행하고 있다. 그로 인해, 소비 전력을 억제할 수 있는 반도체 장치를 제공할 수 있다.
(실시 형태 2)
본 실시 형태에서는 프로그램 소자로서 도 2a의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 또한, 본 실시 형태를 포함시켜 이하의 실시 형태의 설명에서는 이해를 용이하게 하기 위하여 구체적인 수치를 예시하지만, 그 밖의 수치의 경우라도 마찬가지로 실시할 수 있다. 또한, 전위란 상대적인 것이므로, 전위의 절대값에는 특별히 의미가 없는 것에 주의해야 한다.
여기에서는 도 1에 도시하는 회로의 고전원 전위 VDD를 +2V, 저전원 전위 VSS를 0V로 한다. 즉, 도 1에 도시하는 각 로직 엘리먼트의 출력 전위는 0V에서부터 +2V의 사이에서 변동한다.
그 경우, 도 2a에 도시되는 프로그램 소자의 제1 노드 N1과 제2 노드 N2가 항상 접속 상태이기 위해서는(제1 노드 N1이나 제2 노드 N2의 전위에 의해 접속 상태가 제한되거나 하는 일이 없기 위해서는), 제3 노드 N3의 전위는 제1 트랜지스터 Tr1의 임계값에 VDD를 더한 것 이상인 것이 필요하게 된다.
제1 트랜지스터 Tr1의 임계값을 +0.5V로 하면, 제3 노드 N3의 전위는 +2.5V 이상인 것이 요구된다. 실제로는 온 저항을 충분히 낮게 하기 위하여 제3 노드 N3의 전위는 +3V 이상으로 하면 된다.
마찬가지로 프로그램 소자의 제1 노드 N1과 제2 노드 N2가 항상 절단 상태이기 위해서는 제3 노드 N3의 전위는 제1 트랜지스터 Tr1의 임계값에 VSS를 더한 것 이하인 것이 필요하게 된다. 따라서, 제3 노드 N3의 전위는 +0.5V 이하인 것이 요구된다. 실제로는 오프 저항을 충분히 높게 하기 위하여 제3 노드 N3의 전위는 0V 이하로 하면 된다.
따라서, 단자 D의 전위는 0V 이하이거나 +3V 이상으로 한다. 여기에서는 단자 D의 전위를 0V 혹은 +3V로 한다. 즉, 단자 D가 0V이면 프로그램 소자의 제1 노드 N1과 제2 노드 N2는 절단되고, 단자 D가 +3V이면 제1 노드 N1과 제2 노드 N2는 접속된다.
단자 D가 상기의 조건일 때의 제2 트랜지스터 Tr2의 동작에 대하여 고찰한다. 단자 D의 전위가 +3V인 경우에는, 그 전위를 제3 노드 N3에 기입하기 위해서는, 제2 트랜지스터 Tr2의 게이트의 전위는 +3V에 제2 트랜지스터 Tr2의 임계값을 더한 것 이상인 것이 필요하다.
그런데, 제2 트랜지스터 Tr2의 임계값 및 그 오프 특성은 본 발명을 이해하고 실시하는 데 있어서 중요하므로, 도 4a 및 도 4b를 사용하여 설명한다. 도 4a는 일반적인 n채널형의 절연 게이트형 트랜지스터의 드레인 전류(Id)의 게이트 전위(Vg) 의존성(단, 드레인의 전위>소스의 전위=0V)을 모식적으로 도시한다.
즉, 드레인 전류는 게이트 전위가 소스의 전위보다도 충분히 작을 때에는 극히 낮은 값에서 비교적 변화하지 않는 상태이다. 또한, 상술한 바와 같이 밴드 갭이 3 전자 볼트 이상인 진성 반도체를 채널에 사용한 경우에는, 이 상태에서의 드레인 전류는 극히 작다.
게이트 전위가 일정 값을 초과하여 높아지면, 드레인 전류는 갑자기 증가하기 시작한다. 이 상태는 게이트 전위가 트랜지스터의 임계값 부근이 될 때까지 계속된다. 이 영역을 서브스레숄드 영역이라고 한다. 게이트 전위가 임계값 부근보다 큰 값이 되면, 드레인 전류의 증가는 완만하게 된다.
프로그램 소자의 제2 트랜지스터 Tr2에는 데이터를 유지하고 있는 상태에서 충분히 높은 오프 저항(=충분히 작은 오프 전류)이 요구된다. 한편, 프로그램 소자에 데이터를 기입할 때에는 충분히 낮은 온 저항(충분히 큰 온 전류)이 요구된다. 필요한 온 전류를 얻기 위한 게이트의 전위를 도 4a에 V1로 나타낸다.
또한, 이하의 예에서는 제2 트랜지스터 Tr2에 필요한 온 전류는, 게이트의 전위를 임계값으로 하였을 때에도 충분히 얻어지는 것으로서, V1은 임계값과 동일한 의미로서 취급한다.
프로그램 소자가 데이터를 유지하는 기간은 1m초 내지 10년이며, 데이터의 기입은 10n초 내지 1m초의 기간에 행하는 것이 바람직하다. 그러한 조건에서는 필요한 온 전류와 필요한 오프 전류의 비율(필요한 온 전류/필요한 오프 전류)은 106 내지 1020, 바람직하게는 1014 내지 1020이 된다.
또한, 도 4a로부터 명확하지만, 필요한 온 전류와 필요한 오프 전류의 비율의 대부분은 서브스레숄드 영역에서의 변동이다. 따라서, 서브스레숄드 영역에서 상기의 비율의 변동이 얻어지면 된다.
일반적으로, 서브스레숄드 영역에서의 드레인 전류의 증가에 관해서는, 이상적인 절연 게이트형 트랜지스터에서는 드레인 전류가 10배가 되는 데, 실온(25℃)에서는 게이트의 전위는 60mV 상승하는 것이 필요하다. 게이트 절연막의 트랩 준위 등이나 단채널 효과가 있으면, 보다 게이트의 전위를 보다 크게 상승시킬 필요가 있다.
또한, 온도가 높아지면, 마찬가지로 게이트의 전위를 보다 크게 상승시킬 필요가 있다. 이 경향은 절대 온도에 비례하며, 예를 들어 95℃에서는 드레인 전류가 10배가 되는 데, 게이트의 전위는 73mV 상승하는 것이 필요하다.
상기의 것을 고려하면, 드레인 전류를 예를 들어 14자리 변동시키기 위해서는, 이상적인 절연 게이트형 트랜지스터에서는 게이트의 전위를 실온에서는 0.84V, 95℃에서는 1.02V 각각 변동시키는 것이 요구된다. 현실의 절연 게이트형 트랜지스터에서는 그것보다도 큰 변동이 요구되며, 실온에서는 1V 내지 1.5V, 95℃에서는 1.2V 내지 1.8V 게이트의 전위를 변동시킬 필요가 있다.
환언하면, 필요로 하는 오프 저항(오프 전류)을 얻기 위해서는, 임계값보다도 실온에서는 1V 이상, 95℃에서는 1.2V 이상 게이트의 전위를 낮추는 것이 요구된다. 도 4a에는 실온에서 필요한 오프 전류를 얻기 위한 게이트의 전위를 V2(RT)로, 고온(95℃)에서 필요한 오프 전류를 얻기 위한 게이트의 전위를 V2(HT)로 나타낸다.
그런데, 충분한 긴 채널이고, 반도체막이 진성이고 그 두께가 30nm 이하, 산화실리콘 환산의 게이트 절연막의 두께가 30nm 이하인 박막 트랜지스터에서는, 임계값은 반도체의 전자 친화력과 게이트의 일함수에 의해 거의 결정된다. 예를 들어, 반도체의 전자 친화력을 4.6 전자 볼트, 게이트의 일함수를 5.0 전자 볼트로 하면, 임계값은 +0.4 볼트 정도가 된다.
또한, 예를 들어 일함수가 4.1 전자 볼트인 재료(예를 들어, 알루미늄)이면 임계값은 -0.5 볼트 정도가 되고(도 4b의 곡선 B 참조), 일함수가 5.9 전자 볼트인 재료(예를 들어, 오스뮴)이면 임계값은 +1.3 볼트 정도가 된다(도 4b의 곡선 A 참조). 여기서, 후자의 경우에는 +0.1V(도 4b의 V2a에 상당)에서 95℃에서 필요한 오프 전류를 얻을 수 있다. 단, 단채널 효과가 영향을 미치는 경우에는 게이트의 전위를 보다 낮출 필요가 있다.
이하에서는 제2 트랜지스터 Tr2의 임계값 V1을 +1.5V, +0.5V, -0.5V로 하여 각각에 대하여 동작을 설명한다. 또한, 본 실시 형태 및 이하의 실시 형태에서는 필요한 오프 전류(혹은 오프 저항)가 얻어지는 게이트의 전위 V2[V]를 (V1-1.5)[V] 이하로 한다.
상술한 바와 같이, 단자 D의 전위가 +3V인 경우에는, 제2 트랜지스터 Tr2를 온으로 하기 위해서는 그 게이트(즉 단자 G)의 전위는 +3V에 제2 트랜지스터 Tr2의 임계값을 더한 것 이상으로 하는 것이 필요하다. 따라서, 단자 G의 전위는 제2 트랜지스터 Tr2의 임계값이 +1.5V인 경우에는 [4.5+α]V, +0.5V인 경우에는 [3.5+α]V, -0.5V인 경우에는 [2.5+α]V인 것이 필요하다.
여기서, α는 0 이상으로 하면 되며, 클수록 데이터의 기입이 빨라지는데, 당연한 일이지만 회로에 필요한 최고 전위가 높아지고, 또한 회로에의 부담도 증가한다. 한편, 통상의 CPU나 메모리와는 달리 본 실시 형태와 같은 프로그램 소자에 있어서는 각별한 고속성은 요구되지 않는 경우도 있다. 그로 인해, α=0 혹은 경우에 따라 α<0으로 하여도 된다.
예를 들어, 반도체의 이동도가 10cm2/Vs이면 α=0일 때의 드레인 전류는 1μA 전후이지만, 그래도 스위칭에 필요로 하는 시간은 100n초 이하로 할 수 있다. 스위칭에 필요로 하는 시간을 1μ초 이상으로 하여도 지장없으면 α<0으로 할 수 있다.
또한, 단자 D의 전위가 0V인 경우, 그 전위가 제3 노드 N3으로 유지되는데, 유지에 필요한 오프 전류로 하기 위한 제2 트랜지스터 Tr2의 게이트(즉 단자 G)의 전위는 제2 트랜지스터 Tr2의 임계값으로부터 1.5V 뺀 값 이하로 하는 것이 요구된다. 즉, 단자 G의 전위를, 임계값이 +1.5V인 경우에는 (0-β)[V], +0.5V인 경우에는 (-1-β)[V], -0.5V인 경우에는 (-2-β)[V]로 하는 것이 필요하다. 여기서, β는 0 이상으로 하면 된다.
즉, 제2 트랜지스터 Tr2의 임계값을 +1.5V로 한 경우에는, VDD, VSS 이외에 단자 D에 필요한 +3V의 전위, 제2 트랜지스터 Tr2의 온에 필요한 +4.5V 이상의 전위라고 하는 4단계의 전위가 필요하다. 또한, 제2 트랜지스터 Tr2의 오프에 필요한 0V 이하의 전위는 VSS로 대용할 수 있다.
또한, 단자 D에 필요한 +3V의 전위도 제2 트랜지스터 Tr2의 온에 필요한 +4.5V 이상의 전위로 대용하는 것이 가능하다. 그 경우, 필요한 전위는 3단계가 된다. 또한, 단자 D의 전위를 +4.5V 이상의 전위로 한 경우, 제3 노드 N3의 전위는 그 전위로부터 제2 트랜지스터 Tr2의 임계값을 뺀 전위(+3V 이상의 전위)가 된다.
또한, 제2 트랜지스터 Tr2의 임계값을 +0.5V로 한 경우에는, VDD, VSS 이외에 단자 D에 필요한 +3V의 전위, 제2 트랜지스터 Tr2의 온에 필요한 +3.5V 이상의 전위, 제2 트랜지스터 Tr2의 오프에 필요한 -1V 이하의 전위라고 하는 5단계의 전위가 필요하다.
또한, 단자 D에 필요한 +3V의 전위는 제2 트랜지스터 Tr2의 온에 필요한 +3.5V 이상의 전위로 대용하는 것이 가능하다. 그 경우, 필요한 전위는 4단계가 된다. 또한, 단자 D의 전위를 +3.5V 이상의 전위로 한 경우, 제3 노드 N3의 전위는 그 전위로부터 제2 트랜지스터 Tr2의 임계값을 뺀 전위(+3V 이상의 전위)가 된다.
또한, 제2 트랜지스터 Tr2의 임계값을 -0.5V로 한 경우에는, VDD, VSS 이외에 단자 D에 필요한 +3V의 전위, 제2 트랜지스터 Tr2의 온에 필요한 +2.5V 이상의 전위, 제2 트랜지스터 Tr2의 오프에 필요한 -2V 이하의 전위라고 하는 5단계의 전위가 필요하다.
또한, 제2 트랜지스터 Tr2의 온에 필요한 +2.5V 이상의 전위는 단자 D에 필요한 +3V의 전위로 대용할 수 있다. 그 경우, 필요한 전위는 4단계가 된다. 제2 트랜지스터 Tr2의 온에 필요한 전위를 +3V, 단자 D의 전위를 +3V로 한 경우, 제3 노드 N3의 전위는 +3V가 된다.
이상으로부터 단자 D에 제공하는 전위(상기의 예에서는 +3V와 0V) 중 높은 쪽의 전위(상기의 예에서는 +3V)는 제2 트랜지스터 Tr2를 온으로 하기 위한 전위로 대용할 수 있다. 또한, 제2 트랜지스터 Tr2의 임계값이 충분히 높은 경우에는, 제2 트랜지스터 Tr2를 오프로 하기 위한 전위를 VSS로 대용할 수 있다. 그 결과, 필요한 전위는 3단계 혹은 4단계가 된다.
일반적으로, 제2 트랜지스터 Tr2의 임계값을 V1[V]로 한 경우에는, VDD, VSS 이외에 단자 D에 필요한 +3V의 전위, 제2 트랜지스터 Tr2의 온에 필요한 (V1+3+α)[V](α≥0)의 전위, 제2 트랜지스터 Tr2의 오프에 필요한 (V1-1.5-β)[V](β≥0)의 전위라고 하는 5단계의 전위가 필요하다.
이 중 V1≥0이면 단자 D에 필요한 +3V의 전위는 제2 트랜지스터 Tr2의 온에 필요한 전위 (V1+3+α)[V]로 대용하는 것이 가능하다. 이 경우, 제3 노드 N3의 전위는 +3V 이상이 된다. 또한, -3<V1<0이면 제2 트랜지스터 Tr2의 온에 필요한 전위는 단자 D에 필요한 전위 +3V로 대용할 수 있다. 이 경우, 제3 노드 N3의 전위는 +3V가 된다. 모든 경우에도 필요한 전위는 1개 적어진다.
또한, V1≥1.5[V]이면 제2 트랜지스터 Tr2의 오프에 필요한 전위(V1-1.5-β)[V]를 VSS로 대용할 수 있다. 이 경우, 필요한 전위는 1개 더 적어진다.
상기에 나타낸 프로그램 소자의 구동 방법에서는 제2 트랜지스터 Tr2의 임계값을 적절하게 설정하면, 제2 트랜지스터 Tr2의 게이트와 소스(혹은 드레인)간의 전위차를 보다 작게 할 수 있다.
상기로부터 제2 트랜지스터 Tr2의 게이트의 최고 전위는 (V1+3)[V] 이상이고, 단자 D가 낮은 쪽의 전위는 0V이므로, 그 차는 |V1+3|[V] 이상이다. 또한, 제2 트랜지스터 Tr2를 오프 상태로 할 때의 제2 트랜지스터 Tr2의 게이트의 최저 전위는 (V1-1.5)[V] 이하이고, 단자 D가 높은 쪽의 전위는 +3V이므로, 그 차는 |V1-4.5|[V] 이상이다.
즉, |V1+3|[V]와 |V1-4.5|[V]가 동등해지는 V1을 선택하면, 제2 트랜지스터 Tr2의 게이트와 소스(혹은 드레인)의 사이의 최고 전위차를 최소로 할 수 있다. 즉, V1=+0.75[V]로 하면, 제2 트랜지스터 Tr2의 게이트와 소스(혹은 드레인)의 사이의 최고 전위차는 최소값 3.75V가 된다.
(실시 형태 3)
이하에서는 프로그램 소자로서 도 2b의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 도 2b에 도시되는 프로그램 소자의 제1 노드 N1과 제2 노드 N2가 항상 절단 상태이기 위해서는 제3 노드 N3의 전위는 제1 트랜지스터 Tr1의 임계값에 VDD를 더한 것 이상인 것이 필요하게 된다. 여기에서는 제1 트랜지스터 Tr1의 임계값을 -0.5V로 하면, 제3 노드 N3의 전위는 +1.5V 이상인 것이 요구된다. 실제로는 오프 저항을 충분히 높게 하기 위하여 제3 노드 N3의 전위는 +2V 이상으로 하면 된다.
마찬가지로, 프로그램 소자의 제1 노드 N1과 제2 노드 N2가 항상 접속 상태이기 위해서는 제3 노드 N3의 전위는 제1 트랜지스터 Tr1의 임계값에 VSS를 더한 것 이하인 것이 필요하게 된다. 따라서, 제3 노드 N3의 전위는 -0.5V 이하인 것이 요구된다. 실제로는 온 저항을 충분히 낮게 하기 위하여 제3 노드 N3의 전위는 -1V 이하로 하면 된다.
따라서, 단자 D의 전위는 -1V 이하이거나 +2V 이상으로 하는 것이 요구된다. 여기에서는 단자 D의 전위를 -1V 혹은 +2V로 한다. 즉, 단자 D가 +2V이면 프로그램 소자의 제1 노드 N1과 제2 노드 N2는 절단되고, 단자 D가 -1V이면 제1 노드 N1과 제2 노드 N2는 접속된다.
단자 D가 상기의 조건일 때의 제2 트랜지스터 Tr2의 동작에 대하여 고찰한다. 단자 D의 전위가 +2V인 경우에는, 단자 G의 전위는 +2V에 제2 트랜지스터 Tr2의 임계값을 더한 것 이상인 것이 필요하다. 따라서, 단자 G의 전위는 임계값이 V1[V]인 경우에는 (V1+2+α)[V]인 것이 필요하다. 여기서, α는 0 이상으로 하면 된다.
또한, 단자 D의 전위가 -1V인 경우, 그 전위는 제3 노드 N3으로 유지되는데, 유지에 필요한 오프 전류로 하기 위한 게이트의 전위는 임계값으로부터 1.5-(-1)=2.5[V] 뺀 값 이하로 하는 것이 요구된다. 즉, 게이트의 전위를 (V1-2.5-β)[V]로 하는 것이 필요하다. 여기서, β는 0 이상으로 하면 된다.
즉, VDD, VSS 이외에 단자 D에 필요한 -1V의 전위, 제2 트랜지스터 Tr2의 온에 필요한 (V1+2+α)[V](α≥0)의 전위, 제2 트랜지스터 Tr2의 오프에 필요한 (V1-2.5-β)[V](β≥0)의 전위라고 하는 5단계의 전위가 필요하다.
여기서, V1≥+1.5[V]이면 제2 트랜지스터 Tr2의 오프에 필요한 (V1-2.5-β)[V]의 전위는 단자 D에 필요한 -1V의 전위로 대용하는 것이 가능하다. 즉, 단자 G의 전위를 -1V로 함으로써 충분한 오프 특성이 얻어진다. 이 경우, 필요한 전위는 1개 적어진다.
또한, V1≤0[V]이면 제2 트랜지스터 Tr2의 온에 필요한 (V1+2+α)[V]의 전위는 VDD로 대용할 수 있다. 그 경우, 필요한 전위는 1개 적어진다.
또한, V1≤+1.5[V]이면 단자 D에 필요한 -1V의 전위도 제2 트랜지스터 Tr2의 오프에 필요한 (V1-2.5-β)[V]의 전위로 대용할 수 있다. 즉, 단자 D가 낮은 쪽의 전위로서 (V1-2.5-β)[V]를 입력하고, 또한 단자 G의 전위는 VDD로 하여 제2 트랜지스터 Tr2를 온으로 한 후, 단자 G의 전위를 (V1-2.5-β)[V]로 한다. 또한, 데이터 유지 시에는 단자 D의 전위는 VSS 이상으로 한다.
이 조건에서는 당초 제2 트랜지스터 Tr2는 충분한 오프 특성이 얻어지지 않기 때문에, 제3 노드 N3의 전위는 (V1-2.5-β)[V]로부터 상승하지만, 제2 트랜지스터 Tr2 게이트의 전위보다 (V1-1.5)[V]만큼 높아지면(즉, 제3 노드 N3의 전위가 (-1-β)[V]가 되면), 충분한 오프 특성이 얻어지기 때문에, 그 이상의 전위의 상승은 없다. 즉, 결과적으로는 제3 노드 N3에는 -1V 이하의 전위가 기입된다.
본 실시 형태에서 나타낸 프로그램 소자의 구동 방법에서는, 단자 G의 최고 전위를 실시 형태 2의 경우보다도 작게 할 수 있다. 실시 형태 2의 경우에 있어서는 제2 트랜지스터 Tr2의 게이트의 최고 전위는 (V1+3)[V] 이상인 것에 반해, 본 실시 형태에서는 제2 트랜지스터 Tr2의 게이트의 최고 전위는 (V1+2)[V] 이상이다. 즉, 1V 저하한다.
(실시 형태 4)
이하에서는 프로그램 소자로서 도 2c의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 도 2c에 도시되는 프로그램 소자의 제1 노드 N1과 제2 노드 N2가 항상 접속(혹은 절단) 상태이기 위해서는, 제3 노드 N3의 전위는 실시 형태 2에서 도시한 바와 같이 +3V 이상(혹은 0V 이하)으로 하면 된다.
그러나, 이것은 프로그램 소자에 의해 접속 혹은 절단됨으로써 구성된 회로가 기능하고 있는 단계(동작 시)에서 필요로 되는 것이며, 프로그램 소자의 컨피규레이션 처리 시에는 반드시 필요하지 않다. 예를 들어, 컨피규레이션 처리 시에는 단자 D의 전위로서 +2V 이하의 전위를 채용할 수도 있다.
예를 들어, 컨피규레이션 처리 시에는 단자 D의 전위를 -1V 혹은 +2V로 한다. 이 전위를 제3 노드 N3에 기입하기 위해서는, 제2 트랜지스터 Tr2의 게이트(즉, 단자 G)의 전위는 (V1+2)[V] 이상이면 된다. 또한, 이때의 단자 E의 전위를 -1V로 한다.
또한, 컨피규레이션 처리 시 이외에는 단자 E의 전위를 1V 상승시켜 0V로 한다. 그러면, 단자 E와 용량 소자 Cs를 통하여 결합하는 제3 노드 N3의 전위도 1V 상승하여 0V 혹은 +3V가 된다. 즉, 제1 노드 N1과 제2 노드 N2는 접속 내지 절단 중 어느 하나의 상태가 된다.
제3 노드 N3이 0V 혹은 +3V일 때, 제2 트랜지스터 Tr2를 확실하게 오프로 하기 위해서는 단자 G의 전위를 (V1-1.5)[V] 이하로 하면 된다. 또한, 단자 D의 전위는 0V 이상이면 된다.
즉, VDD, VSS 이외에 (V1+2+α)[V](α≥0)의 전위, (V1-1.5-β)[V](β≥0)의 전위, -1V의 전위라고 하는 5단계의 전위가 필요하다. 이 중, V1≥+0.5[V]이면 제2 트랜지스터 Tr2를 오프로 하기 위한 (V1-1.5-β)[V]라고 하는 전위는 -1V의 전위로 대용할 수 있다. 이 경우는 4단계의 전위가 필요하게 된다. 또한, V1≤0[V]이면 제2 트랜지스터 Tr2를 온으로 하기 위한 (V1+2+α)[V]라고 하는 전위는 VDD로 대용할 수 있어, 전위를 1개 더 저감할 수 있다.
본 실시 형태에서는 필요한 전위의 범위(최고 전위-최저 전위)는 3.5V(V<+0.5[V]일 때) 혹은 (V1+3)[V](V1≥+0.5[V]일 때)이며, 실시 형태 2 혹은 실시 형태 3과 비교하여 1V 작게 할 수 있다.
이것은 컨피규레이션 처리 시와 그렇지 않을 때(동작 시)에 단자 E의 전위를 1V 변동시켰기 때문이다. 회로에 필요한 최고 전위를 저하시키는 것은, 그 전위가 제공되는 소자 및 전위 생성 회로의 부담을 저감할 수 있으므로 바람직하다.
(실시 형태 5)
이하에서는 프로그램 소자로서 도 2c의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 본 실시 형태에서는 컨피규레이션 처리 시에 단자 D의 전위에 따라 단자 E의 전위를 변화시킨다. 예를 들어, 단자 D의 전위가 +1.5V이면 단자 E의 전위를 0V, 단자 D의 전위가 0V이면 단자 E의 전위를 +1.5V로 한다. 이러한 경우, 단자 E의 전위는 단자 D의 전위의 상보적인 전위라고 한다.
단자 D의 전위를 제3 노드 N3에 기입하기 위해서는, 제2 트랜지스터 Tr2의 게이트(즉, 단자 G)의 전위는 (V1+1.5)[V] 이상이면 된다. 또한, 제2 트랜지스터 Tr2가 오프 상태일 때에는, 제3 노드 N3의 전위는 단자 E의 전위에 따라 변동한다. 실제로는 프로그램 소자는 매트릭스 형상으로 배치되어 있으므로, 당해 프로그램 소자의 제2 트랜지스터 Tr2가 오프 상태인 경우에도, 단자 E에는 다른 프로그램 소자에 데이터를 입력할 때에 사용되는 전위(즉, +1.5V 혹은 0V)가 인가되고, 제3 노드 N3의 전위는 변동하여 그 최저값은 -1.5V가 된다. 제2 트랜지스터를 확실하게 오프로 하기 위해서는 단자 G의 전위를 (V1-3)[V] 이하로 하는 것이 요구된다.
또한, 컨피규레이션 처리 시 이외에는 단자 E의 전위를 +1.5V로 한다. 그러면, 단자 E와 용량 소자 Cs를 통하여 결합하는 제3 노드 N3의 전위는 0V 혹은 +3V가 된다. 즉, 제1 노드 N1과 제2 노드 N2는 접속 내지 절단 중 어느 하나의 상태가 된다.
즉, VDD, VSS 이외에 (V1+1.5+α)[V](α≥0)의 전위, (V1-3-β)[V](β≥0)의 전위, +1.5V의 전위라고 하는 5단계의 전위가 필요하다. 이 중 V1≤+0.5[V]이면 제2 트랜지스터 Tr2를 온으로 하기 위한 (V1+1.5)[V] 이상이라고 하는 전위는 VDD로 대용할 수 있다. 이 경우는 4단계의 전위가 필요하게 된다.
또한, 상기의 +1.5V의 전위는 VDD로 대용할 수 있다. 이 경우도 4단계의 전위로 된다. 이 경우, 예를 들어 컨피규레이션 시에는, 단자 D의 전위가 VDD이면 단자 E의 전위를 VSS, 단자 D의 전위가 VSS이면 단자 E의 전위를 VDD로 한다.
단자 D의 전위를 제3 노드 N3에 기입하기 위해서는, 제2 트랜지스터 Tr2의 게이트(즉, 단자 G)의 전위는 (V1+VDD) 이상(즉, (V1+VDD+α)[V](α≥0))이면 된다. 또한, 제2 트랜지스터 Tr2가 오프 상태일 때에는, 제3 노드 N3의 전위는 단자 E의 전위에 따라 변동한다. 단자 E에는 그 밖의 프로그램 소자도 접속하며, 그들 프로그램을 위한 전위가 공급되기 때문에, 그 전위는 VSS로부터 VDD의 범위에서 변동한다.
따라서, 제3 노드 N3의 전위의 최저값은 (2×VSS-VDD)가 된다. 제2 트랜지스터를 확실하게 오프로 하기 위해서는 단자 G의 전위를 (2×VSS-VDD+V1-1.5)[V] 이하로 하는 것이 요구된다. 즉, VDD, VSS 이외에 (V1+VDD+α)[V], (2×VSS-VDD+V1-1.5-β)[V](β≥0)의 전위라고 하는 4단계의 전위가 필요하다. 이상에 있어서, 단자 G1의 전위의 변동은 (2×VDD+α-2×VSS+1.5+β)[V]이다.
컨피규레이션 종료 후에는 단자 E의 전위를 VDD로 한다. 그러면, 단자 E와 용량 소자 Cs를 통하여 결합하는 제3 노드 N3의 전위는 (2×VDD-VSS) 혹은 VSS가 된다. VDD=+2V, VSS=0V로 하면 제3 노드 N3의 전위는 +4V 혹은 0V가 되어, 제1 노드 N1과 제2 노드 N2를 접속 혹은 절단하는 데 충분하다.
이상의 예에서는 컨피규레이션 종료 후에는 제3 노드 N3의 전위를 VDD보다도 높게 할 수 있지만, 컨피규레이션 시에는 VDD보다도 낮은 전위로 된다. 이것은 소비 전력을 저감하는 데에서 효과가 있다.
예를 들어, VDD=+2V, VSS=0V로 하는 경우, 본 실시 형태의 방법으로 컨피규레이션할 때에는 단자 D의 전위 변동이 2V이므로, 1개의 펄스를 발생시키는 데에 필요한 에너지는 펄스가 전달되는 부분의 용량을 C로 하면 2C이고, 본 실시 형태에서는 단자 D와 단자 E의 전위를 변동시키는 필요로부터 에너지는 4C가 된다. 한편, 실시 형태 2 혹은 실시 형태 3과 같이, 단자 D의 전위를 +3V, 단자 E의 전위를 0V로 하면, 1개의 펄스를 발생시키는 데에 필요한 에너지는 그것보다 큰 4.5C가 된다. 따라서, 본 실시 형태에 나타내는 방법에서는 보다 소비 전력을 저감할 수 있다. 또한, 컨피규레이션에 사용하는 전위가 컨피규레이션 종료 후에 회로에 사용하는 전위와 동일하면, 회로 설계도 용이하게 된다.
(실시 형태 6)
실시 형태 5에서는 컨피규레이션 중에 제3 노드 N3의 전위가 단자 E의 전위의 변동을 받아 VSS보다도 낮아지는 경우가 있다. 그로 인해, 제2 트랜지스터 Tr2의 게이트의 최저 전위도 그에 따라 저하시키는 것이 요구된다.
본 실시 형태에서는 용량 소자 Cs의 대향 전극측에 제3 트랜지스터 Tr3을 설치함으로써, 단자 E의 전위의 변동이 용량 소자 Cs에 미치지 못하는 구성으로 함으로써, 제3 노드 N3의 전위가 VSS보다도 작아지는 것을 방지하고, 이로 인해 제2 트랜지스터 Tr2의 게이트의 최저 전위를 상승시켜 보다 소비 전력을 저감시키는 방법에 관한 것이다.
제3 트랜지스터 Tr3은 온/오프비가 6자리 이상인 트랜지스터를 사용하면 된다. 가능하면, 제2 트랜지스터 Tr2와 동등한 온 특성, 오프 특성을 갖는 것이 바람직하다. 도 2d에서는 N채널형 트랜지스터를 사용하지만, P채널형이어도 된다. 제3 트랜지스터 Tr3의 스위칭 속도는 제2 트랜지스터 Tr2와 동일 정도 혹은 그보다 고속이면 충분하다. 여기에서는 제2 트랜지스터 Tr2와 마찬가지의 특성을 갖는 트랜지스터로 한다. 또한, 온/오프비는 그다지 크지 않아도 되므로, 제3 트랜지스터 Tr3은 제2 트랜지스터 Tr2보다도 단채널로 할 수 있다.
이하, 구동 방법에 대하여 간단하게 설명한다. 여기에서는 프로그램 소자에 데이터를 기입할 때에, 단자 D의 전위를 VDD로 할 때 단자 E의 전위를 VSS, 단자 D의 전위를 VSS로 할 때 단자 E의 전위를 VDD로 한다.
처음에 제2 트랜지스터 Tr2와 제3 트랜지스터 Tr3을 온으로 한다. 예를 들어, 단자 G1, 단자 G2의 전위를 (VDD+V1+α)[V](α≥0)로 하면 된다.
그 후, 제2 트랜지스터 Tr2만을 오프로 하고, 단자 E의 전위를 VDD로 한다. 그 결과, 제3 노드 N3의 전위는 VSS 혹은 (2×VDD-VSS) 중 어느 하나가 된다. VDD는 VSS보다 크므로 VSS<(2×VDD-VSS)이다. 따라서, 제2 트랜지스터 Tr2를 오프로 하기 위해서는 (VSS+V1-1.5-β)[V](β≥0)로 하면 된다.
그 후, 제3 트랜지스터 Tr3을 오프로 한다. 예를 들어, 단자 G2의 전위를 (VSS+V1-1.5-β)[V]로 하면 된다.
이상에 있어서, 단자 G1의 전위의 변동은 (VDD+α-VSS+1.5+β)[V]이다. 이것은 실시 형태 5의 경우보다 VDD-VSS만큼 작게 소비 전력을 삭감할 수 있다.
(실시 형태 7)
이하에서는 프로그램 소자로서 도 2c의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 본 실시 형태에서도 컨피규레이션 처리 시에 단자 D의 전위에 따라 단자 E의 전위를 상보적으로 변화시킨다. 예를 들어, 단자 D의 전위가 VDD(=+2V)이면 단자 E의 전위를 VSS(=0V), 단자 D의 전위가 VSS이면 단자 E의 전위를 VDD로 한다. 본 실시 형태에서는 V1은 +1V 이하로 한다.
제2 트랜지스터 Tr2의 게이트(즉, 단자 G)의 전위는 VDD로 한다. 그러면, 제2 트랜지스터 Tr2가 온 상태일 때의 제3 노드 N3의 전위는 (2-V1)[V] 혹은 0V 중 어느 하나이다. 또한, 제2 트랜지스터 Tr2가 오프 상태일 때의 제3 노드 N3의 전위의 최저값은 -2V이므로, 제2 트랜지스터 Tr2를 확실하게 오프로 하기 위해서는 단자 G의 전위를 (V1-3.5)[V] 이하로 하는 것이 요구된다.
또한, 컨피규레이션 처리 시 이외에는 단자 E의 전위를 +2V로 한다. 그러면, 단자 E와 용량 소자 Cs를 통하여 결합하는 제3 노드 N3의 전위는 0V 혹은 (4-V1)[V](≥+3V)가 된다. 즉, 제1 노드 N1과 제2 노드 N2는 접속이나 절단 중 어느 하나의 상태가 된다.
즉, VDD, VSS 이외에 (V1-3.5-β)[V](β≥0)의 전위를 더한 3단계의 전위로 회로를 움직일 수 있다.
(실시 형태 8)
이하에서는 프로그램 소자로서 도 2c의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 본 실시 형태에서는 컨피규레이션 처리 시에 단자 E의 전위를 변화시켜 +3V 혹은 0V 중 어느 하나로 한다. 한편, 단자 D의 전위는 0V로 고정한다.
제2 트랜지스터 Tr2를 온으로 하기 위해서는 단자 G의 전위는 (V1+α)[V]이면 된다. 또한, 제2 트랜지스터 Tr2가 오프 상태일 때의 제3 노드 N3의 전위의 최저값은 -3V이므로, 제2 트랜지스터 Tr2를 확실하게 오프로 하기 위해서는 단자 G의 전위를 (V1-4.5-β)[V]로 하는 것이 요구된다.
또한, 컨피규레이션 처리 시 이외에는 단자 E의 전위를 +3V로 한다. 그러면, 단자 E와 용량 소자 Cs를 통하여 결합하는 제3 노드 N3의 전위는 0V 혹은 +3[V]가 된다. 즉, 제1 노드 N1과 제2 노드 N2는 접속이나 절단 중 어느 하나의 상태가 된다.
즉, VDD, VSS 이외에 (V1+α)[V](α≥0)의 전위, (V1-4.5-β)[V](β≥0)의 전위, +3V의 전위의 5단계의 전위가 필요하다. 단, V1≤+2[V]이면 (V1+α)[V]의 전위는 VDD로 대용할 수 있다.
(실시 형태 9)
이하에서는 프로그램 소자로서 도 3a의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 도 3a에 도시되는 프로그램 소자는 n채널형의 제4 트랜지스터 Tr4와 p채널형의 제5 트랜지스터 Tr5에 의해 구성되는 트랜스퍼 게이트 회로를 갖고, 트랜스퍼 게이트 회로의 일단은 제1 노드 N1에, 또한 타단은 제2 노드 N2에 접속한다.
또한, 제4 트랜지스터 Tr4의 게이트 및 제5 트랜지스터 Tr5의 게이트는, 각각 제1 용량 소자 Cs1, 제2 용량 소자 Cs2의 전극의 한쪽에 접속한다. 또한, 제4 트랜지스터 Tr4의 게이트 및 제5 트랜지스터 Tr5의 게이트는, 각각 제6 트랜지스터 Tr6의 소스 혹은 드레인 중 한쪽, 제7 트랜지스터 Tr7의 소스 혹은 드레인 중 한쪽과도 접속한다. 이 부분을 제4 노드 N4, 제5 노드 N5로 정의한다.
제6 트랜지스터 Tr6의 소스 혹은 드레인 중 한쪽, 제7 트랜지스터 Tr7의 소스 혹은 드레인 중 다른쪽은 각각 단자 D1, D2에 접속하고, 제6 트랜지스터 Tr6의 게이트, 제7 트랜지스터 Tr7의 게이트는 모두 단자 G에 접속하고, 제1 용량 소자 Cs1의 다른쪽의 전극과, 제2 용량 소자 Cs2의 다른쪽의 전극은 각각 단자 E1, E2에 접속한다.
이러한 프로그램 소자에서 제1 노드 N1과 제2 노드 N2가 항상 접속(절단) 상태이기 위해서는 제4 노드 N4의 전위는 VDD 이상(VSS 이하), 제5 노드의 전위는 VSS 이하(VDD 이상)인 것이 요구된다.
이로 인해, 실시 형태 2 내지 실시 형태 7의 경우보다도 단자 D1, 단자 D2의 전위의 변동을 작게 할 수 있다. 예를 들어, 제1 노드 N1과 제2 노드 N2를 접속하기 위해서는 단자 D1의 전위를 VDD(=+2V), 단자 D2의 전위를 VSS(=0V)로 하면 된다. 반대로 제1 노드 N1과 제2 노드 N2를 절단하기 위해서는 단자 D1의 전위를 VSS(=0V), 단자 D2의 전위를 VDD(=+2V)로 하면 된다.
그리고, 제4 노드 N4와 제5 노드 N5를 그러한 전위로 하기 위해서는, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7의 게이트의 전위는, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7의 임계값에 +2V를 더한 값 이상으로 하면 된다. 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7의 임계값이 모두 V1이면, 단자 G의 전위를 (V1+2)[V] 이상으로 하면 된다.
또한, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7을 확실하게 오프로 하기 위해서는 단자 G의 전위를 (V1-1.5)[V] 이하로 하면 된다.
즉, 이 회로에서는 VDD, VSS 이외에 (V1+2+α)[V](α≥0)의 전위와 (V1-1.5-β)[V](β≥0)의 전위라고 하는 4단계의 전위가 필요하며, 또한 최고 전위와 최저 전위의 차도 3.5V로 실시 형태 2 내지 실시 형태 4보다도 작게 할 수 있다. 또한, V1이 0V 이하이면 전위 (V1+2+α)[V](α≥0)는 VDD로 대용할 수 있고, V1이 +1.5V 이상이면 전위 (V1-1.5-β)[V]는 VSS로 대용할 수 있기 때문에 1개 전위를 더 적게 할 수 있다.
(실시 형태 10)
이하에서는 프로그램 소자로서 도 3a의 회로를 사용한 경우의 다른 동작의 예에 대하여 설명한다. 여기에서는 단자 E1, 단자 E2의 전위를 컨피규레이션 처리 시와 그 밖의 때에서 상이한 값으로 함으로써, 보다 최고 전위와 최저 전위의 차를 작게 하는 방법에 대하여 설명한다.
실시 형태 9에서 설명한 바와 같이, 제1 노드 N1과 제2 노드 N2를 접속하기 위해서는 단자 D1의 전위를 VDD(=+2V), 단자 D2의 전위를 VSS(=0V)로 하면 된다. 반대로 제1 노드 N1과 제2 노드 N2를 절단하기 위해서는 단자 D1의 전위를 VSS(=0V), 단자 D2의 전위를 VDD(=+2V)로 하면 된다.
그러나, 이것은 컨피규레이션 처리 시에는 불필요하며, 컨피규레이션 처리 시에는 보다 변동이 낮은 전위를 채용할 수도 있다. 예를 들어, 컨피규레이션 처리 시의 단자 D1(단자 D2)의 전위가 +1V(0V)이면 단자 E1(단자 E2)의 전위를 0V(+1V)로 한다. 단자 D1(단자 D2)의 전위가 0V(+1V)이면 단자 E1(단자 E2)의 전위를 +1V(0V)로 한다.
그리고, 제4 노드 N4의 전위나 제5 노드 N5에 상기의 단자 D1 및 단자 D2의 전위를 기입하기 위해서는, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7의 게이트의 전위는, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7의 임계값에 +1V를 더한 값 이상으로 하면 된다. 즉, (V1+1)[V] 이상으로 하면 된다.
또한, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7이 오프 상태일 때의 제4 노드 N4의 전위나 제5 노드 N5의 전위의 최저값은 -1V이므로, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7을 확실하게 오프로 하기 위해서는 단자 G의 전위를 (V1-2.5)[V] 이하로 하는 것이 요구된다.
컨피규레이션 처리 시 이외에는 단자 E1 및 단자 E2의 전위를 모두 +1V로 한다. 그러면, 제4 노드 N4의 전위나 제5 노드 N5의 전위는 +2V 혹은 0V 중 어느 하나가 된다.
즉, 이 회로에서는 VDD, VSS 이외에 (V1+1+α)[V](β≥0)의 전위, +1V의 전위와 (V1-2.5-β)[V](β≥0)의 전위라고 하는 5단계의 전위가 필요하다. 여기서, V1이 +1V 이하이면 (V1+1+α)[V]라고 하는 전위는 VDD로 대용할 수 있으므로 4단계의 전위이면 된다.
(실시 형태 11)
이하에서는 프로그램 소자로서 도 3a의 회로를 사용한 경우의 다른 동작의 예에 대하여 설명한다. 단, 본 실시 형태에서는 V1은 +2V 이하로 한다.
실시 형태 10과 마찬가지로 컨피규레이션 처리 시와 그 밖의 때에서 단자 E1 및 단자 E2의 전위를 변화시킨다. 예를 들어, 컨피규레이션 처리 시의 단자 D1(단자 D2)의 전위가 +2V(0V)이면 단자 E1(단자 E2)의 전위를 0V(+2V)로 한다. 단자 D1(단자 D2)의 전위가 0V(+2V)이면 단자 E1(단자 E2)의 전위를 +2V(0V)로 한다. 또한, 단자 G의 전위는 VDD(=+2V)로 한다.
이 경우, 단자 D1이나 단자 D2의 전위를 +2V로 하여도 제4 노드 N4나 제5 노드 N5가 +2V가 되는 것은 아니며, +2V로부터 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7의 임계값을 뺀 전위, (2-V1)[V]가 된다. 즉, 제4 노드 N4나 제5 노드 N5의 전위는 (2-V1)[V] 혹은 0V가 된다.
또한, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7이 오프 상태일 때의 제4 노드 N4의 전위나 제5 노드 N5의 전위의 최저값은 -2V이므로, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7을 확실하게 오프로 하기 위해서는 단자 G의 전위를 (V1-3.5)[V] 이하로 하는 것이 요구된다.
컨피규레이션 시 이외에는 단자 E1 및 단자 E2의 전위를 모두 +2V로 한다. 그러면, 제4 노드 N4의 전위나 제5 노드 N5의 전위는 (4-V1)[V](≥+2[V]) 혹은 0V 중 어느 하나가 된다.
즉, 이 회로에서는 VDD, VSS 이외에 (V1-3.5-β)[V](β≥0)의 전위라고 하는 3단계의 전위가 필요하다.
(실시 형태 12)
이하에서는 프로그램 소자로서 도 3b의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 도 3b에 도시되는 프로그램 소자는 회로 구성의 대부분은 도 3a에 도시하는 것과 동일하지만, 제6 트랜지스터 Tr6의 소스 혹은 드레인의 다른쪽, 제7 트랜지스터 Tr7의 소스 혹은 드레인의 다른쪽이 모두 단자 D에 접속되어 회로 구성이 간략화되어 있다.
도 3a의 프로그램 소자와 마찬가지로 제1 노드 N1과 제2 노드 N2가 항상 접속(혹은 절단) 상태이기 위해서는 제4 노드 N4의 전위는 VDD 이상(혹은 VSS 이하), 제5 노드 N5의 전위는 VSS 이하(혹은 VDD 이상)로 하면 된다.
여기에서는 단자 E1, 단자 E2의 전위를 컨피규레이션 처리 시와 그 밖의 때에서 상이한 값으로 함으로써, 보다 최고 전위와 최저 전위의 차를 작게 하는 방법에 대하여 설명한다. 예를 들어, 컨피규레이션 처리 시의 단자 E1의 전위가 0V일 때 단자 E2의 전위를 +2V, 단자 E1의 전위가 +2V일 때 단자 E2의 전위를 0V로 한다. 또한, 여기에서는 단자 D의 전위는 0V로 고정한다.
제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7을 온으로 하기 위해서는, 단자 G의 전위가 (V1+α)[V](α≥0)이면 된다. 또한, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7이 오프 상태일 때의 제4 노드 N4의 전위 혹은 제5 노드 N5의 전위의 최저값은 -2V이므로, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7을 확실하게 오프로 하기 위해서는 단자 G의 전위를 (V1-3.5)[V] 이하로 하는 것이 요구된다.
또한, 컨피규레이션 처리 시 이외에는 단자 E1의 전위를 +2V, 단자 E2의 전위를 0V로 한다. 그러면, 제4 노드 N4 및 제5 노드 N5의 전위는 0V 혹은 +2[V] 중 어느 하나가 된다. 즉, 제1 노드 N1과 제2 노드 N2는 접속이나 절단 중 어느 하나의 상태가 된다.
이상의 동작에 있어서, VDD, VSS 이외에 (V1+α)[V](α≥0)의 전위, (V1-3.5-β)[V](β≥0)의 전위의 4단계의 전위로 회로를 움직일 수 있다. 단, V1≤+2[V]이면 (V1+α)[V]의 전위는 VDD로 대용할 수 있다.
(실시 형태 13)
이하에서는 프로그램 소자로서 도 5a의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 도 5a에 도시되는 프로그램 소자는, 도 3a에 도시하는 프로그램 소자에 있어서 단자 D1에 단자 E2를 접속하고, 단자 E1에 단자 D2를 접속한 것이다.
컨피규레이션 시에는 단자 D와 단자 E에 서로 상보적인 전위를 제공한다. 예를 들어, 단자 D의 전위가 VDD이면 단자 E의 전위는 VSS로 하고, 단자 D의 전위가 VSS이면 단자 E의 전위는 VDD로 한다.
도 5a의 프로그램 소자의 제1 노드 N1과 제2 노드 N2가 항상 접속(혹은 절단) 상태이기 위해서는 제4 노드 N4의 전위는 VDD 이상(혹은 VSS 이하), 제5 노드 N5의 전위는 VSS 이하(혹은 VDD 이상)로 하면 된다.
제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7을 온으로 하기 위해서는 단자 G의 전위는 (VDD+V1+α)[V](α≥0)이면 된다. 또한, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7이 오프 상태일 때의 제4 노드 N4의 전위 혹은 제5 노드 N5의 전위의 최저값은 (2×VSS-VDD)이므로, 제6 트랜지스터 Tr6 및 제7 트랜지스터 Tr7을 확실하게 오프로 하기 위해서는 단자 G의 전위를 (V1-1.5+2×VSS-VDD)[V] 이하로 하는 것이 요구된다.
또한, 컨피규레이션 처리 시 이외에는 단자 D, 단자 E의 전위를 모두 VDD로 한다. 그러면, 제4 노드 N4 및 제5 노드 N5의 전위는 VSS 혹은 (2×VDD-VSS) 중 어느 하나가 된다. 즉, 제1 노드 N1과 제2 노드 N2는 접속이나 절단 중 어느 하나의 상태가 된다.
이상의 동작에 있어서, VDD, VSS 이외에 (VDD+V1+α)[V](α≥0)의 전위, (V1-1.5+2×VSS-VDD-β)[V](β≥0)의 전위의 4단계의 전위로 회로를 움직일 수 있다. 단, V1≤0[V]이면 (VDD+V1+α)[V]의 전위는 VDD로 대용할 수 있다.
(실시 형태 14)
이하에서는 프로그램 소자로서 도 5b의 회로를 사용한 경우의 동작의 예에 대하여 설명한다. 도 5b에 도시되는 프로그램 소자는, 도 2d에 도시하는 프로그램 소자에 있어서 제3 트랜지스터 Tr3의 기능을 제8 트랜지스터 Tr8과 제9 트랜지스터 Tr9에 의해 구성되는 트랜스퍼 게이트에 의해 행하는 것이다.
즉, 제2 트랜지스터 Tr2와 제8 트랜지스터 Tr8과 제9 트랜지스터 Tr9에 의해 구성되는 트랜스퍼 게이트가 도 2d에 도시하는 프로그램 소자와 마찬가지로 온 오프하도록 한다.
따라서, 단자 G2 및 단자 G3의 전위로서 VDD 혹은 VSS를 사용할 수 있고, 보다 소비 전력을 저감할 수 있다. 또한, 그 밖의 동작은 도 2d에 도시하는 프로그램 소자와 마찬가지로 행할 수 있다.
컨피규레이션 시에는 단자 D와 단자 E에 상보적인 전위를 제공한다. 예를 들어, 단자 D의 전위가 VDD이면 단자 E의 전위는 VSS로 하고, 단자 D의 전위가 VSS이면 단자 E의 전위는 VDD로 한다. 도 5b의 프로그램 소자의 제1 노드 N1과 제2 노드 N2가 항상 접속(혹은 절단) 상태이기 위해서는 제3 노드 N3의 전위는 VDD 이상(혹은 VSS 이하)으로 하면 된다.
제2 트랜지스터 Tr2를 온으로 하기 위해서는 단자 G1의 전위는 (VDD+V1+α)[V](α≥0)이면 된다. 또한, 제2 트랜지스터 Tr2가 오프 상태일 때의 제3 노드 N3 전위의 최저값은 VSS로 가능하므로, 제3 트랜지스터 Tr3을 확실하게 오프로 하기 위해서는 단자 G1의 전위를 (V1-1.5+VSS)[V] 이하로 하면 된다.
제2 트랜지스터 Tr2를 오프하고 단자 E의 전위를 VDD로 한다. 그러면, 제3 노드 N3의 전위는 VSS 혹은 (2×VDD-VSS) 중 어느 하나가 된다. 즉, 제1 노드 N1과 제2 노드 N2는 접속이나 절단 중 어느 하나의 상태가 된다. 그 후, 제8 트랜지스터 Tr8과 제9 트랜지스터 Tr9를 오프로 한다.
이상의 동작에 있어서, VDD, VSS 이외에 (VDD+V1+α)[V](α≥0)의 전위, (VSS+V1-1.5-β)[V](β≥0)의 전위의 4단계의 전위로 회로를 움직일 수 있다. 단, V1≤0[V]이면 (VDD+V1+α)[V]의 전위는 VDD로 대용할 수 있다.
(실시 형태 15)
본 실시 형태에서는 본 발명의 일 형태를 FPGA에 적용하는 예를 설명한다. FPGA에서는 도 6a에 도시한 바와 같이 복수의 로직 엘리먼트(LC1 내지 LC9)가 매트릭스 형상으로 형성되어 있다. 각 로직 엘리먼트는 매트릭스 형상으로 둘러쳐진 배선과, 배선과 배선을 접속하기 위하여 설치된 스위칭 엘리먼트에 의해 다른 로직 엘리먼트와 접속된다.
1개의 스위칭 엘리먼트는 도 6b에 도시된 바와 같이 6개의 프로그램 소자(PD1 내지 PD6)를 갖고, 종횡의 배선과 접속하도록 구성된다. 종래, 이러한 프로그램 소자는 SRAM 혹은 EEPROM을 갖는 프로그램 소자에 의해 형성되어 왔는데, 그것에 의한 단점은 이미 설명한 바와 같다.
본 실시 형태에서는 이들 프로그램 소자를 2개의 스위칭 소자와 1개의 용량 소자를 갖는 프로그램 소자로 구성함으로써, 보다 집적도를 높여 특성을 향상시킬 수 있다. 이하, 도 7a 내지 도 7c부터 도 10a 내지 도 10e를 사용하여 스위칭 엘리먼트의 구성을 설명한다.
도 7a 내지 도 7c 및 도 8a 내지 도 8c는 스위칭 엘리먼트를 구성하는 주요 배선이나 콘택트 플러그 등의 레이아웃을 도시한다. 또한, 점선 A-B 및 점선 C-D는 도면 중의 동일한 위치를 나타낸다. 또한, 도 7a 내지 도 7c 및 도 8a 내지 도 8c에 관해서는, 공지된 반도체 제작 기술 혹은 특허문헌 1, 특허문헌 4 내지 특허 문헌 6을 참조하면 된다.
도 7a는 기판 표면에 형성된 소자 분리 절연물(102)과 소자 형성 영역(101a), 소자 형성 영역(101b)의 위치를 도시한다. 또한, 도 6b에 도시된 바와 같은 교차하는 2개의 방향으로 연장되는 배선(도 6b에서는 세로 방향의 배선(114a)과 배선(114b), 가로 방향의 배선(111a)과 배선(111b))을 연결하는 6개의 스위칭 소자를 제작하는 경우, 가장 면적을 삭감한 경우에도 2개의 독립된 소자 형성 영역(도 7a에서는 소자 형성 영역(101a)과 소자 형성 영역(101b))이 필요하다.
도 7b는 소자 분리 절연물(102)과 소자 형성 영역(101a), 소자 형성 영역(101b) 위에 형성되는 제1층 배선(103a) 내지 제1층 배선(103l)과 제1 콘택트 플러그(105)의 위치를 도시한다.
여기서, 제1층 배선(103a 내지 103e)은 소자 형성 영역(101a)을 횡단하도록 형성되고, 제1층 배선(103f)은 소자 형성 영역(101b)을 횡단하도록 형성된다. 즉, 제1층 배선(103a 내지 103f)의 각각은, 각 프로그램 소자를 구성하는 제1 스위칭 소자의 게이트가 된다.
소자 형성 영역(101a)과 소자 형성 영역(101b)은, 제1층 배선(103a 내지 103f)에 따른 형상의 불순물 영역(확산 영역)을 가지면 된다.
이것으로부터 명확하지만, 소자 형성 영역(101a), 소자 형성 영역(101b)의 C-D 방향의 길이가 제1 스위칭 소자의 트랜지스터의 채널 폭이 된다. 따라서, 제1 스위칭 소자의 온 저항을 낮추기 위해서는 소자 형성 영역(101a), 소자 형성 영역(101b)의 C-D 방향의 길이를 가능한 한 크게 하는(동시에 제1층 배선(103a 내지 103f)도 길게 하는) 것이 바람직하다.
구체적으로는, 제1 스위칭 소자의 트랜지스터의 채널 폭이 채널 길이의 2배 내지 10배로 하면 된다. 또한, 채널 길이도 최소 선폭의 2배 이상으로 하면 된다. 본 실시 형태의 프로그램 소자에서는 종래의 프로그램 소자와 달리 SRAM과 같이 면적이 큰 구조물을 갖지 않기 때문에, 그 몫을 제1 스위칭 소자의 트랜지스터에 사용할 수 있다. 그로 인해, 단채널 효과가 없고, 온 전류가 크고, 오프 전류가 작은 특성을 실현할 수 있다.
또한, 제1층 배선(103g 내지 103l)은 그 위에 콘택트 플러그를 형성할 때에 패드로서 기능한다.
도 7c는 제1층 배선(103a) 내지 제1층 배선(103l)과 제1 콘택트 플러그(105) 위에 형성되는 반도체층(106a) 내지 반도체층(106f)의 위치를 도시한다. 반도체층(106a) 내지 반도체층(106f)으로서는 다결정 혹은 비정질 혹은 그들의 혼합 상태의 실리콘, 산화물 반도체 등을 사용하면 된다.
도 8a는 반도체층(106a) 내지 반도체층(106f) 위에 형성되는 제2층 배선(108a) 내지 제2층 배선(108g)과 제2 콘택트 플러그(110)의 위치를 도시한다. 여기서, 제2층 배선(108a)은 도면에 도시한 바와 같이 가로 방향으로 연장된다. 제2층 배선(108a)은 각 프로그램 소자를 구성하는 제2 스위칭 소자의 게이트가 된다.
또한, 제2층 배선(108b) 내지 제2층 배선(108g)은, 각각 제1층 배선(103a 내지 103f)과 개략 겹치도록 형성되고, 그것들에 의해 용량 소자가 형성된다. 따라서, 제1층 배선(103a 내지 103f)이 C-D 방향으로 길게 형성되면, 용량 소자의 용량도 커져 프로그램 소자의 전하 유지 특성(즉, 컨피규레이션 데이터의 유지 특성)이 향상된다.
또한, 제2층 배선(108b) 내지 제2층 배선(108g)의 각각은 그 위에 형성되는 제2 콘택트 플러그(110) 등을 통하여, 나중에 형성되는 데이터 배선(컨피규레이션 데이터를 전송하는 배선)과 평행한 배선에 접속된다.
도 8b는 제2층 배선(108a) 내지 제2층 배선(108g)과 제2 콘택트 플러그(110) 위에 형성되는 제3층 배선(111a)과 제3층 배선(111b)과 제3 콘택트 플러그(113)의 위치를 도시한다. 여기서, 제3층 배선(111a)은 제1층 배선(103a)의 좌측의 불순물 영역과, 제1층 배선(103d)과 제1층 배선(103e) 사이에 끼워진 불순물 영역에 접속한다. 또한, 제3층 배선(111b)은 제1층 배선(103b)과 제1층 배선(103c) 사이에 끼워진 불순물 영역과, 제1층 배선(103e)의 우측의 불순물 영역에 접속한다.
도 8c는 제3층 배선(111a), 제3층 배선(111b)과 제3 콘택트 플러그(113) 위에 형성되는 제4층 배선(114a), 제4층 배선(114b)과 제4 콘택트 플러그(116)의 위치를 도시한다. 여기서, 제4층 배선(114a)은 제1층 배선(103a)과 제1층 배선(103b) 사이에 끼워진 불순물 영역과, 제1층 배선(103f)의 우측의 불순물 영역에 접속한다. 또한, 제4층 배선(114b)은 제1층 배선(103c)과 제1층 배선(103d) 사이에 끼워진 불순물 영역과, 제1층 배선(103f)의 좌측의 불순물 영역에 접속한다.
이상으로부터 명백해진 바와 같이, 제1층 배선(103a)은 도 6b의 프로그램 소자 PD1의 제1 스위칭 소자를 제어하는 데 사용된다. 즉, 제1층 배선(103a)의 전위에 의해 프로그램 소자 PD1의 제1 스위칭 소자를 온으로 하거나 오프로 할 수 있다. 동일하게 제1층 배선(103b)은 프로그램 소자 PD2의 제1 스위칭 소자, 제1층 배선(103c)은 프로그램 소자 PD3의 제1 스위칭 소자, 제1층 배선(103d)은 프로그램 소자 PD4의 제1 스위칭 소자, 제1층 배선(103e)은 프로그램 소자 PD5의 제1 스위칭 소자, 제1층 배선(103f)은 프로그램 소자 PD6의 제1 스위칭 소자를 제어하는 데 사용된다.
도 9a 내지 도 9d는 도 7a 내지 도 7c, 도 8a 내지 도 8c의 점선 A-B에 따른 단면을 제작 공정순으로 도시하는 것이다. 또한, 도 10a 내지 도 10e는 도 7a 내지 도 7c, 도 8a 내지 도 8c의 점선 C-D에 따른 단면을 제작 공정순으로 도시하는 것이다.
도 9a는 기판(101)에 소자 분리 절연물(102)을 형성한 상태를 도시한다. 도 9b는 제1층 배선(103a) 내지 제1층 배선(103f), 제1 층간 절연물(104), 제1 콘택트 플러그(105)를 더 형성한 상태를 도시한다.
도 9c는 게이트 절연물(107), 제2층 배선(108b) 내지 제2층 배선(108g), 제2 층간 절연물(109), 제2 콘택트 플러그(110)를 더 형성한 상태를 도시한다. 도 9d는 제3층 배선(111a) 및 제3층 배선(111b), 제3 층간 절연물(112), 제3 콘택트 플러그(113), 제4층 배선(114a) 및 제4층 배선(114b), 제4 층간 절연물(115)을 더 형성한 상태를 도시한다.
도 10a는 기판(101)에 소자 분리 절연물(102)을 형성한 상태를 도시한다. 도 10b는 제1층 배선(103a) 및 제1층 배선(103g), 제1 층간 절연물(104)을 더 형성한 상태를 도시한다. 도 10c는 반도체층(106a), 게이트 절연물(107)을 더 형성한 상태를 도시한다.
도 10d는 제2층 배선(108a) 및 제2층 배선(108b), 제2 층간 절연물(109), 제2 콘택트 플러그(110)를 더 형성한 상태를 도시한다. 제2층 배선(108a)은 프로그램 소자의 제2 스위칭 소자의 게이트이다. 한편, 제1층 배선(103a)과 제2층 배선(108b)에 의해 게이트 절연물(107)을 유전체로 하는 용량 소자가 구성된다.
또한, 제2 스위칭 소자의 채널 길이는 제1층 배선(103a)과 제1층 배선(103g)의 간격이므로, 제2 스위칭 소자의 오프 저항을 높게 하기 위해서는 가능한 한 제1층 배선(103a)과 제1층 배선(103g)의 간격을 크게 하는 것이 유효하다. 이것은 단채널 효과에 의한 오프 저항의 저감을 피하기 위해서도 바람직하다.
도 10e는 제3층 배선(111a), 제3 층간 절연물(112), 제3 콘택트 플러그(113), 제4 층간 절연물(115), 제4 콘택트 플러그(116)를 더 형성한 상태를 도시한다. 제4 콘택트 플러그(116) 위에는 제2층 배선(108a)과 교차하는 데이터 배선을 형성하면 된다. 본 실시 형태에서 제작되는 프로그램 소자는 도 2c에 도시하는 것과 동등한 회로 구성을 갖는다.
또한, 제2 스위칭 소자 혹은 용량 소자는 상기와는 다른 층에도 형성할 수 있으므로, 스위칭 엘리먼트의 영역을 보다 좁게 하고, 로직 엘리먼트의 영역을 보다 넓게 할 수 있다. 예를 들어, 스위칭 엘리먼트의 영역을 도 7a의 소자 형성 영역(101a), 소자 형성 영역(101b) 근방만으로 할 수도 있다. 도 11a 내지 도 11c를 사용하여 그 예를 설명한다.
도 11a 내지 도 11c는 도 10a 내지 도 10e와 마찬가지의 단면 구조를 도시한다. 단, 그 많은 부분은 로직 엘리먼트 영역(LC Rigion)이다. 또한, 도 11a 내지 도 11c 및 그것에 관한 설명에 있어서는 콘택트 플러그에 부호를 붙이지 않는다.
도 11a는 기판(201)에 소자 분리 절연물(202)과 제1층 배선(203a) 내지 제1층 배선(203d)을 형성한 상태를 도시한다. 여기서, 제1층 배선(203a), 제1층 배선(203c) 및 제1층 배선(203d)은 로직 엘리먼트 영역에 있는 트랜지스터의 배선이다. 한편, 제1층 배선(203b)은 프로그램 소자의 제1 스위칭 소자의 게이트이다.
도 11b는 소자 분리 절연물(202)과 제1층 배선(203a) 내지 제1층 배선(203d) 위에 제1 층간 절연물(204)과 제1 콘택트 플러그를, 또한 그들 위에 제2층 배선(208a) 내지 제2층 배선(208d), 제2 층간 절연물(209)과 제2 콘택트 플러그를, 또한 그들 위에 제3층 배선(211a) 내지 제3층 배선(211c), 제3 층간 절연물(212)과 제3 콘택트 플러그를 형성한 상태를 도시한다.
여기서, 제2층 배선(208a) 내지 제2층 배선(208d), 제3층 배선(211a) 내지 제3층 배선(211c) 중 프로그램 소자에 관련되는 것은 제2층 배선(208b)과 제3층 배선(211b)만이며, 그 밖의 것은 로직 엘리먼트에 관한 배선이다. 도 11a 내지 도 11c에서는 로직 엘리먼트에 관한 배선은 제3층 배선까지로 하지만, 필요에 따라서는 더 상층의 배선층을 로직 엘리먼트를 위하여 사용하여도 된다.
도 11c는 제3층 배선(211a) 내지 제3층 배선(211c), 제3 층간 절연물(212)과 제3 콘택트 플러그 위에 제4층 배선(214a) 및 제4층 배선(214b)을 제4 층간 절연물(215)에 매립하도록 형성하고, 그 위에 반도체층(206), 게이트 절연물(207), 제5층 배선(217a) 및 제5층 배선(217b), 제5 층간 절연물(218), 제4 콘택트 플러그를 형성한 상태를 도시한다.
도 11c에 있어서, 제4층 배선(214a)은 도 10a 내지 도 10e의 제1층 배선(103g)에 상당하는 것이며, 패드로서의 기능을 갖는다. 또한, 제5층 배선(217a)은 제2 스위칭 소자의 게이트로서의 기능을 갖는다. 또한, 제2 스위칭 소자의 채널 길이는 제4층 배선(214a)과 제4층 배선(214b)의 간격이다. 또한, 제4층 배선(214b)과 제5층 배선(217b)에 의해 게이트 절연물(207)을 유전체로 하는 용량 소자가 형성된다. 이러한 구조를 갖는 프로그램 소자는 도 2c에 도시한 것과 동등한 회로 구성을 갖는다.
도 11c에 도시된 바와 같이, 제4층 배선(214a) 및 제4층 배선(214b), 반도체층(206), 게이트 절연물(207), 제5층 배선(217a) 및 제5층 배선(217b) 등을 로직 엘리먼트 영역에 겹쳐 형성함으로써, 제2 스위칭 소자의 채널 길이를 충분히 길게, 또한 용량 소자의 면적을 충분히 크게 할 수 있다. 그 결과, 컨피규레이션 데이터의 유지 특성이 우수한 프로그램 소자로 할 수 있다.
또한, 도 11a 내지 도 11c와 같이, 다층 배선의 상층부에 제2 스위칭 소자를 설치하는 경우에는, 제1 스위칭 소자와 제2 스위칭 소자를 접속하기 위하여 다단의 콘택트 플러그가 필요하다. 그리고, 이들 콘택트 플러그는 하층의 배선의 영향을 받는다.
용량 소자의 용량이 충분히 크지 않으면, 판독 게이트의 전위가 하층의 배선의 영향에 의해 변동하여 의도하지 않은 동작을 일으키는 경우가 있다. 이러한 것을 피하기 위해서는 용량 소자의 용량을 충분히 크게 하는 것이 요구된다. 도 11a 내지 도 11c에서는 로직 엘리먼트 영역 위에 충분한 면적이 있기 때문에, 필요한 크기의 용량 소자를 설치할 수 있다.
(실시 형태 16)
본 실시 형태에서는 통상의 DRAM의 메모리 셀 혹은 수정한 메모리 셀을 갖는 프로그램 소자를 사용한 FPGA에 대하여 설명한다. 예를 들어, 프로그램 소자로서 도 2c에 도시하는 회로 구성의 것을 사용할 때에, 제2 트랜지스터 Tr2와 용량 소자 Cs에 DRAM의 메모리 셀의 구조를 사용한다.
일반적으로 DRAM은 용량 소자의 전하가 자연히 방출됨에 따라, 정기적으로 데이터를 기입할(리프레시할) 필요가 있다. 통상은 1초간에 수십회의 리프레시가 필요하다. 따라서, 프로그램 소자에 통상의 DRAM의 트랜지스터와 캐패시터를 사용한 경우에도 마찬가지로 1초간에 수십회 컨피규레이션 데이터를 기입할 필요가 있다.
또한, 예를 들어 도 2c의 제2 트랜지스터 Tr2의 채널 길이를 통상의 DRAM의 10배, 혹은 용량 소자 Cs의 용량을 10배로 하면, 리프레시의 빈도를 10분의 1로 할 수 있다. 양쪽을 10배로 하면 리프레시의 빈도를 100분의 1로 할 수 있다.
한편으로, 이것은 기입에 필요한 시간이 10배(혹은 100배)가 되는 것이기도 하며, 또한 그를 위한 면적을 필요로 한다. 그러나, 이러한 것은 후술하는 몇가지 요인으로부터 허용된다.
또한, 정기적으로 컨피규레이션 데이터의 기입이 필요하게 되면, 소비 전력이 늘어나는 것도 우려되지만, SRAM을 사용하여 마찬가지의 프로그램 소자를 구성하는 경우, 특히 회로 선폭이 40nm 이하에서는 SRAM을 구동하는 경우의 쪽이 소비 전력은 커진다.
특히, 이렇게 정기적으로 컨피규레이션 데이터를 기입하는 경우에는, 그 때마다 컨피규레이션 데이터를 변경함으로써 회로 구성을 주기적으로 변경시킬 수 있다. 즉, 동적 재구성을 행할 수 있다. 이 경우, 실제로 존재하는 로직 엘리먼트수 이상으로 구성되는 회로와 실질적으로 동등한 회로를 구성할 수 있다.
동적 재구성을 행하지 않는 경우에는 그에 맞는 로직 엘리먼트를 구비할 필요가 있으며, 그를 위해 프로그램 소자가 여분으로 필요하고, 또한 소비 전력이 더 증가한다. 이러한 이유로부터, 본 실시 형태와 같은 주기적으로 컨피규레이션 데이터를 기입하는 방식은 종래의 방식보다 충분히 우위이다.
도 12a 내지 도 12d는 본 실시 형태의 프로그램 소자의 제작 공정을 도시하는 임의 단면도이다. 도 12a 내지 도 12d는 도 10a 내지 도 10e 혹은 도 11a 내지 도 11c에 상당한다.
도 12a는 기판(301)에 소자 분리 절연물(302), 제1층 배선(303a), 제1층 배선(303b), 제1 층간 절연물(304)을 형성한 모습을 도시한다. 여기서, 제1층 배선(303a)은 제2 스위칭 소자의 게이트에 상당하고, 제1층 배선(303b)은 제1 스위칭 소자의 게이트에 상당한다. 제1층 배선(303b)에 관해서는 실시 형태 15를 참조하면 된다.
또한, 제1층 배선(303a), 제1층 배선(303b) 중 어느 한쪽 혹은 양쪽을, 소위 리세스 구조의 게이트로 하여도 된다. 리세스 구조로 하면 단채널 효과를 억제할 수 있다. 또한, 제1층 배선(303a)의 선폭은 통상의 DRAM의 메모리 셀보다 길게 하면, 제2 스위칭 소자인 트랜지스터의 채널을 길게 할 수 있어 오프 전류를 저감할 수 있다.
도 12b는 제1 층간 절연물(304)에 제1 콘택트 플러그(305)를, 또한 그 위에 제2층 배선(308a) 내지 제2층 배선(308c), 제2 층간 절연물(309), 제2 콘택트 플러그(310)를 형성한 모습을 도시한다.
제2층 배선(308b)은 제1 스위칭 소자의 게이트(제1층 배선(303b))와 제2 스위칭 소자를 접속한다. 또한, 제2층 배선(308a)과 제2층 배선(308c)은 도 8b의 제3층 배선(111a)과 제3층 배선(111b)에 상당하고, 로직 엘리먼트간을 접속하는 배선이다.
도 12c는 제2 층간 절연물(309), 제2 콘택트 플러그(310) 위에 제3층 배선(311a) 및 제3층 배선(311b), 제3 층간 절연물(312), 제3 콘택트 플러그(313)를 형성한 모습을 도시한다. 또한, 제3층 배선(311a)과 제3층 배선(311b)은 도 8c의 제4층 배선(114a)과 제4층 배선(114b)에 상당하고, 로직 엘리먼트간을 접속하는 배선이다.
도 12d는 제3 층간 절연물(312), 제3 콘택트 플러그(313) 위에 제4층 배선(314), 제4 층간 절연물(315), 제4 콘택트 플러그(316), 용량 소자(317), 제5층 배선(318)을 형성한 모습을 도시한다.
제4층 배선(314), 제4 콘택트 플러그(316), 용량 소자(317)의 위치 관계는 통상의 DRAM을 참조하면 된다. 제4층 배선(314)은 제4 콘택트 플러그(316)를 피하도록 배치된다. 또한, 제5층 배선(318)은 제4층 배선(314)과 평행하게 배치되고, 각각 도 2c의 단자 D와 단자 E에 상당한다. 제4층 배선(314)과 제5층 배선(318)의 전위는 컨피규레이션 데이터의 기입 시에는 상보적인 전위 관계로 하면 된다.
본 실시 형태의 프로그램 소자에서는, 예를 들어 제1 스위칭 소자의 게이트(제1층 배선(303b)) 위에 용량 소자를 형성할 수 있다. 더불어, 제1 스위칭 소자의 게이트의 길이(채널 폭)를 최소 선폭의 2배 이상으로 할 수도 있다. 그러면, 통상의 DRAM의 메모리 셀에서 사용되고 있는 용량 소자보다도 많은 용량을 갖는 용량 소자를 형성할 수 있다. 또한, 제2 스위칭 소자의 게이트(제1층 배선(303a))의 폭(채널 길이)도 통상의 DRAM의 메모리 셀에서 사용되고 있는 트랜지스터의 2배 이상으로 할 수 있다.
그 결과, 통상의 DRAM보다 큰 용량의 용량 소자와 통상의 DRAM보다 긴 채널의 트랜지스터의 상승 효과에 의해, 용량 소자에 전하를 유지할 수 있는 시간을 통상의 DRAM보다 길게 할 수 있다.
일반적으로 SRAM에 필요한 면적은 50F2(F는 최소 선폭) 이상이며, 이 면적에는 제1 스위칭 소자에 상당하는 부분의 면적은 포함되어 있지 않다. 가령, 본 실시 형태의 프로그램 소자의 제2 스위칭 소자의 게이트(제1층 배선(303a))의 폭을 3F, 제1 스위칭 소자의 게이트(제1층 배선(303b))의 길이를 9F로 하여도 이것들을 형성하는 데 필요한 면적은 32F2이다.
즉, SRAM을 사용하는 것보다도 충분히 작은 면적에서 형성할 수 있다. 또한, 제1 스위칭 소자, 제2 스위칭 소자를 최소 선폭으로 형성하면 보다 작은 면적(14F2)에 프로그램 소자를 형성할 수 있다. 이 경우에도 용량 소자의 형성에 사용할 수 있는 부분은 통상의 DRAM의 경우보다 크다.
도 13a에는 이러한 프로그램 소자를 갖는 반도체 장치의 회로 구성의 블록도를 도시한다. 이 반도체 장치는 메모리 영역(401)을 갖는다. 메모리 영역(401)을 구성하는 메모리 셀의 종류는 제약되지 않지만, DRAM을 사용하면 상기의 프로그램 소자를 동시에 형성할 수 있고, 또한 SRAM보다도 소비 전력도 낮고, 소프트 에러도 일어나기 어려우므로 바람직하다.
메모리 영역(401)에는 동적 재구성에 사용하는 복수의 패턴의 컨피규레이션 데이터를 저장해 둔다. 예를 들어, 제1 내지 제8의 총 8패턴의 컨피규레이션 데이터를 저장하고, 필요 시에 그것들을 출력하여 필요로 하는 회로 구성을 실현시킨다.
예를 들어, 제1 패턴은 a-b-c-d라고 하는 회로 구성, 제2 패턴은 a-c-b-d라고 하는 회로 구성, 제3 패턴은 a-d-b-c라고 하는 회로 구성으로 한다. 각각의 회로 구성에 따라 각 프로그램 소자가 취해야 할 상태가 데이터로 되어 있다. 그리고, 최초의 동작 기간에서는 제1 패턴의 회로 구성을 실현하고, 컨피규레이션 데이터의 기입의 기간을 끼운 다음 동작 기간에서는 제2 패턴의 회로 구성을 실현한다.
메모리 영역(401)의 비트선(402)의 일단은 선택 회로(403)에 접속된다. 선택 회로(403)는 메모리 영역(401)으로부터 출력된 데이터에 따라 컨피규레이션 데이터에 따른 신호와 그 상보 신호를 출력한다. 또한, 상보 신호에는 컨피규레이션 데이터에 따른 신호를 얻을 때의 비트선의 참조 비트선의 신호를 사용하여도 된다.
도 13a에서는 8개의 비트선(402)에 대하여 1개의 선택 회로(403)가 대응한다. 즉, 물리적으로 8개의 패턴 중에서 1개를 선택하는 회로 구성으로 되어 있지만, 이것에 한정되지 않고, 1개의 비트선(402)에 대하여 1개의 선택 회로(403)가 대응하여도 된다. 그 경우에는 가상적으로 8개의 패턴 중에서 1개를 선택하게 된다.
컨피규레이션 데이터에 따른 신호를 전송하는 데이터 배선 D와 그 상보적 신호를 전송하는 데이터 배선 E는 모두 논리 회로 영역에 있는 스위칭 엘리먼트(404)에 있는 프로그램 소자에 접속되어 회로 구성을 실현시킨다. 여기서, 일반적으로 메모리 영역(401)과 논리 회로 영역은 이격되어 있기 때문에, 데이터의 전송에 시간을 필요로 한다. 시간은 배선의 용량과 배선의 저항의 곱에 의존하지만, 1cm 정도 이격되면 수백n초 정도가 된다.
만약에 프로그램 소자에 사용한 제2 스위칭 소자의 채널이 길고, 용량 소자의 용량이 큰 경우에는 데이터의 기입에 필요한 시간도 길어지는데, 그 시간이 상기의 데이터의 전송에 필요로 하는 시간과 동일 정도이거나 그것보다 작으면, 바람직하게는 10분의 1 이하이면 실용상의 문제는 거의 없다.
통상의 DRAM의 온 상태의 시정수는 1n초 정도이다. 프로그램 소자에 사용하는 제2 스위칭 소자의 채널이 길고, 용량 소자의 용량이 크기 때문에, 이 시정수가 통상의 것의 10배로 된 것으로 하면, 데이터의 기입에 필요한 시간은 100n초이면 된다.
따라서, 예를 들어 데이터의 전송에 필요로 하는 시간이 500n초이면, 프로그램 소자가 온이 된 후, 오프가 될 때까지 필요로 하는 시간은 데이터의 전송을 기다리는 시간(500n초)과 용량 소자에 전하가 끝까지 이동하는 데 필요로 하는 시간(100n초)의 합이다. 후자의 시간은 제2 스위칭 소자의 채널을 짧게, 용량 소자의 용량을 작게 하면 단축할 수 있다. 그러나, 이와 같이 전자가 대부분을 차지하므로, 후자를 더 단축하여도 효과는 미미하다.
한편으로, 이와 같이 온 상태의 시정수가 큰 경우에는, 오프 상태의 시정수도 마찬가지로, 혹은 단채널 효과가 억제되므로 그 이상으로 크다. 그로 인해, 프로그램 소자에 사용하는 제2 스위칭 소자의 채널이 길고, 용량 소자의 용량이 크기 때문에, 이 시정수가 통상의 것의 10배가 되었다고 하면, 통상의 DRAM에서는 1초간에 60회의 리프레시가 필요한 것이었던 것으로 하면, 1초간에 6회 혹은 그 이하의 리프레시로 된다.
또한, 리프레시의 빈도를 저감할 수 있는 효과에 착안하면, 데이터의 전송에 필요로 하는 시간이 충분히 짧아도 프로그램 소자에 사용하는 제2 스위칭 소자의 채널을 길게, 용량 소자의 용량을 크게 하여도 된다.
도 13b는 본 실시 형태의 스위칭 엘리먼트의 형상을 도시하는 것인데, 로직 엘리먼트 LC1, 로직 엘리먼트 LC2, 로직 엘리먼트 LC4, 로직 엘리먼트 LC5의 중앙부에 매우 컴팩트하게 형성할 수 있다. 또한, 도 13b에서는 점선 범위 내에 3개의 스위칭 엘리먼트가 형성되어 있다.
도 13c는 본 실시 형태의 FPGA의 동작의 모습을 도시하는 것이다. 도 13c에 도시된 바와 같이, 동작 기간(논리 연산하는 기간)의 틈틈이 컨피규레이션을 행하는 기간이 존재한다. 여기서, 1개의 동작 기간은 컨피규레이션을 행하는 기간과 다음에 컨피규레이션을 행하는 기간의 간격으로 결정되고, 이것은 프로그램 소자의 용량 소자가 전하를 유지할 수 있는 시간이다. 예를 들어, 상기의 예에서는 1초간에 6회 이하의 리프레시로 되므로 167m초 이상이다.
그러나, 경우에 따라서는, 이것보다 짧은 간격으로 컨피규레이션을 행하여도 된다. 이 간격은 항상 동일할 필요는 없고, 필요에 따라 변경하면 된다.
또한, 컨피규레이션을 행하는 기간은 FPGA의 로직 엘리먼트의 수에 의해 결정된다. 예를 들어, 로직 엘리먼트가 1000행×1000열의 합계 100만개의 매트릭스(프로그램 소자수는 2000만개 이상)이면, 각 로직 엘리먼트에 부속된 스위칭 엘리먼트 등에 있는 프로그램 소자는 1행에 대하여 동시에 기입을 행할 수 있으므로, 1개의 프로그램 소자의 기입에 필요로 하는 시간의 1000배의 시간이 있으면 된다.
예를 들어, 상기와 같이 1개의 프로그램 소자의 기입에 필요로 하는 시간이 600n초이면, 그 1000배의 600μ초이면 모든 로직 엘리먼트간의 회로 구성을 완료할 수 있다.
또한, 상술한 바와 같이 메모리 영역(401)에는 미리 8패턴의 회로 구성의 컨피규레이션 데이터가 저장되어 있으므로, 100만개의 로직 엘리먼트이면서 최대 800만개의 로직 엘리먼트와 동등한 퍼포먼스를 실행할 수 있다.
Tr1: 제1 트랜지스터
Tr2: 제2 트랜지스터
Tr3: 제3 트랜지스터
Tr4: 제4 트랜지스터
Tr5: 제5 트랜지스터
Tr6: 제6 트랜지스터
Tr7: 제7 트랜지스터
Tr8: 제8 트랜지스터
Tr9: 제9 트랜지스터
Cs: 용량 소자
Cs1: 제1 용량 소자
Cs2: 제2 용량 소자
N1: 제1 노드
N2: 제2 노드
N3: 제3 노드
N4: 제4 노드
N5: 제5 노드
LC1: 로직 엘리먼트
LC2: 로직 엘리먼트
LC3: 로직 엘리먼트
LC4: 로직 엘리먼트
LC5: 로직 엘리먼트
LC6: 로직 엘리먼트
LC7: 로직 엘리먼트
LC8: 로직 엘리먼트
LC9: 로직 엘리먼트
PD1: 프로그램 소자
PD2: 프로그램 소자
PD3: 프로그램 소자
PD4: 프로그램 소자
PD5: 프로그램 소자
PD6: 프로그램 소자
101: 기판
101a: 소자 형성 영역
101b: 소자 형성 영역
102: 소자 분리 절연물
103a: 제1층 배선
103b: 제1층 배선
103c: 제1층 배선
103d: 제1층 배선
103e: 제1층 배선
103f: 제1층 배선
103g: 제1층 배선
103h: 제1층 배선
103i: 제1층 배선
103j: 제1층 배선
103k: 제1층 배선
103l: 제1층 배선
104: 제1 층간 절연물
105: 제1 콘택트 플러그
106a: 반도체층
106b: 반도체층
106c: 반도체층
106d: 반도체층
106e: 반도체층
106f: 반도체층
107: 게이트 절연물
108a: 제2층 배선
108b: 제2층 배선
108c: 제2층 배선
108d: 제2층 배선
108e: 제2층 배선
108f: 제2층 배선
108g: 제2층 배선
109: 제2 층간 절연물
110: 제2 콘택트 플러그
111a: 제3층 배선
111b: 제3층 배선
112: 제3 층간 절연물
113: 제3 콘택트 플러그
114a: 제4층 배선
114b: 제4층 배선
115: 제4 층간 절연물
116: 제4 콘택트 플러그
201: 기판
202: 소자 분리 절연물
203a: 제1층 배선
203b: 제1층 배선
203c: 제1층 배선
203d: 제1층 배선
204: 제1 층간 절연물
206: 반도체층
207: 게이트 절연물
208a: 제2층 배선
208b: 제2층 배선
208c: 제2층 배선
208d: 제2층 배선
209: 제2 층간 절연물
211a: 제3층 배선
211b: 제3층 배선
211c: 제3층 배선
212: 제3 층간 절연물
214a: 제4층 배선
214b: 제4층 배선
215: 제4 층간 절연물
217a: 제5층 배선
217b: 제5층 배선
218: 제5 층간 절연물
301: 기판
302: 소자 분리 절연물
303a: 제1층 배선
303b: 제1층 배선
304: 제1 층간 절연물
305: 제1 콘택트 플러그
308a: 제2층 배선
308b: 제2층 배선
308c: 제2층 배선
309: 제2 층간 절연물
310: 제2 콘택트 플러그
311a: 제3층 배선
311b: 제3층 배선
312: 제3 층간 절연물
313: 제3 콘택트 플러그
314: 제4층 배선
315: 제4 층간 절연물
316: 제4 콘택트 플러그
317: 용량 소자
318: 제5층 배선
401: 메모리 영역
402: 비트선
403: 선택 회로
404: 스위칭 엘리먼트

Claims (1)

  1. 반도체 장치로서,
    제1 배선;
    제2 배선;
    회로;
    제1 전극 및 제2 전극을 포함하는 제1 소자;
    제3 전극 및 제4 전극을 포함하는 제2 소자;
    제1 트랜지스터;
    제2 트랜지스터;
    제3 트랜지스터; 및
    제4 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 상기 제1 트랜지스터의 게이트와 상기 제1 배선 사이, 및 상기 제1 전극과 상기 제1 배선 사이의 접속을 제어하고,
    상기 제4 트랜지스터는 상기 제3 트랜지스터의 게이트와 상기 제1 배선 사이, 및 상기 제3 전극과 상기 제1 배선 사이의 접속을 제어하고,
    상기 회로는 상기 제1 배선 및 상기 제2 배선에 전위를 공급하고,
    상기 제2 트랜지스터가 온 되면, 상기 제1 배선을 통해 상기 제1 전극에 제1 전위가 공급되고 상기 제2 배선을 통해 상기 제2 전극에 제2 전위가 공급되고,
    상기 제4 트랜지스터가 온 되면, 상기 제1 배선을 통해 상기 제3 전극에 제3 전위가 공급되고 상기 제2 배선을 통해 상기 제4 전극에 제4 전위가 공급되고,
    상기 제2 전위는 상기 제1 전위에 따라 결정되고,
    상기 제4 전위는 상기 제3 전위에 따라 결정되는, 반도체 장치.
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