JP6170584B2 - 半導体装置 - Google Patents

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Description

プログラム可能な半導体装置に関する。
通常の中央演算処理装置(CPU:Central Processing Unit)
等の半導体集積回路は、あらかじめ回路設計された構成を製造後に変更することができな
い。これに対し、プログラマブル論理回路(PLD:Programmable Log
ic Device)と呼ばれる半導体集積回路は、適当な規模のロジックセル単位で論
理回路が構成されており、各ロジックセル間は電気的なスイッチ(プログラムユニットあ
るいはスイッチ)により接続が可能であり、必要とする接続構造を製造後において変更で
きることを特徴とする(特許文献1および特許文献2参照)。
よって、PLDは、ユーザーの手による回路構成の変更が可能であるため汎用性が高く、
また、回路の設計、開発に費やされる期間やコストを大幅に低減させることができる。
なお、PLDと競合する技術としてゲートアレーが挙げられる。これは、ウェハー上に標
準のNANDゲートやNORゲート等の論理回路、トランジスタ、抵抗器などの受動素子
といった部品を決まった形で配置し、その上に金属配線層を形成することで各部品を接続
し半導体回路を完成させる方式であり、部品間の接続を金属配線でおこなう点でPLDと
異なる。
したがって、ゲートアレーを用いて半導体装置を完成させるには、金属配線用のマスクの
みを発注し、これを用いて、金属配線層を形成すればよい。半導体装置完成後は回路構成
を変更することはできないが、少量生産等では投資額も比較的少なくて済むため、従来は
PLDよりもゲートアレーの方が広く用いられてきた。
しかしながら、近年、回路線幅が小さくなると、金属配線用のマスクが非常に高額なもの
となるため、ゲートアレーでは相当量の生産が見込めないと採算が取れなくなるという事
態となった。そのため、ここ数年来、ゲートアレーの回路線幅は130nmより小さくな
っていない。
一方、電気的なプログラムユニットで回路を構成するPLDでは、マスクは不要であるた
め、回路線幅は40nm以下となっている。また、ゲートアレーよりも投資額が少ないた
め、従来であればゲートアレーで生産されていたような半導体装置もPLDで生産される
ようになった。
米国特許出願公開第2011/0175646号明細書 米国特許第6172521号明細書 米国特許第7772053号明細書 米国特許第7674650号明細書 米国特許出願公開第2011/0058116号明細書 米国特許出願公開第2011/0101351号明細書
PLDには、CPLD(Complex PLD)、FPGA(Field Progr
ammable Gate Array)などが含まれるが、いずれも、EEPROMや
SRAM等の半導体メモリに記憶されているロジックセルの接続構造に従って、その回路
構成が定まる。
そして、プログラムされた回路構成によっては、その回路を構成するのに寄与しないロジ
ックセルが存在する場合もあり得る。特に、規模が大きく汎用性の高いPLDほど、ロジ
ックセル数が増加するため、特殊な用途向けに回路構成を設定(コンフィギュレーション
)することで、回路構成に寄与しないロジックセルの数が増加する。
また、EEPROM(あるいはNOR型フラッシュメモリ)やSRAM等の半導体メモリ
は面積が大きいため、ロジックセルの規模に比べるとチップ面積が大きくなる。例えば、
同じロジックセル数を有する40nm世代のSRAMを用いたFPGAは130nm世代
のゲートアレーと同じ程度のチップ面積である。
また、PLDでは、回路構成に寄与しないロジックセルにも電源の供給がおこなわれてい
る。そのため、リーク電流やオフ電流により、当該ロジックセルにおいて不要な消費電力
が生じる。例えば、CMOSで構成されているインバータの場合、定常状態において理想
的には電力を消費しないが、実際には、ゲート絶縁膜に流れるリーク電流や、ソースとド
レイン間に流れるオフ電流により、電力を消費する。
バルクのシリコンを用いて作製されたCMOSのインバータの場合、室温下、電源電圧が
約2Vの状態にて、1pA程度のオフ電流が生じる。PLDの高集積化がさらに進むと、
半導体素子の微細化や、素子数の増加などにより、上記消費電力はさらに大きくなる。
また、書き換え可能なPLDの場合、接続構造を記憶するためのプログラムユニットとし
て、EEPROMやSRAMが一般的に用いられている。しかし、EEPROMは、原理
上、トンネル電流を利用してデータの書き込みと消去をおこなっているため、絶縁膜の劣
化が生じやすい。
よって、実際には、データの書き換え回数は無限ではなく、数万から数十万回程度が限度
である。また、データの書き込み時と消去時にEEPROMに印加される電圧の絶対値が
、20V前後と高い。よって、データの書き込み時と消去時に消費電力が嵩みやすい。ま
た、上記動作電圧の高さをカバーするための冗長な回路設計が必要となる。書き込みや消
去に要する時間も非常に長いため、頻繁にコンフィギュレーションする用途には適さない
一方、SRAMは、データを保持するために、常時電源の供給を必要とする。従来、SR
AMはDRAMよりも消費電力が少ないことが特徴であったが、近年では、DRAMより
も消費電力が多くなっている。これは、短チャネル効果や、電源電圧が低化することに対
応して、しきい値を下げたことのためである。
よって、電源が供給されている間は、上述したように、定常状態においても電力を消費す
るため、高集積化に伴いSRAMを用いたプログラムユニットの数が増加すると、半導体
装置の消費電力が嵩んでしまう。
上述の課題に鑑み、本発明は、消費電力を抑えることができる半導体装置の提供を、目的
の一とする。また、本発明は、信頼性の高いプログラムユニットを用いた半導体装置の提
供を、目的の一とする。また、本発明は集積度の高い半導体装置の提供を目的の一とする
。さらに、本発明は新規な構造の半導体装置の提供を目的の一とする。さらに、本発明は
新規な半導体装置の駆動方法の提供を目的の一とする。本発明の一態様は、これらのいず
れか1つ以上を解決する。
本発明の一態様に係る半導体装置では、ロジックセル間の接続構造を変更する(コンフィ
ギュレーションする)のに合わせて、ロジックセルへの電源の供給の有無も変更する。す
なわち、ロジックセル間の接続構造を変更することで回路構成に寄与しないロジックセル
が生じた場合に、当該ロジックセルへの電源の供給を停止することを特徴とする。
また、本発明の一態様では、ロジックセルへの電源の供給およびロジックセル間の接続を
、オフ電流またはリーク電流が極めて低い絶縁ゲート電界効果型トランジスタ(以下、単
にトランジスタとする)を用いたプログラムユニットによって、制御することを特徴とす
る。
ここで、プログラムユニットは第1のスイッチング素子と第2のスイッチング素子と容量
素子を有し、第1のスイッチング素子はロジックセル間やロジックセルと電源との接続点
をもち、第1のスイッチング素子は容量素子の電荷によって制御され、第2のスイッチン
グ素子はコンフィギュレーションデータを容量素子に蓄積し、保持する機能を有する。
また、本発明の一態様では、容量素子とトランジスタを有し、容量素子に電荷を蓄積する
ことによってデータを記憶する、DRAMのようなメモリ素子を有するメモリ領域と、ロ
ジックセルがマトリクス状に配置した論理回路領域とを有し、回路の接続に関するデータ
(コンフィギュレーションデータ)を周期的にメモリ領域から論理回路領域にあるプログ
ラムユニットに送出し、プログラムユニットがコンフィギュレーションデータに応じてロ
ジックセル間の接続やロジックセルへの電源の供給を制御する構成を有する半導体装置で
あって、プログラムユニットは、第1のスイッチング素子、第2のスイッチング素子と容
量素子とよりなり、第1のスイッチング素子はロジックセル間やロジックセルと電源との
接続点をもち、第1のスイッチング素子は容量素子の電荷によって制御され、第2のスイ
ッチング素子はコンフィギュレーションデータを容量素子に蓄積し、保持する機能を有す
る。
なお、第1のスイッチング素子に用いる半導体としては、シリコン、ゲルマニウム、ガリ
ウム砒素、ガリウム燐、インジウム燐等を用いることができ、それらは単結晶でも多結晶
でもよい。
また、第2のスイッチング素子に用いるトランジスタは、チャネルが通常のトランジスタ
よりも長いもの、あるいは狭いもの、を用いてもよい。例えば、チャネル長を通常のトラ
ンジスタの10倍の長さとすれば、オフ電流は10分の1となる。短チャネル効果も防止
できれば、オフ電流は100分の1以下となる。チャネル幅を10分の1としても同様で
ある。また、半導体層を極めて薄くすることによってもオフ電流の低いトランジスタとで
きる(特許文献3参照)。
また、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも
低い半導体材料を、トランジスタのチャネル形成領域に含ませてもよい。上述したような
特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトラン
ジスタを実現することができる。
このような半導体材料としては、例えば、シリコンの約3倍程度の大きなバンドギャップ
を有する、酸化物半導体が挙げられる。(特許文献1及び特許文献4乃至特許文献6参照
)。
また、本発明の一態様では、ロジックセル間の接続を制御するためのプログラムユニット
に、上述したオフ電流またはリーク電流が極めて低いトランジスタを用いるとよい。なお
、プログラムユニットに周期的にデータを書き込む方式の駆動(動的コンフィギュレーシ
ョン)を実行する場合においては、通常のトランジスタを用いてもよい。
なお、特に断りがない限り、本明細書では、オフ電流とは、nチャネル型(pチャネル型
)トランジスタにおいては、ドレインをソースとゲートよりも高い(低い)電位とした状
態において、ソースの電位を基準としたときのゲートの電位が0V以下であるときに、ソ
ースとドレインの間に流れる電流のことを意味する。
具体的に、上記プログラムユニットは、2つのノード間の接続を制御するための第1のス
イッチング素子と、上記第1のスイッチング素子を制御するための第2のスイッチング素
子とを、少なくとも有する。第1のスイッチング素子は、少なくとも一以上のトランジス
タを有している。
また、好ましくは、第2のスイッチング素子は、上述のようなチャネル長が通常のトラン
ジスタよりも長いトランジスタ、あるは半導体層が極めて薄い(厚さが2nm以下)トラ
ンジスタ、あるいは、シリコンの約2倍以上のバンドギャップを有する酸化物半導体など
の半導体材料をチャネル形成領域に有するトランジスタを一以上有しており、トランジス
タのオフ電流またはリーク電流が極めて低いことを特徴とする。
そして、第2のスイッチング素子を構成するトランジスタの少なくとも一は、そのソース
もしくはドレインの一方が、第1のスイッチング素子を構成するトランジスタの少なくと
も一のゲートに接続される。よって、第2のスイッチング素子としてオフ電流またはリー
ク電流が極めて低いトランジスタを用いた場合には、第1のスイッチング素子を構成する
トランジスタのゲートの電位は、長期間にわたり保持される。
なお、第1のスイッチング素子を構成するトランジスタのゲートの電位を保持する期間は
半導体装置に応じて決定され、場合によっては100m秒以下のこともあるし、1日以上
、あるいは10年以上のこともある。よって、第2のスイッチング素子に用いるトランジ
スタのオフ電流は、必要とする期間に応じて決定すればよい。
なお、酸化物半導体は、半導体特性を示す金属酸化物である。そして、電子供与体(ドナ
ー)となる水分または水素などの不純物が低減されて高純度化された酸化物半導体(pu
rified OS)は、真性半導体又は真性半導体に限りなく近い。そのため、上記酸
化物半導体を用いたトランジスタは、オフ電流またはリーク電流が著しく低いという特性
を有する。
具体的に、高純度化された酸化物半導体は、二次イオン質量分析法(SIMS:Seco
ndary Ion Mass Spectrometry)による水素濃度の測定値が
、5×1019/cm以下、好ましくは5×1018/cm以下、より好ましくは5
×1017/cm以下、さらに好ましくは1×1016/cm以下とする。
また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014
/cm未満、好ましくは1×1012/cm未満、さらに好ましくは1×1011
cm未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2
.5eV以上、より好ましくは3eV以上である。水分または水素などの不純物濃度が十
分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ
電流、リーク電流を低くすることができる。
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。SIMSは、その原
理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困
難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をSIM
Sで分析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ
一定の値が得られる領域における平均値を、水素濃度として採用する。
また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて
、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する
領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。
さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する
谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×10μm
でチャネル長が10μmの素子において、ソースとドレイン間の電位差が1Vから10V
の範囲において、オフ電流(ゲートとソース間の電位差を0V以下としたときのドレイン
電流)が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下
という特性を得ることができる。
この場合、オフ電流をトランジスタのチャネル幅で除したオフ電流は、100zA/μm
以下であることが分かる。また、容量素子とトランジスタ(ゲート絶縁膜の厚さは100
nm)とを接続して、容量素子に流入または流出する電荷を当該トランジスタで制御する
回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチ
ャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トラン
ジスタのオフ電流を測定したところ、トランジスタのソースとドレイン間の電位差が3V
の場合に、10zA/μm乃至100zA/μmという、さらに低いオフ電流が得られる
ことが分かった。
したがって、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活
性層として用いたトランジスタのオフ電流密度を、ソースとドレイン間の電位差によって
は、100zA/μm以下、好ましくは10zA/μm以下、更に好ましくは1zA/μ
m以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用い
たトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて
著しく低い。このようにオフ電流が低いトランジスタを第2のスイッチング素子に用いた
場合には1日以上にわたって、電荷を保持できる。
また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほ
とんど現れない。これは、酸化物半導体中で電子供与体(ドナー)となる不純物を除去し
て、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェ
ルミ準位が禁制帯の中央に位置するためと言える。
また、これは、酸化物半導体のエネルギーギャップが3eV以上であり、熱励起キャリア
が極めて少ないことにも起因する。また、ソース及びドレインが縮退した状態にあること
も、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソースか
ら酸化物半導体に注入されたキャリアによるものがほとんどである。
なお、酸化物半導体は、四元系金属酸化物であるIn−Sn−Ga−Zn系酸化物半導体
や、三元系金属酸化物であるIn−Ga−Zn系酸化物半導体、In−Sn−Zn系酸化
物半導体、In−Al−Zn系酸化物半導体、Sn−Ga−Zn系酸化物半導体、Al−
Ga−Zn系酸化物半導体、Sn−Al−Zn系酸化物半導体や、二元系金属酸化物であ
るIn−Zn系酸化物半導体、Sn−Zn系酸化物半導体、Al−Zn系酸化物半導体、
Zn−Mg系酸化物半導体、Sn−Mg系酸化物半導体、In−Mg系酸化物半導体、I
n−Ga系酸化物半導体や、In系酸化物半導体、Sn系酸化物半導体、Zn系酸化物半
導体などを用いることができる。
なお、本明細書においては、例えば、In−Sn−Ga−Zn系酸化物半導体とは、イン
ジウム(In)、錫(Sn)、ガリウム(Ga)、亜鉛(Zn)を有する金属酸化物、と
いう意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪
素を含んでいてもよい。
或いは、酸化物半導体は、化学式InMO(ZnO)(m>0)で表記することがで
きるものを用いてもよい。ここで、Mは、Ga、Al、MnおよびCoから選ばれた一ま
たは複数の金属元素を示す。
上記は本発明を適用するのに適した酸化物半導体の一側面であり、酸化物半導体およびそ
の作製方法等の詳細については特許文献1、特許文献4乃至6を参照すればよい。
また、本発明の一態様に適用できるプログラムユニットは、第1のトランジスタのゲート
に一の電極が接続する容量素子を有し、容量素子の他の電極の電位がプログラム(コンフ
ィギュレーション)中と、回路動作時とで異なることを特徴とする。
また、本発明の一態様に適用できるプログラムユニットは、第1のスイッチング素子とし
て、1つのnチャネル型トランジスタあるいは1つのpチャネル型トランジスタあるいは
1つのトランスファーゲート回路(アナログスイッチ)からなることを特徴とする。
また、本発明の一態様に適用できるプログラムユニットは、第2のスイッチング素子とし
て、しきい値が0V以下であるnチャネル型トランジスタあるいはしきい値が0V以上で
あるpチャネル型トランジスタを有することを特徴とする。
本発明の一態様では、回路構成に寄与しないロジックセルへの電源の供給を、プログラム
ユニットにより停止することで、半導体集積回路の消費電力を低く抑えることができる。
また、上記構成を有するプログラムユニットは、トンネル電流によるゲート絶縁膜の劣化
を、従来のEEPROMを用いたプログラムユニットに比べて抑えることができるので、
データの書き換え回数を増やすことができる半導体装置を提供することができる。
さらに、上記構成のプログラムユニットを形成するのに必要な面積は従来のSRAMやE
EPROMを用いたプログラム素子に比較すると十分に小さいため、回路を集積化するこ
とができる。加えて、特に第2のスイッチング素子を薄膜トランジスタを用いて構成した
場合、ロジックセルの上方に第2のスイッチング素子を形成できるので、さらに面積を削
減できる。
なお、本発明の一態様では、動的再構成をおこなうことができるので、限られた数のロジ
ックセルで、その数倍あるいはそれ以上のロジックセルを有する回路と同程度の機能を実
現できる。
また、上記構成を有するプログラムユニットは、接続状態のデータの書き込みに必要な動
作電圧が、第2のトランジスタの動作電圧によりほぼ決まる。よって、従来のEEPRO
Mを用いたプログラムユニットに比べて、上記動作電圧を格段に低くすることができ、消
費電力を抑えられる半導体装置を提供することができる。
また、上記構成を有するプログラムユニットは、SRAMを用いたプログラムユニットと
異なり、オフ電流の著しく低いトランジスタを用いてデータの保持をおこなっているため
、プログラムユニットへの電源の供給を常時おこなわなくとも、接続状態をある程度維持
することが可能である。そのため、消費電力を抑えられる半導体装置を提供することがで
きる。
半導体装置の構成を示す図。 プログラムユニットの回路図。 プログラムユニットの回路図。 トランジスタの特性を示す図。 プログラムユニットの回路図。 半導体装置の構成を示す図。 プログラムユニットのレイアウトを示す図。 プログラムユニットのレイアウトを示す図。 プログラムユニットの作製工程断面を示す図。 プログラムユニットの作製工程断面を示す図。 プログラムユニットの作製工程断面を示す図。 プログラムユニットの作製工程断面を示す図。 プログラムユニットを用いた半導体装置およびその動作例を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用の
コントローラ、DSP(Digital Signal Processor)、マイク
ロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また
、本発明の半導体装置は、上記半導体集積回路を用いたRFタグ、半導体表示装置などの
各種装置も、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子(OL
ED)に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Dig
ital Micromirror Device)、PDP(Plasma Disp
lay Panel)、FED(Field Emission Display)等や
、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
(実施の形態1)
本実施の形態では、本発明の一態様に係る半導体装置の構成と、その動作について説明す
る。
図1に、本発明の一態様に係る半導体装置の構成を、一例として示す。図1に示す半導体
装置は、9つのロジックセルA乃至ロジックセルIと、それらロジックセルA乃至ロジッ
クセルI間の接続を制御するプログラムユニットPD_AB乃至プログラムユニットPD
_IHと、各ロジックセルA乃至ロジックセルIへの、高電源電位VDDの供給を制御す
るプログラムユニットPD_VA乃至プログラムユニットPD_VIとが設けられている
なお、図1では、例えばロジックセルAの出力端子とロジックセルBの入力端子の接続を
制御するプログラムユニットを、PD_ABと表記する。逆に、ロジックセルBの出力端
子とロジックセルAの入力端子の接続を制御するプログラムユニットを、PD_BAと表
記する。
また、図1では、説明の煩雑さを避けるために、9つの各ロジックセルが左右上下のいず
れかのロジックセルと、プログラムユニットを介して接続される場合を例示している。し
かし、本発明はこの構成に限定されず、ロジックセルの数とその接続構造は、設計者が適
宜定めることができる。
また、図1では、各ロジックセルが、プログラムユニットを介して、高電源電位VDDの
与えられているノードと接続されている構成を示しているが、実際には、各ロジックセル
は、高電源電位VDDの他に、高電源電位VDDと電位差を有する低電源電位VSSなど
の固定電位が与えられている。すなわち、ロジックセルに高電源電位VDDが与えられる
ことで、高電源電位VDDと低電源電位VSSの電位差が、電源電圧として当該ロジック
セルに供給されることとなる。
また、図1では、任意のロジックセルが有する一の出力端子が、他のロジックセルが有す
る一の入力端子に、それぞれプログラムユニットを介して接続されている場合を例示して
いる。しかし、本発明はこの構成に限定されず、任意のロジックセルが有する一の出力端
子が、他のロジックセルが有する複数の入力端子に、それぞれプログラムユニットを介し
て接続されていてもよい。
なお、ロジックセルとして用いる論理回路の構成は、特に限定されない。インバータ、A
ND、NAND、NORのような、単純な論理演算をおこなう論理回路から、加算器、乗
算器、メモリ(例えば、DRAMやSRAM等)、さらには各種演算装置を、ロジックセ
ルとして用いることができる。
また、各プログラムユニットは、2つのノード間の接続を制御する第1のトランジスタ(
Tr1)と、当該第1のトランジスタが有するゲートへの、電位の供給を制御する第2の
トランジスタ(Tr2)とを、少なくとも有している。図2に、プログラムユニットの構
成例を具体的に示す。
図2(A)は、最も単純な構造を有するプログラムユニットの一例であり、2つのノード
(第1のノードN1と第2のノードN2)間の接続を制御する第1のトランジスタTr1
と、当該第1のトランジスタTr1が有するゲート(第3のノードN3)への、電位の供
給を制御する第2のトランジスタTr2とを有する。具体的に、第1のトランジスタTr
1が有するソースは第1のノードN1に、ドレインは第2のノードN2に接続されている
そして、第2のトランジスタTr2のソースとドレインは、いずれか一方が第1のトラン
ジスタTr1のゲート(第3のノードN3)に接続されており、他方(端子D)には第1
のトランジスタTr1のスイッチングを制御するための電位が与えられる。
なお、図2(B)に示すように、第2のトランジスタTr2はpチャネル型トランジスタ
でもよい。また、図2(C)に示すように、第1のトランジスタTr1が有するゲートの
電位を保持するための容量素子Csを設けるようにしてもよい。さらに、図2(D)に示
すように、容量素子の対向電極側に第3のトランジスタTr3を設け、コンフィギュレー
ション中の第3のノードN3の電位が、端子Eの電位の影響を受けないようにしてもよい
第2のトランジスタTr2が、そのゲート(すなわち端子G)に入力される電位に従って
オンになると、第1のトランジスタTr1のスイッチングを制御するための電位が、第3
のノードN3に与えられる。第1のトランジスタTr1は、第3のノードN3に与えられ
た電位に従ってスイッチングをおこなう。第1のトランジスタTr1がオンだと、第1の
ノードN1と第2のノードN2が接続される。逆に、第1のトランジスタTr1がオフだ
と、第1のノードN1と第2のノードN2は接続されない。
次いで、第2のトランジスタTr2が、そのゲート(すなわち端子G)に入力される電位
に従ってオフになると、第3のノードN3はフローティングの状態となり、その電位が保
持される。よって、第1のノードN1と第2のノードN2の間の接続状態あるいは切断状
態は保持される。このように、第3のノードN3の電位によって、第1のノードN1と第
2のノードN2の接続および切断ができる。
なお、ロジックセル間の接続を制御するプログラムユニットの場合、第1のノードN1と
第2のノードN2は、それぞれ互いに異なるロジックセルの入力端子または出力端子に接
続されている。また、ロジックセルへの電源の供給を制御するプログラムユニットの場合
、第1のノードN1と第2のノードN2は、一方がロジックセルに接続されており、他方
には高電源電位VDDが与えられている。
本発明の一態様では、図2(A)乃至図2(D)に例示したプログラムユニットにおいて
、第2のトランジスタTr2のオフ電流またはリーク電流が必要とする程度に低いことを
特徴とする。ここで、必要とされるオフ電流またはリーク電流は、データを保持する期間
と、容量素子(あるいはそれに相当するもの)の有する容量によって決定される。
例えば、容量が0.01fFでデータを10日以上保持するには、オフ電流とリーク電流
の和は0.01zA以下であることが必要であり、容量が100fFでデータを保持する
期間が1秒以内ならば、10fAでも十分である。
例えば、第2のトランジスタTr2は、シリコン半導体よりもバンドギャップが広く、真
性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含んでもよい。
上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極
めて低いトランジスタを実現することができる。また、通常のトランジスタよりもチャネ
ルを長くしてもよい。あるいは極めて薄い半導体層を用いてもよい。
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半
導体材料の一例として、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導
体、酸化亜鉛(ZnO)などの金属酸化物でなる酸化物半導体などを適用することができ
る。
特に、酸化物半導体の成膜温度は、通常は、300〜500℃(最大でも800℃程度)
と低く、単結晶シリコン等の半導体材料を用いた集積回路上に、酸化物半導体による半導
体素子を積層させることも可能である。
また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中
でも、特に酸化物半導体は量産性が高いというメリットを有する。また、より優れた性能
(例えばより高い電界効果移動度)を有する結晶性の酸化物半導体も、450℃から80
0℃の熱処理によって容易に得ることができる。
酸化物半導体を第2のトランジスタTr2に用いる場合、上記酸化物半導体は、バンドギ
ャップが3eV以上でかつ、キャリア密度が1012/cm未満、好ましくは1011
/cm未満の特性を有することが望ましい。また、上記酸化物半導体は、SIMSによ
る水素濃度の測定値が、5×1019/cm以下、好ましくは5×1018/cm
下、より好ましくは5×1017/cm以下、さらに好ましくは1×1016/cm
以下であることが望ましい。上記特性を有する酸化物半導体を用いることで、第2のトラ
ンジスタTr2のオフ電流、リーク電流を低くすることができる。
また、第2のトランジスタTr2は、ゲート絶縁膜の厚さを、1nm以上、好ましくは、
10nm以上とするのが望ましく、また、チャネル長を30nm以上、好ましくは300
nm以上とするのが望ましい。上記構造を採用することで、第2のトランジスタTr2の
オフ電流、リーク電流を低くすることができる。
このように、オフ電流、リーク電流の著しく低い第2のトランジスタTr2を用いて、第
3のノードN3への電位の供給を制御することで、第3のノードN3の電位は、長期間に
わたって一定に保持される。従って、第1のノードN1と第2のノードN2の間の接続状
態も、長期間にわたり保持することができる。
なお、接続状態を保持する際において、第2のトランジスタTr2のオフ電流、リーク電
流をさらに低減させるには、第3のノードN3の電位を適切に設定するのが望ましい。
また、第1のトランジスタTr1は、シリコン半導体よりもバンドギャップが広く、真性
キャリア密度がシリコンよりも低い半導体材料をチャネル形成領域に有していてもよいし
、移動度のより高い半導体材料をチャネル形成領域に有していてもよい。移動度の高い半
導体材料として、例えば、多結晶や単結晶などの結晶性を有するゲルマニウム、シリコン
、シリコンゲルマニウムや、単結晶炭化珪素などが適している。
前者の場合、第1のトランジスタTr1も第2のトランジスタTr2と同様に、オフ電流
、リーク電流が低いという特性を有することになるので、半導体装置の消費電力をさらに
削減することができる。
また、後者の場合、第1のトランジスタTr1の移動度が高くなるので、第1のトランジ
スタTr1によって接続されるノード間の抵抗を低くすることができる。特に、ロジック
セル間の接続を制御するためのプログラムユニットの場合、ロジックセルどうしの接続抵
抗が高いことは、半導体装置の動作速度の低減につながる。そのため、ロジックセル間の
接続を制御するためのプログラムユニットの場合は、後者の構成を採用することが望まし
い。
なお、第1のトランジスタTr1が移動度のより高い半導体材料をチャネル形成領域に有
している場合において、オフ電流、リーク電流を低減させるには、そのゲート絶縁膜の物
理的な厚さを2nm以上とすることが好ましい。
さらに、データを保持する期間が1日以上であれば、ゲート絶縁膜の物理的な厚さを4n
m以上とすることが好ましく、データを保持する期間が10年以上であれば、ゲート絶縁
膜の物理的な厚さを7nm以上とすることが好ましい。
なお、いずれにおいても、第1のトランジスタTr1は、薄膜の半導体(半導体膜)を用
いて形成してもよいし、バルクの半導体(半導体ウェハ等)を用いて形成してもよい。
なお、第2のトランジスタTr2と、第1のトランジスタTr1とが、同じ半導体材料を
チャネル形成領域に有している場合、第1のトランジスタTr1を第2のトランジスタT
r2と同じ層内に形成してもよい。
この場合、第1のトランジスタTr1と、第2のトランジスタTr2とは、ゲート絶縁膜
の膜厚が設計上同じとなるが、チャネル長、またはチャネル幅は、異なってもよい。例え
ば、第1のトランジスタTr1のオン抵抗をより低くしたい場合、そのチャネル幅を、第
2のトランジスタTr2の2倍以上、好ましくは5倍以上とすると良い。
さらに、第1のトランジスタTr1は、ノンセルフアライン方式で作製してもよい。ノン
セルフアライン方式では、ゲートと、ソースまたはドレインとのオーバーラップによる寄
生容量が生じるが、第1のトランジスタTr1は高速なスイッチングを要求されないので
、上記寄生容量は問題とならない。むしろ、上記寄生容量は、第1のトランジスタTr1
のゲートの電位を保持する容量(Cs)として機能する。他方、第2のトランジスタTr
2は、スイッチングの際に第3のノードN3に電位の変化が発生するのを防ぐために、そ
の寄生容量は小さいことが好ましい。
また、第1のトランジスタTr1に、ロジックセルを構成するトランジスタと同じ半導体
材料を用いる場合であっても、第1のトランジスタTr1のリーク電流を低減するために
、そのゲート絶縁膜の膜厚は、ロジックセルを構成するトランジスタよりも大きいことが
望ましい。この場合、第1のトランジスタTr1は、上述したノンセルフアライン方式で
作製し、ロジックセルに用いられるトランジスタとは異なる層に形成された導電膜を、そ
のゲートとして用いてもよい。
なお、第1のトランジスタTr1、第2のトランジスタTr2の少なくとも1つが半導体
膜を用いて形成される場合、ゲートを半導体膜の片側にのみ有していても、半導体膜を間
に挟んでゲートの反対側に存在するバックゲートを有していてもよい。この場合、バック
ゲートは、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から
与えられている状態であってもよい。後者の場合、ゲートとバックゲートが電気的に接続
されていてもよいし、バックゲートにのみ、常に適切な固定電位が与えられていてもよい
。バックゲートに与える電位の高さを制御することで、トランジスタのしきい値を制御す
ることができる。
また、半導体装置に用いることができるプログラムユニットは、図2に示した回路に限定
されず、少なくとも、2つのノード間の接続を制御するための1つ以上の第1のトランジ
スタと、上記第1のトランジスタが有するゲートへの、電位の供給を制御するための1つ
以上の第2のトランジスタとを有していればよい。
図1に示す半導体装置では、全てのロジックセル間の接続が切断され、また、全てのロジ
ックセルへの電源の供給が停止している状態である。この図1に示す状態から、プログラ
ムユニットの幾つかをオンとして、ロジックセル間を接続し、必要とする回路を形成する
ことができる。
なお、コンフィギュレーション処理をおこなう(プログラムユニットのスイッチングを制
御することで回路を構築する)のに要する時間は、ロジックセルとプログラムユニットで
構成されるマトリクスの規模やプログラムユニットに用いるトランジスタの移動度等にも
よるが、図1に示すような回路構成を用いる限りは無視できる程度の短い時間である。例
えば、ロジックセル1行(例えば、ロジックセルA乃至ロジックセルCで構成される行)
あたりに要する上記時間は100n秒以下である。
本実施の形態では、回路構成に寄与しないロジックセルへの電源の供給を停止することに
より、半導体装置の消費電力を低く抑えることができる。特に、チャネル長50nm以下
の半導体装置においては、ゲート絶縁膜の厚さが数nm以下となり、消費電力の相当部分
をソースドレイン間のオフ電流とゲート絶縁膜におけるリーク電流が占めるため、上記構
成は消費電力低減のために有効である。
また、本実施の形態では、ロジックセルどうしの接続を、オフ電流又はリーク電流の極め
て低いトランジスタにより制御することで、電源が供給されているロジックセルと、電源
が供給されていないロジックセルの間に流れるリーク電流またはオフ電流を低減し、半導
体装置の消費電力を低く抑えることができる。
また、上記構成を有するプログラムユニットは、従来のEEPROMを用いたプログラム
ユニットに比べて、トンネル電流によるゲート絶縁膜の劣化を抑えることができるので、
データの書き換え回数を無制限にできる半導体装置を提供することができる。
また、上記構成を有するプログラムユニットは、データの書き込みに必要な動作が、第2
のトランジスタTr2の動作電圧によりほぼ決まる。よって、従来のEEPROMを用い
たプログラムユニットに比べて、上記動作電圧を格段に低くすることができ、消費電力を
抑えられる半導体装置を提供することができる。
また、上記構成を有するプログラムユニットは、SRAMを用いたプログラムユニットと
異なり、プログラムユニットへの電源の供給を常時おこなわなくとも、接続状態をある程
度維持することが可能である。また、オフ電流の著しく低いトランジスタを用いてデータ
の保持をおこなっている。そのため、消費電力を抑えられる半導体装置を提供することが
できる。
(実施の形態2)
本実施の形態では、プログラムユニットとして図2(A)の回路を用いた場合の動作の例
について説明する。なお、本実施の形態を含めて以下の実施の形態の説明では理解を容易
にするため、具体的な数値を例示するが、その他の数値の場合であっても同様に実施でき
る。また、電位とは相対的なものであるので、電位の絶対値には特に意味がないことに注
意すべきである。
ここでは、図1に示す回路の高電源電位VDDを+2V、低電源電位VSSを0Vとする
。すなわち、図1に示す各ロジックセルの出力電位は0Vから+2Vの間で変動する。
その場合、図2(A)に示されるプログラムユニットの第1のノードN1と第2のノード
N2が常に接続状態であるためには(第1のノードN1や第2のノードN2の電位によっ
て接続状態が制限されたりすることがないためには)、第3のノードN3の電位は第1の
トランジスタTr1のしきい値にVDDを加えたもの以上であることが必要となる。
第1のトランジスタTr1のしきい値を+0.5Vとすると、第3のノードN3の電位は
+2.5V以上であることが求められる。実際にはオン抵抗を十分に低くするために、第
3のノードN3の電位は+3V以上とするとよい。
同様に、プログラムユニットの第1のノードN1と第2のノードN2が常に切断状態であ
るためには第3のノードN3の電位は第1のトランジスタTr1のしきい値にVSSを加
えたもの以下であることが必要となる。したがって、第3のノードN3の電位は+0.5
V以下であることが求められる。実際にはオフ抵抗を十分に高くするために、第3のノー
ドN3の電位は0V以下とするとよい。
したがって、端子Dの電位は、0V以下か+3V以上とする。ここでは、端子Dの電位を
0Vあるいは+3Vとする。すなわち、端子Dが0Vであれば、プログラムユニットの第
1のノードN1と第2のノードN2は切断され、端子Dが+3Vであれば、第1のノード
N1と第2のノードN2は接続される。
端子Dが上記の条件のときの第2のトランジスタTr2の動作について考察する。端子D
の電位が+3Vの場合には、その電位を第3のノードN3に書き込むには、第2のトラン
ジスタTr2のゲートの電位は+3Vに第2のトランジスタTr2のしきい値を加えたも
の以上であることが必要である。
ところで、第2のトランジスタTr2のしきい値およびそのオフ特性は本発明を理解し、
実施する上で重要であるので、図4を用いて説明する。図4(A)は一般的なnチャネル
型の絶縁ゲート型トランジスタのドレイン電流(Id)のゲート電位(Vg)依存性(た
だし、ドレインの電位>ソースの電位=0V)を模式的に示す。
すなわち、ドレイン電流はゲート電位がソースの電位よりも十分に小さいときには極めて
低い値で比較的変化しない状態である。なお、上述のようにバンドギャップが3電子ボル
ト以上である真性半導体をチャネルに用いた場合には、この状態でのドレイン電流は極め
て小さい。
ゲート電位がある値を超えて高くなると、ドレイン電流は急に増加し始める。この状態は
、ゲート電位がトランジスタのしきい値近辺になるまで継続する。この領域をサブスレシ
ョールド領域という。ゲート電位がしきい値近辺より大きな値となると、ドレイン電流の
増加は穏やかとなる。
プログラムユニットの第2のトランジスタTr2には、データを保持している状態で、十
分に高いオフ抵抗(=十分に小さなオフ電流)が求められる。一方で、プログラムユニッ
トにデータを書き込む際には、十分に低いオン抵抗(十分に大きなオン電流)が求められ
る。必要なオン電流を得るためのゲートの電位を図4(A)にV1で示す。
なお、以下の例では、第2のトランジスタTr2に必要なオン電流は、ゲートの電位を
しきい値としたときでも十分に得られるとして、V1はしきい値と同義として扱う。
プログラムユニットがデータを保持する期間は1m秒乃至10年であり、データの書き込
みは10n秒乃至1m秒の期間におこなうことが好ましい。そのような条件では、必要な
オン電流と必要なオフ電流の比率(必要なオン電流/必要なオフ電流)は10乃至10
20、好ましくは1014乃至1020となる。
なお、図4(A)より明らかであるが、必要なオン電流と必要なオフ電流の比率のほとん
どの部分はサブスレショールド領域での変動である。したがって、サブスレショールド領
域で上記の比率の変動が得られればよい。
一般に、サブスレショールド領域でのドレイン電流の増加に関しては、理想的な絶縁ゲー
ト型トランジスタではドレイン電流が10倍となるのに、室温(25℃)ではゲートの電
位は60mV上昇することが必要である。ゲート絶縁膜のトラップ準位等や短チャネル効
果があると、よりゲートの電位をより大きく上昇させる必要がある。
また、温度が高くなると、同様にゲートの電位をより大きく上昇させる必要がある。この
傾向は絶対温度に比例し、例えば、95℃ではドレイン電流が10倍となるのに、ゲート
の電位は73mV上昇することが必要である。
上記のことを考慮すると、ドレイン電流を例えば、14桁変動させるには、理想的な絶縁
ゲート型トランジスタではゲートの電位を室温では0.84V、95℃では1.02V、
それぞれ変動させることが求められる。現実の絶縁ゲート型トランジスタでは、それより
も大きな変動が要求され、室温では1V乃至1.5V、95℃では1.2V乃至1.8V
、ゲートの電位を変動させる必要がある。
換言すると、必要とするオフ抵抗(オフ電流)を得るには、しきい値よりも室温では1V
以上、95℃では1.2V以上、ゲートの電位を低くすることが求められる。図4(A)
には、室温で必要なオフ電流を得るためのゲートの電位をV2(RT)で、高温(95℃
)で必要なオフ電流を得るためのゲートの電位をV2(HT)で示す。
ところで、十分な長チャネルであり、半導体膜が真性でその厚さが30nm以下、酸化シ
リコン換算のゲート絶縁膜の厚さが30nm以下である薄膜トランジスタでは、しきい値
は半導体の電子親和力とゲートの仕事関数によってほぼ決定される。例えば、半導体の電
子親和力を4.6電子ボルト、ゲートの仕事関数を5.0電子ボルトとすると、しきい値
は+0.4ボルト程度となる。
また、例えば、仕事関数が4.1電子ボルトの材料(例えば、アルミニウム)であれば、
しきい値は−0.5ボルト程度となり(図4(B)の曲線B参照)、仕事関数が5.9電
子ボルトの材料(例えば、オスミウム)であれば、しきい値は+1.3ボルト程度となる
(図4(B)の曲線A参照)。ここで、後者の場合には、+0.1V(図4(B)のV2
aに相当)で95℃で必要なオフ電流を得ることができる。ただし、短チャネル効果が影
響する場合はゲートの電位をより低くする必要がある。
以下では、第2のトランジスタTr2のしきい値V1を+1.5V、+0.5V、−0.
5Vとし、として、それぞれについて動作を説明する。また、本実施の形態および以下の
実施の形態では、必要なオフ電流(あるいはオフ抵抗)が得られるゲートの電位V2[V
]を(V1−1.5)[V]以下とする。
上述のように、端子Dの電位が+3Vである場合には、第2のトランジスタTr2をオン
とするには、そのゲート(すなわち端子G)の電位は、+3Vに第2のトランジスタTr
2のしきい値を加えたもの以上とすることが必要である。したがって、端子Gの電位は、
第2のトランジスタTr2のしきい値が、+1.5Vの場合には[4.5+α]V、+0
.5Vの場合には[3.5+α]V、−0.5Vの場合には[2.5+α]Vであること
が必要である。
ここで、αは0以上とするとよく、大きいほど、データの書き込みが速くなるが、当然の
ことながら回路に必要な最高電位が高くなり、また、回路への負担も増加する。一方で、
通常のCPUやメモリとは異なり、本実施の形態のようなプログラムユニットにおいては
、格別の高速性は要求されない場合もある。そのため、α=0、あるいは場合によってα
<0としてもよい。
例えば、半導体の移動度が10cm/Vsであれば、α=0のときのドレイン電流は1
μA前後であるが、それでもスイッチングに要する時間は100n秒以下とできる。スイ
ッチングに要する時間を1μ秒以上としても差し支えないのであれば、α<0とできる。
また、端子Dの電位が0Vである場合、その電位が第3のノードN3に保持されるが、保
持に必要なオフ電流とするための第2のトランジスタTr2のゲート(すなわち端子G)
の電位は第2のトランジスタTr2のしきい値より1.5V引いた値以下とすることが求
められる。すなわち、端子Gの電位を、しきい値が、+1.5Vの場合には(0−β)[
V]、+0.5Vの場合には(−1−β)[V]、−0.5Vの場合には(−2−β)[
V]とすることが必要である。ここで、βは0以上とするとよい。
すなわち、第2のトランジスタTr2のしきい値を+1.5Vとした場合には、VDD、
VSS以外に、端子Dに必要な+3Vの電位、第2のトランジスタTr2のオンに必要な
+4.5V以上の電位という4段階の電位が必要である。なお、第2のトランジスタTr
2のオフに必要な0V以下の電位はVSSで代用できる。
また、端子Dに必要な+3Vの電位も、第2のトランジスタTr2のオンに必要な+4.
5V以上の電位で代用することが可能である。その場合、必要な電位は3段階となる。な
お、端子Dの電位を+4.5V以上の電位とした場合、第3のノードN3の電位は、その
電位から第2のトランジスタTr2のしきい値を引いた電位(+3V以上の電位)となる
また、第2のトランジスタTr2のしきい値を+0.5Vとした場合には、VDD、VS
S以外に、端子Dに必要な+3Vの電位、第2のトランジスタTr2のオンに必要な+3
.5V以上の電位、第2のトランジスタTr2のオフに必要な−1V以下の電位という5
段階の電位が必要である。
なお、端子Dに必要な+3Vの電位は、第2のトランジスタTr2のオンに必要な+3.
5V以上の電位で代用することが可能である。その場合、必要な電位は4段階となる。な
お、端子Dの電位を+3.5V以上の電位とした場合、第3のノードN3の電位は、その
電位から第2のトランジスタTr2のしきい値を引いた電位(+3V以上の電位)となる
また、第2のトランジスタTr2のしきい値を−0.5Vとした場合には、VDD、VS
S以外に、端子Dに必要な+3Vの電位、第2のトランジスタTr2のオンに必要な+2
.5V以上の電位、第2のトランジスタTr2のオフに必要な−2V以下の電位という5
段階の電位が必要である。
なお、第2のトランジスタTr2のオンに必要な+2.5V以上の電位は端子Dに必要な
+3Vの電位で代用できる。その場合、必要な電位は4段階となる。第2のトランジスタ
Tr2のオンに必要な電位を+3V、端子Dの電位を+3Vとした場合、第3のノードN
3の電位は+3Vとなる。
以上のことから、端子Dに与える電位(上記の例では+3Vと0V)のうち、高い方の電
位(上記の例では+3V)は第2のトランジスタTr2をオンとするための電位で代用す
ることができる。また、第2のトランジスタTr2のしきい値が十分に高い場合には、第
2のトランジスタTr2をオフとするための電位をVSSで代用できる。その結果、必要
な電位は3段階あるいは4段階となる。
一般に、第2のトランジスタTr2のしきい値をV1[V]とした場合には、VDD、V
SS以外に、端子Dに必要な+3Vの電位、第2のトランジスタTr2のオンに必要な(
V1+3+α)[V](α≧0)の電位、第2のトランジスタTr2のオフに必要な(V
1−1.5−β)[V](β≧0)の電位という5段階の電位が必要である。
このうち、V1≧0であれば、端子Dに必要な+3Vの電位は、第2のトランジスタTr
2のオンに必要な電位(V1+3+α)[V]で代用することが可能である。この場合、
第3のノードN3の電位は+3V以上となる。また、−3<V1<0であれば、第2のト
ランジスタTr2のオンに必要な電位は、端子Dに必要な電位+3Vで代用できる。この
場合、第3のノードN3の電位は+3Vとなる。いずれの場合も、必要な電位は1つ少な
くなる。
また、V1≧1.5[V]であれば、第2のトランジスタTr2のオフに必要な電位(V
1−1.5−β)[V]をVSSで代用できる。この場合、必要な電位はさらに1つ少な
くなる。
上記に示したプログラムユニットの駆動方法では、第2のトランジスタTr2のしきい値
を適切に設定すると、第2のトランジスタTr2のゲートとソース(あるいはドレイン)
間の電位差をより小さくできる。
上記より、第2のトランジスタTr2のゲートの最高電位は(V1+3)[V]以上であ
り、端子Dの低い方の電位は0Vなので、その差は|V1+3|[V]以上である。また
、第2のトランジスタTr2をオフ状態とするときの第2のトランジスタTr2のゲート
の最低電位は(V1−1.5)[V]以下であり、端子Dの高い方の電位は+3Vなので
、その差は|V1−4.5|[V]以上である。
すなわち、|V1+3|[V]と|V1−4.5|[V]が等しくなるV1を選択すると
、第2のトランジスタTr2のゲートとソース(あるいはドレイン)の間の最高電位差を
最小とできる。すなわち、V1=+0.75[V]とすると、第2のトランジスタTr2
のゲートとソース(あるいはドレイン)の間の最高電位差は最小値3.75Vとなる。
(実施の形態3)
以下では、プログラムユニットとして図2(B)の回路を用いた場合の動作の例について
説明する。図2(B)に示されるプログラムユニットの第1のノードN1と第2のノード
N2が常に切断状態であるためには第3のノードN3の電位は第1のトランジスタTr1
のしきい値にVDDを加えたもの以上であることが必要となる。ここでは、第1のトラン
ジスタTr1のしきい値を−0.5Vとすると、第3のノードN3の電位は+1.5V以
上であることが求められる。実際にはオフ抵抗を十分に高くするために、第3のノードN
3の電位は+2V以上とするとよい。
同様に、プログラムユニットの第1のノードN1と第2のノードN2が常に接続状態であ
るためには第3のノードN3の電位は第1のトランジスタTr1のしきい値にVSSを加
えたもの以下であることが必要となる。したがって、第3のノードN3の電位は−0.5
V以下であることが求められる。実際にはオン抵抗を十分に低くするために、第3のノー
ドN3の電位は−1V以下とするとよい。
したがって、端子Dの電位は、−1V以下か+2V以上とすることが求められる。ここで
は、端子Dの電位を−1Vあるいは+2Vとする。すなわち、端子Dが+2Vであれば、
プログラムユニットの第1のノードN1と第2のノードN2は切断され、端子Dが−1V
であれば、第1のノードN1と第2のノードN2は接続される。
端子Dが上記の条件のときの第2のトランジスタTr2の動作について考察する。端子D
の電位が+2Vの場合には、端子Gの電位は+2Vに第2のトランジスタTr2のしきい
値を加えたもの以上であることが必要である。したがって、端子Gの電位は、しきい値が
、V1[V]の場合には(V1+2+α)[V]であることが必要である。ここで、αは
0以上とするとよい。
また、端子Dの電位が−1Vである場合、その電位は、第3のノードN3に保持されるが
、保持に必要なオフ電流とするためのゲートの電位はしきい値より、1.5−(−1)=
2.5[V]引いた値以下とすることが求められる。すなわち、ゲートの電位を、(V1
−2.5−β)[V]とすることが必要である。ここで、βは0以上とするとよい。
すなわち、VDD、VSS以外に、端子Dに必要な−1Vの電位、第2のトランジスタT
r2のオンに必要な(V1+2+α)[V](α≧0)の電位、第2のトランジスタTr
2のオフに必要な(V1−2.5−β)[V](β≧0)の電位という5段階の電位が必
要である。
ここで、V1≧+1.5[V]であれば、第2のトランジスタTr2のオフに必要な(V
1−2.5−β)[V]の電位は、端子Dに必要な−1Vの電位で代用することが可能で
ある。すなわち、端子Gの電位を−1Vとすることで十分なオフ特性が得られる。この場
合、必要な電位は1つ少なくなる。
また、V1≦0[V]であれば、第2のトランジスタTr2のオンに必要な(V1+2+
α)[V]の電位はVDDで代用できる。その場合、必要な電位は1つ少なくなる。
さらに、V1≦+1.5[V]であれば、端子Dに必要な−1Vの電位も第2のトランジ
スタTr2のオフに必要な(V1−2.5−β)[V] の電位で代用できる。すなわち
、端子Dの低い方の電位として、(V1−2.5−β)[V]を入力し、また、端子Gの
電位はVDDとして、第2のトランジスタTr2をオンとした後、端子Gの電位を(V1
−2.5−β)[V]とする。なお、データ保持の際には端子Dの電位はVSS以上とす
る。
この条件では、当初、第2のトランジスタTr2は、十分なオフ特性が得られないため、
第3のノードN3の電位は、(V1−2.5−β)[V]から上昇するが、第2のトラン
ジスタTr2ゲートの電位より(V1−1.5)[V]だけ高くなる(すなわち、第3の
ノードN3の電位が(−1−β)[V]となる)と、十分なオフ特性が得られるため、そ
れ以上の電位の上昇はない。すなわち、結果的には、第3のノードN3には−1V以下の
電位が書き込まれる。
本実施の形態で示したプログラムユニットの駆動方法では、端子Gの最高電位を実施の形
態2の場合よりも小さくできる。実施の形態2の場合においては、第2のトランジスタT
r2のゲートの最高電位は、(V1+3)[V]以上であるのに対し、本実施の形態では
、第2のトランジスタTr2のゲートの最高電位は、(V1+2)[V]以上である。す
なわち、1V低下する。
(実施の形態4)
以下では、プログラムユニットとして図2(C)の回路を用いた場合の動作の例について
説明する。図2(C)に示されるプログラムユニットの第1のノードN1と第2のノード
N2が常に接続(あるいは切断)状態であるためには第3のノードN3の電位は、実施の
形態2で示したように+3V以上(あるいは0V以下)とするとよい。
しかし、これはプログラムユニットによって接続あるいは切断されることにより構成され
た回路が機能している段階(動作時)で必要とされることであって、プログラムユニット
のコンフィギュレーション処理時には必ずしも必要ではない。例えば、コンフィギュレー
ション処理時には、端子Dの電位として+2V以下の電位を採用することもできる。
例えば、コンフィギュレーション処理時には、端子Dの電位を−1Vもしくは+2Vとす
る。この電位を第3のノードN3に書き込むには、第2のトランジスタTr2のゲート(
すなわち、端子G)の電位は(V1+2)[V]以上であればよい。また、このときの端
子Eの電位を−1Vとする。
また、コンフィギュレーション処理時以外には端子Eの電位を1V上昇させて0Vとする
。すると、端子Eと容量素子Csを介して結合する第3のノードN3の電位も1V上昇し
て、0Vもしくは+3Vとなる。すなわち、第1のノードN1と第2のノードN2は接続
か切断かのいずれかの状態となる。
第3のノードN3が0Vもしくは+3Vであるとき、第2のトランジスタTr2を確実に
オフとするためには、端子Gの電位を(V1−1.5)[V]以下とすればよい。なお、
端子Dの電位は0V以上であるとよい。
すなわち、VDD、VSS以外に、(V1+2+α)[V](α≧0)の電位、(V1−
1.5−β)[V](β≧0)の電位、−1Vの電位という5段階の電位が必要である。
このうち、V1≧+0.5[V]であれば、第2のトランジスタTr2をオフとするため
の(V1−1.5−β)[V]という電位は、−1Vの電位で代用できる。この場合は4
段階の電位が必要となる。また、V1≦0[V]であれば、第2のトランジスタTr2を
オンとするための(V1+2+α)[V]という電位は、VDDで代用でき、さらに電位
を1つ減らすことができる。
本実施の形態では必要な電位の範囲(最高電位−最低電位)は3.5V(V<+0.5[
V]のとき)あるいは、(V1+3)[V](V1≧+0.5[V]のとき)であり、実
施の形態2あるいは実施の形態3と比較して1V小さくできる。
これはコンフィギュレーション処理時と、そうでないとき(動作時)とで端子Eの電位を
1V変動させたためである。回路に必要な最高電位を低下させることは、その電位が与え
られる素子および電位生成回路の負担を低減できるので好ましい。
(実施の形態5)
以下では、プログラムユニットとして図2(C)の回路を用いた場合の動作の例について
説明する。本実施の形態では、コンフィギュレーション処理時に端子Dの電位に応じて、
端子Eの電位を変化させる。例えば、端子Dの電位が+1.5Vであれば、端子Eの電位
を0V、端子Dの電位が0Vであれば、端子Eの電位を+1.5Vとする。このような場
合、端子Eの電位は端子Dの電位の相補的な電位である、という。
端子Dの電位を第3のノードN3に書き込むには、第2のトランジスタTr2のゲート(
すなわち、端子G)の電位は(V1+1.5)[V]以上であればよい。また、第2のト
ランジスタTr2がオフ状態のときには、第3のノードN3の電位は端子Eの電位に応じ
て変動する。実際には、プログラムユニットはマトリクス状に配置されているので、当該
プログラムユニットの第2のトランジスタTr2がオフ状態の場合でも、端子Eには、他
のプログラムユニットにデータを入力する時に使用される電位(つまり、+1.5Vもし
くは0V)が印加され、第3のノードN3の電位は変動し、その最低値は−1.5Vとな
る。第2のトランジスタを確実にオフとするには、端子Gの電位を(V1−3)[V]以
下とすることが求められる。
また、コンフィギュレーション処理時以外には端子Eの電位を+1.5Vとする。すると
、端子Eと容量素子Csを介して結合する第3のノードN3の電位は0Vもしくは+3V
となる。すなわち、第1のノードN1と第2のノードN2は接続か切断かのいずれかの状
態となる。
すなわち、VDD、VSS以外に、(V1+1.5+α)[V](α≧0)の電位、(V
1−3―β)[V](β≧0)の電位、+1.5Vの電位という5段階の電位が必要であ
る。このうち、V1≦+0.5[V]であれば、第2のトランジスタTr2をオンとする
ための(V1+1.5)[V]以上という電位は、VDDで代用できる。この場合は4段
階の電位が必要となる。
また、上記の+1.5Vの電位はVDDで代用できる。この場合も4段階の電位でよい。
この場合、例えば、コンフィギュレーション時には、端子Dの電位がVDDであれば、端
子Eの電位をVSS、端子Dの電位がVSSであれば、端子Eの電位をVDDとする。
端子Dの電位を第3のノードN3に書き込むには、第2のトランジスタTr2のゲート(
すなわち、端子G)の電位は(V1+VDD)以上(すなわち、(V1+VDD+α)[
V](α≧0))であればよい。また、第2のトランジスタTr2がオフ状態のときには
、第3のノードN3の電位は端子Eの電位に応じて変動する。端子Eには、その他のプロ
グラムユニットも接続し、それらのプログラムのための電位が供給されるため、その電位
は、VSSからVDDの範囲で変動する。
したがって、第3のノードN3の電位の最低値は(2×VSS−VDD)となる。第2の
トランジスタを確実にオフとするには、端子Gの電位を(2×VSS−VDD+V1−1
.5)[V]以下とすることが求められる。すなわち、VDD、VSS以外に、(V1+
VDD+α)[V]、(2×VSS−VDD+V1−1.5−β)[V](β≧0)の電
位という4段階の電位が必要である。以上において、端子G1の電位の変動は、(2×V
DD+α−2×VSS+1.5+β)[V]である。
コンフィギュレーション終了後には、端子Eの電位をVDDとする。すると、端子Eと容
量素子Csを介して結合する第3のノードN3の電位は(2×VDD−VSS)もしくは
VSSとなる。VDD=+2V、VSS=0Vとすれば、第3のノードN3の電位は+4
Vもしくは0Vとなり、第1のノードN1と第2のノードN2を接続あるいは切断するの
に十分である。
以上の例では、コンフィギュレーション終了後には、第3のノードN3の電位をVDDよ
りも高くできるが、コンフィギュレーション時には、VDDよりも低い電位でよい。この
ことは消費電力を低減する上で効果がある。
例えば、VDD=+2V、VSS=0Vとする場合、本実施の形態の方法でコンフィギュ
レーションする際には、端子Dの電位変動が2Vなので、1つのパルスを発生させるのに
必要なエネルギーは、パルスが伝わる部分の容量をCとすると2Cであり、本実施の形態
では端子Dと端子Eの電位を変動させる必要からエネルギーは4Cとなる。一方、実施の
形態2あるいは実施の形態3のように、端子Dの電位を+3V、端子Eの電位を0Vとす
ると、1つのパルスを発生させるのに必要なエネルギーはそれより大きい4.5Cとなる
。したがって、本実施の形態に示す方法ではより消費電力を低減できる。また、コンフィ
ギュレーションに使用する電位が、コンフィギュレーション終了後に回路に使用する電位
と同じであると、回路設計も容易となる。
(実施の形態6)
実施の形態5では、コンフィギュレーション中に、第3のノードN3の電位が端子Eの電
位の変動を受けて、VSSよりも低くなることがある。そのため、第2のトランジスタT
r2のゲートの最低電位もそれに応じて低下させることが求められる。
本実施の形態では、容量素子Csの対向電極側に第3のトランジスタTr3を設けること
で、端子Eの電位の変動が容量素子Csに及ばないような構成とすることで、第3のノー
ドN3の電位がVSSよりも小さくなることを防止し、よって、第2のトランジスタTr
2のゲートの最低電位を上昇させ、より消費電力を低減させる方法に関する。
第3のトランジスタTr3は、オンオフ比が6桁以上のトランジスタを用いればよい。可
能ならば、第2のトランジスタTr2と同等のオン特性、オフ特性を有することが好まし
い。図2(D)ではNチャネル型トランジスタを用いるが、Pチャネル型でもよい。第3
のトランジスタTr3のスイッチング速度は、第2のトランジスタTr2と同程度もしく
はそれより高速であれば十分である。ここでは、第2のトランジスタTr2と同様な特性
を有するトランジスタとする。なお、オンオフ比はそれほど大きくなくてもよいので、第
3のトランジスタTr3は、第2のトランジスタTr2よりも短チャネルとできる。
以下、駆動方法について簡単に説明する。ここでは、プログラムユニットにデータを書き
込む際に、端子Dの電位をVDDとするとき、端子Eの電位をVSS、端子Dの電位をV
SSとするとき、端子Eの電位をVDDとする。
最初に第2のトランジスタTr2と第3のトランジスタTr3をオンとする。例えば、端
子G1、端子G2の電位を(VDD+V1+α)[V](α≧0)とすればよい。
その後、第2のトランジスタTr2のみをオフとし、端子Eの電位をVDDとする。その
結果、第3のノードN3の電位は、VSSもしくは(2×VDD−VSS)のいずれかと
なる。VDDはVSSより大きいので、VSS<(2×VDD−VSS)、である。した
がって、第2のトランジスタTr2をオフとするには、(VSS+V1−1.5−β)[
V](β≧0)とすればよい。
その後、第3のトランジスタTr3をオフとする。例えば、端子G2の電位を(VSS+
V1−1.5−β)[V]とすればよい。
以上において、端子G1の電位の変動は、(VDD+α−VSS+1.5+β)[V]で
ある。これは、実施の形態5の場合よりVDD−VSSだけ小さく、消費電力が削減でき
る。
(実施の形態7)
以下では、プログラムユニットとして図2(C)の回路を用いた場合の動作の例について
説明する。本実施の形態でも、コンフィギュレーション処理時に端子Dの電位に応じて、
端子Eの電位を相補的に変化させる。例えば、端子Dの電位がVDD(=+2V)であれ
ば、端子Eの電位をVSS(=0V)、端子Dの電位がVSSであれば、端子Eの電位を
VDDとする。本実施の形態では、V1は+1V以下とする。
第2のトランジスタTr2のゲート(すなわち、端子G)の電位はVDDとする。すると
、第2のトランジスタTr2がオン状態のときの第3のノードN3の電位は(2−V1)
[V]あるいは0Vのいずれかである。また、第2のトランジスタTr2がオフ状態のと
きの第3のノードN3の電位の最低値は−2Vであるので、第2のトランジスタTr2を
確実にオフとするには、端子Gの電位を(V1−3.5)[V]以下とすることが求めら
れる。
また、コンフィギュレーション処理時以外には端子Eの電位を+2Vとする。すると、端
子Eと容量素子Csを介して結合する第3のノードN3の電位は0Vもしくは(4−V1
)[V](≧+3V)となる。すなわち、第1のノードN1と第2のノードN2は接続か
切断かのいずれかの状態となる。
すなわち、VDD、VSS以外に、(V1−3.5−β)[V](β≧0)の電位を加え
た3段階の電位で回路を動かすことができる。
(実施の形態8)
以下では、プログラムユニットとして図2(C)の回路を用いた場合の動作の例について
説明する。本実施の形態では、コンフィギュレーション処理時に端子Eの電位を変化させ
、+3Vあるいは0Vのいずれかとする。一方、端子Dの電位は0Vに固定する。
第2のトランジスタTr2をオンとするには、端子Gの電位は(V1+α)[V]であれ
ばよい。また、第2のトランジスタTr2がオフ状態のときの第3のノードN3の電位の
最低値は−3Vであるので、第2のトランジスタTr2を確実にオフとするには、端子G
の電位を(V1−4.5−β)[V]とすることが求められる。
また、コンフィギュレーション処理時以外には端子Eの電位を+3Vとする。すると、端
子Eと容量素子Csを介して結合する第3のノードN3の電位は0Vもしくは+3[V]
となる。すなわち、第1のノードN1と第2のノードN2は接続か切断かのいずれかの状
態となる。
すなわち、VDD、VSS以外に、(V1+α)[V](α≧0)の電位、(V1−4.
5−β)[V](β≧0)の電位、+3Vの電位の5段階の電位が必要である。ただし、
V1≦+2[V]であれば、(V1+α)[V]の電位はVDDで代用できる。
(実施の形態9)
以下では、プログラムユニットとして図3(A)の回路を用いた場合の動作の例について
説明する。図3(A)に示されるプログラムユニットは、nチャネル型の第4のトランジ
スタTr4とpチャネル型の第5のトランジスタTr5とにより構成されるトランスファ
ーゲート回路を有し、トランスファーゲート回路の一端は第1のノードN1に、また他端
は第2のノードN2に接続する。
また、第4のトランジスタTr4のゲートおよび第5のトランジスタTr5のゲートは、
それぞれ、第1の容量素子Cs1、第2の容量素子Cs2の電極の一方に接続する。また
、第4のトランジスタTr4のゲートおよび第5のトランジスタTr5のゲートは、それ
ぞれ、第6のトランジスタTr6のソースもしくはドレインの一方、第7のトランジスタ
Tr7のソースもしくはドレインの一方とも接続する。この部分を第4のノードN4、第
5のノードN5と定義する。
第6のトランジスタTr6のソースもしくはドレインの他方、第7のトランジスタTr7
のソースもしくはドレインの他方は、それぞれ端子D1、D2に接続し、第6のトランジ
スタTr6のゲート、第7のトランジスタTr7のゲートは、ともに端子Gに接続し、第
1の容量素子Cs1の他方の電極と、第2の容量素子Cs2の他方の電極は、それぞれ、
端子E1、E2に接続する。
このようなプログラムユニットで第1のノードN1と第2のノードN2が常に接続(切断
)状態であるためには第4のノードN4の電位は、VDD以上(VSS以下)、第5のノ
ードの電位はVSS以下(VDD以上)であることが求められる。
このため、実施の形態2乃至実施の形態7の場合よりも端子D1、端子D2の電位の変動
を小さくできる。例えば、第1のノードN1と第2のノードN2を接続するには、端子D
1の電位をVDD(=+2V)、端子D2の電位をVSS(=0V)とすればよい。逆に
第1のノードN1と第2のノードN2を切断するには、端子D1の電位をVSS(=0V
)、端子D2の電位をVDD(=+2V)とすればよい。
そして、第4のノードN4と第5のノードN5を、そのような電位とするには、第6のト
ランジスタTr6および第7のトランジスタTr7のゲートの電位は、第6のトランジス
タTr6および第7のトランジスタTr7のしきい値に+2Vを加えた値以上とすればよ
い。第6のトランジスタTr6および第7のトランジスタTr7のしきい値がともにV1
であれば、端子Gの電位を(V1+2)[V]以上とすればよい。
また、第6のトランジスタTr6および第7のトランジスタTr7を確実にオフとするに
は、端子Gの電位を(V1−1.5)[V]以下とすればよい。
すなわち、この回路では、VDD、VSS以外に(V1+2+α)[V](α≧0)の電
位と(V1−1.5―β)[V](β≧0)の電位という4段階の電位が必要であり、ま
た、最高電位と最低電位の差も3.5Vと実施の形態2乃至実施の形態4よりも小さくで
きる。また、V1が0V以下であれば、電位(V1+2+α)[V](α≧0)はVDD
で代用でき、V1が+1.5V以上であれば、電位(V1−1.5―β)[V]はVSS
で代用できるため、さらに1つ電位を少なくできる。
(実施の形態10)
以下では、プログラムユニットとして図3(A)の回路を用いた場合の別の動作の例につ
いて説明する。ここでは、端子E1、端子E2の電位をコンフィギュレーション処理時と
その他のときとで異なる値とすることにより、より最高電位と最低電位の差を小さくする
方法について説明する。
実施の形態9で説明したように、第1のノードN1と第2のノードN2を接続するには、
端子D1の電位をVDD(=+2V)、端子D2の電位をVSS(=0V)とすればよい
。逆に第1のノードN1と第2のノードN2を切断するには、端子D1の電位をVSS(
=0V)、端子D2の電位をVDD(=+2V)とすればよい。
しかしながら、これはコンフィギュレーション処理時には不要であり、コンフィギュレー
ション処理時にはより変動の低い電位を採用することもできる。例えば、コンフィギュレ
ーション処理時の端子D1(端子D2)の電位が+1V(0V)であれば、端子E1(端
子E2)の電位を0V(+1V)とする。端子D1(端子D2)の電位が0V(+1V)
であれば、端子E1(端子E2)の電位を+1V(0V)とする。
そして、第4のノードN4の電位や第5のノードN5に上記の端子D1および端子D2の
電位を書き込むには、第6のトランジスタTr6および第7のトランジスタTr7のゲー
トの電位は、第6のトランジスタTr6および第7のトランジスタTr7のしきい値に+
1Vを加えた値以上とすればよい。すなわち、(V1+1)[V]以上とすればよい。
また、第6のトランジスタTr6および第7のトランジスタTr7がオフ状態のときの第
4のノードN4の電位や第5のノードN5の電位の最低値は−1Vであるので、第6のト
ランジスタTr6および第7のトランジスタTr7を確実にオフとするには、端子Gの電
位を(V1−2.5)[V]以下とすることが求められる。
コンフィギュレーション処理時以外には、端子E1および端子E2の電位をともに+1V
とする。すると、第4のノードN4の電位や第5のノードN5の電位は+2Vあるいは0
Vのいずれかとなる。
すなわち、この回路では、VDD、VSS以外に(V1+1+α)[V](β≧0)の電
位、+1Vの電位と(V1−2.5−β)[V](β≧0)の電位という5段階の電位が
必要である。ここで、V1が+1V以下であれば、(V1+1+α)[V]という電位は
、VDDで代用できるので、4段階の電位でよい。
(実施の形態11)
以下では、プログラムユニットとして図3(A)の回路を用いた場合の別の動作の例につ
いて説明する。ただし、本実施の形態では、V1は+2V以下とする。
実施の形態10と同様にコンフィギュレーション処理時とその他のときとで端子E1およ
び端子E2の電位を変化させる。例えば、コンフィギュレーション処理時の端子D1(端
子D2)の電位が+2V(0V)であれば、端子E1(端子E2)の電位を0V(+2V
)とする。端子D1(端子D2)の電位が0V(+2V)であれば、端子E1(端子E2
)の電位を+2V(0V)とする。なお、端子Gの電位はVDD(=+2V)とする。
この場合、端子D1や端子D2の電位を+2Vとしても、第4のノードN4や第5のノー
ドN5が+2Vになるわけではなく、+2Vから第6のトランジスタTr6および第7の
トランジスタTr7のしきい値を引いた電位、(2−V1)[V]となる。すなわち、第
4のノードN4や第5のノードN5の電位は(2−V1)[V]もしくは0Vとなる。
また、第6のトランジスタTr6および第7のトランジスタTr7がオフ状態のときの第
4のノードN4の電位や第5のノードN5の電位の最低値は−2Vであるので、第6のト
ランジスタTr6および第7のトランジスタTr7を確実にオフとするには、端子Gの電
位を(V1−3.5)[V]以下とすることが求められる。
コンフィギュレーション時以外には、端子E1および端子E2の電位をともに+2Vとす
る。すると、第4のノードN4の電位や第5のノードN5の電位は(4−V1)[V](
≧+2[V])あるいは0Vのいずれかとなる。
すなわち、この回路では、VDD、VSS以外に(V1−3.5−β)[V](β≧0)
の電位という3段階の電位が必要である。
(実施の形態12)
以下では、プログラムユニットとして図3(B)の回路を用いた場合の動作の例について
説明する。図3(B)に示されるプログラムユニットは、回路構成のほとんどは図3(A
)に示すものと同じであるが、第6のトランジスタTr6のソースもしくはドレインの他
方、第7のトランジスタTr7のソースもしくはドレインの他方が共に端子Dに接続され
て、回路構成が簡略化されている。
図3(A)のプログラムユニットと同様に第1のノードN1と第2のノードN2が常に接
続(あるいは切断)状態であるためには第4のノードN4の電位は、VDD以上(あるい
はVSS以下)、第5のノードN5の電位はVSS以下(あるいはVDD以上)とすれば
よい。
ここでは、端子E1、端子E2の電位をコンフィギュレーション処理時とその他のときと
で異なる値とすることにより、より最高電位と最低電位の差を小さくする方法について説
明する。例えば、コンフィギュレーション処理時の端子E1の電位を0Vのとき端子E2
の電位を+2V、端子E1の電位を+2Vのとき端子E2の電位を0V、とする。なお、
ここでは端子Dの電位は0Vに固定する。
第6のトランジスタTr6および第7のトランジスタTr7をオンとするには、端子Gの
電位は(V1+α)[V](α≧0)であればよい。また、第6のトランジスタTr6お
よび第7のトランジスタTr7がオフ状態のときの第4のノードN4の電位あるいは第5
のノードN5の電位の最低値は−2Vであるので、第6のトランジスタTr6および第7
のトランジスタTr7を確実にオフとするには、端子Gの電位を(V1−3.5)[V]
以下とすることが求められる。
また、コンフィギュレーション処理時以外には端子E1の電位を+2V、端子E2の電位
を0Vとする。すると、第4のノードN4および第5のノードN5の電位は0Vもしくは
+2[V]のいずれかとなる。すなわち、第1のノードN1と第2のノードN2は接続か
切断かのいずれかの状態となる。
以上の動作において、VDD、VSS以外に、(V1+α)[V](α≧0)の電位、(
V1−3.5−β)[V](β≧0)の電位の4段階の電位で回路を動かすことができる
。ただし、V1≦+2[V]であれば、(V1+α)[V]の電位はVDDで代用できる
(実施の形態13)
以下では、プログラムユニットとして図5(A)の回路を用いた場合の動作の例について
説明する。図5(A)に示されるプログラムユニットは、図3(A)に示すプログラムユ
ニットにおいて、端子D1に端子E2を接続し、端子E1に端子D2を接続したものであ
る。
コンフィギュレーション時には、端子Dと端子Eに互いに相補的な電位を与える。例えば
、端子Dの電位がVDDであれば、端子Eの電位はVSSとし、端子Dの電位がVSSで
あれば端子Eの電位はVDDとする。
図5(A)のプログラムユニットの第1のノードN1と第2のノードN2が常に接続(あ
るいは切断)状態であるためには第4のノードN4の電位は、VDD以上(あるいはVS
S以下)、第5のノードN5の電位はVSS以下(あるいはVDD以上)とすればよい。
第6のトランジスタTr6および第7のトランジスタTr7をオンとするには、端子Gの
電位は(VDD+V1+α)[V](α≧0)であればよい。また、第6のトランジスタ
Tr6および第7のトランジスタTr7がオフ状態のときの第4のノードN4の電位ある
いは第5のノードN5の電位の最低値は(2×VSS−VDD)であるので、第6のトラ
ンジスタTr6および第7のトランジスタTr7を確実にオフとするには、端子Gの電位
を(V1−1.5+2×VSS−VDD)[V]以下とすることが求められる。
また、コンフィギュレーション処理時以外には端子D、端子Eの電位をともにVDDとす
る。すると、第4のノードN4および第5のノードN5の電位はVSSもしくは(2×V
DD−VSS)のいずれかとなる。すなわち、第1のノードN1と第2のノードN2は接
続か切断かのいずれかの状態となる。
以上の動作において、VDD、VSS以外に、(VDD+V1+α)[V](α≧0)の
電位、(V1−1.5+2×VSS−VDD−β)[V](β≧0)の電位の4段階の電
位で回路を動かすことができる。ただし、V1≦0[V]であれば、(VDD+V1+α
)[V]の電位はVDDで代用できる。
(実施の形態14)
以下では、プログラムユニットとして図5(B)の回路を用いた場合の動作の例について
説明する。図5(B)に示されるプログラムユニットは、図2(D)に示すプログラムユ
ニットにおいて、第3のトランジスタTr3の機能を、第8のトランジスタTr8と第9
のトランジスタTr9によって構成されるトランスファーゲートによっておこなうもので
ある。
すなわち、第2のトランジスタTr2と第8のトランジスタTr8と第9のトランジスタ
Tr9によって構成されるトランスファーゲートが図2(D)に示すプログラムユニット
と同様にオンオフするようにする。
したがって、端子G2および端子G3の電位として、VDDあるいはVSSを用いること
ができ、より消費電力を低減できる。また、その他の動作は、図2(D)に示すプログラ
ムユニットと同様におこなうことができる。
コンフィギュレーション時には、端子Dと端子Eに相補的な電位を与える。例えば、端子
Dの電位がVDDであれば、端子Eの電位はVSSとし、端子Dの電位がVSSであれば
端子Eの電位はVDDとする。図5(B)のプログラムユニットの第1のノードN1と第
2のノードN2が常に接続(あるいは切断)状態であるためには第3のノードN3の電位
は、VDD以上(あるいはVSS以下)とすればよい。
第2のトランジスタTr2をオンとするには、端子G1の電位は、(VDD+V1+α)
[V](α≧0)であればよい。また、第2のトランジスタTr2がオフ状態のときの第
3のノードN3電位の最低値はVSSとできるので、第3のトランジスタTr3を確実に
オフとするには、端子G1の電位を(V1−1.5+VSS)[V]以下とすればよい。
第2のトランジスタTr2をオフし、端子Eの電位をVDDとする。すると、第3のノー
ドN3の電位はVSSもしくは(2×VDD−VSS)のいずれかとなる。すなわち、第
1のノードN1と第2のノードN2は接続か切断かのいずれかの状態となる。その後、第
8のトランジスタTr8と第9のトランジスタTr9をオフとする。
以上の動作において、VDD、VSS以外に、(VDD+V1+α)[V](α≧0)の
電位、(VSS+V1−1.5−β)[V](β≧0)の電位の4段階の電位で回路を動
かすことができる。ただし、V1≦0[V]であれば、(VDD+V1+α)[V]の電
位はVDDで代用できる。
(実施の形態15)
本実施の形態では、本発明の一態様をFPGAに適用する例を説明する。FPGAでは、
図6(A)に示すように、複数のロジックセル(LC1乃至LC9)がマトリクス状に形
成されている。各ロジックセルはマトリクス状に張り巡らされた配線と、配線と配線を接
続するために設けられたスイッチによって、他のロジックセルと接続される。
1つのスイッチは図6(B)に示されるように6つのプログラムユニット(PD1乃至P
D6)を有し、縦横の配線と接続するように構成される。従来、このようなスイッチはS
RAMあるいはEEPROMを有するプログラムユニットによって形成されてきたが、そ
のことによるデメリットは既述のとおりである。
本実施の形態では、これらのスイッチを、2つのスイッチング素子と1つの容量素子を有
するプログラムユニットで構成することにより、より集積度を高め、特性を向上させるこ
とができる。以下、図7乃至図10を用いてスイッチの構成を説明する。
図7および図8は、スイッチを構成する主要な配線やコンタクトプラグ等のレイアウトを
示す。また、点線A−Bおよび点線C−Dは図中の同じ位置を示す。なお、図7および図
8に関しては、公知の半導体作製技術あるいは特許文献1、特許文献4乃至特許文献6を
参照すればよい。
図7(A)は基板表面に形成された素子分離絶縁物102と素子形成領域101a、素子
形成領域101bの位置を示す。なお、図6(B)に示されるような、交差する2つの方
向に延びる配線(図6(B)では縦方向の配線114aと配線114b、横方向の配線1
11aと配線111b)を結ぶ6つのスイッチング素子を作製する場合、最も面積を削減
した場合でも、2つの独立した素子形成領域(図7(A)では素子形成領域101aと素
子形成領域101b)が必要である。
図7(B)は、素子分離絶縁物102と素子形成領域101a、素子形成領域101bの
上に形成される第1層配線103a乃至第1層配線103lと第1コンタクトプラグ10
5の位置を示す。
ここで、第1層配線103a乃至103eは素子形成領域101aを横断するように形成
され、第1層配線103fは素子形成領域101bを横断するように形成される。すなわ
ち、第1層配線103a乃至103fのそれぞれは、各プログラムユニットを構成する第
1のスイッチング素子のゲートとなる。
素子形成領域101aと素子形成領域101bは、第1層配線103a乃至103fに応
じた形状の不純物領域(拡散領域)を有するとよい。
このことから明らかであるが、素子形成領域101a、素子形成領域101bのC−D方
向の長さが、第1のスイッチング素子のトランジスタのチャネル幅となる。したがって、
第1のスイッチング素子のオン抵抗を下げるには素子形成領域101a、素子形成領域1
01bのC−D方向の長さを可能な限り大きくする(同時に第1層配線103a乃至10
3fも長くする)ことが望ましい。
具体的には、第1のスイッチング素子のトランジスタのチャネル幅が、チャネル長の2倍
乃至10倍とするとよい。なお、チャネル長も最小線幅の2倍以上とするとよい。本実施
の形態のプログラムユニットでは、従来のプログラムユニットと異なり、SRAMのよう
に面積の大きな構造物を有しないため、その分を第1のスイッチング素子のトランジスタ
に用いることができる。そのため、短チャネル効果がなく、オン電流が大きく、オフ電流
が小さい特性を実現できる。
また、第1層配線103g乃至103lはその上にコンタクトプラグを形成する際に、パ
ッドとして機能する。
図7(C)は、第1層配線103a乃至第1層配線103lと第1コンタクトプラグ10
5の上に形成される半導体層106a乃至半導体層106fの位置を示す。半導体層10
6a乃至半導体層106fとしては、多結晶あるいは非晶質あるいはそれらの混合状態の
シリコン、酸化物半導体等を用いればよい。
図8(A)は、半導体層106a乃至半導体層106fの上に形成される第2層配線10
8a乃至第2層配線108gと第2コンタクトプラグ110の位置を示す。ここで、第2
層配線108aは、図に示すように横方向に延在する。第2層配線108aは各プログラ
ムユニットを構成する第2のスイッチング素子のゲートとなる。
また、第2層配線108b乃至第2層配線108gは、それぞれ、第1層配線103a乃
至103fと概略重なるように形成され、それらによって、容量素子が形成される。した
がって、第1層配線103a乃至103fがC−D方向に長く形成されると、容量素子の
容量も大きくなり、プログラムユニットの電荷保持特性(すなわち、コンフィギュレーシ
ョンデータの保持特性)が向上する。
なお、第2層配線108b乃至第2層配線108gのそれぞれは、その上に形成される第
2コンタクトプラグ110等を介して、後に形成されるデータ配線(コンフィギュレーシ
ョンデータを伝送する配線)と平行な配線に接続される。
図8(B)は、第2層配線108a乃至第2層配線108gと第2コンタクトプラグ11
0の上に形成される第3層配線111aと第3層配線111bと第3コンタクトプラグ1
13の位置を示す。ここで、第3層配線111aは、第1層配線103aの左側の不純物
領域と、第1層配線103dと第1層配線103eに挟まれた不純物領域とに接続する。
また、第3層配線111bは、第1層配線103bと第1層配線103cに挟まれた不純
物領域と、第1層配線103eの右側の不純物領域とに接続する。
図8(C)は、第3層配線111a、第3層配線111bと第3コンタクトプラグ113
の上に形成される第4層配線114a、第4層配線114bと第4コンタクトプラグ11
6の位置を示す。ここで、第4層配線114aは、第1層配線103aと第1層配線10
3bに挟まれた不純物領域と、第1層配線103fの右側の不純物領域とに接続する。ま
た、第4層配線114bは、第1層配線103cと第1層配線103dに挟まれた不純物
領域と、第1層配線103fの左側の不純物領域とに接続する。
以上から明らかなように、第1層配線103aは、図6(B)のプログラムユニットPD
1の第1のスイッチング素子を制御することに使用される。すなわち、第1層配線103
aの電位によって、プログラムユニットPD1の第1のスイッチング素子をオンとするこ
とやオフとすることができる。同じく第1層配線103bはプログラムユニットPD2の
第1のスイッチング素子、第1層配線103cはプログラムユニットPD3の第1のスイ
ッチング素子、第1層配線103dはプログラムユニットPD4の第1のスイッチング素
子、第1層配線103eはプログラムユニットPD5の第1のスイッチング素子、第1層
配線103fはプログラムユニットPD6の第1のスイッチング素子を制御することに使
用される。
図9は図7、図8の点線A−Bに沿った断面を作製工程順に示すものである。また、図1
0は図7、図8の点線C−Dに沿った断面を作製工程順に示すものである。
図9(A)は、基板101に素子分離絶縁物102を形成した状態を示す。図9(B)は
、さらに、第1層配線103a乃至第1層配線103f、第1層間絶縁物104、第1コ
ンタクトプラグ105を形成した状態を示す。
図9(C)は、さらに、ゲート絶縁物107、第2層配線108b乃至第2層配線108
g、第2層間絶縁物109、第2コンタクトプラグ110を形成した状態を示す。図9(
D)は、さらに、第3層配線111aおよび第3層配線111b、第3層間絶縁物112
、第3コンタクトプラグ113、第4層配線114aおよび第4層配線114b、第4層
間絶縁物115を形成した状態を示す。
図10(A)は、基板101に素子分離絶縁物102を形成した状態を示す。図10(B
)は、さらに、第1層配線103aおよび第1層配線103g、第1層間絶縁物104を
形成した状態を示す。図10(C)は、さらに、半導体層106a、ゲート絶縁物107
を形成した状態を示す。
図10(D)は、さらに、第2層配線108aおよび第2層配線108b、第2層間絶縁
物109、第2コンタクトプラグ110を形成した状態を示す。第2層配線108aはプ
ログラムユニットの第2のスイッチング素子のゲートである。一方、第1層配線103a
と第2層配線108bとで、ゲート絶縁物107を誘電体とする容量素子が構成される。
なお、第2のスイッチング素子のチャネル長は、第1層配線103aと第1層配線103
gの間隔であるので、第2のスイッチング素子のオフ抵抗を高くするには、可能な限り第
1層配線103aと第1層配線103gの間隔を大きくすることが有効である。これは、
短チャネル効果によるオフ抵抗の低減を避けるためにも好ましい。
図10(E)は、さらに、第3層配線111a、第3層間絶縁物112、第3コンタクト
プラグ113、第4層間絶縁物115、第4コンタクトプラグ116を形成した状態を示
す。第4コンタクトプラグ116の上には、第2層配線108aと交差するデータ配線を
形成すればよい。本実施の形態で作製されるプログラムユニットは図2(C)に示すもの
と同等な回路構成を有する。
なお、第2のスイッチング素子あるいは容量素子は上記とは異なる層にも形成できるので
、スイッチの領域をより狭くし、ロジックセルの領域をより広くできる。例えば、スイッ
チの領域を、図7(A)の素子形成領域101a、素子形成領域101b近傍だけとする
こともできる。図11を用いてその例を説明する。
図11は、図10と同様な断面構造を示す。ただし、その多くの部分はロジックセル領域
(LC Rigion)である。なお、図11およびそれに関する説明においては、コン
タクトプラグに符号を付さない。
図11(A)は基板201に素子分離絶縁物202と第1層配線203a乃至第1層配線
203dを形成した状態を示す。ここで、第1層配線203a、第1層配線203cおよ
び第1層配線203dはロジックセル領域にあるトランジスタの配線である。一方、第1
層配線203bはプログラムユニットの第1のスイッチング素子のゲートである。
図11(B)は素子分離絶縁物202と第1層配線203a乃至第1層配線203dの上
に、第1層間絶縁物204と第1コンタクトプラグを、さらに、それらの上に、第2層配
線208a乃至第2層配線208d、第2層間絶縁物209と第2コンタクトプラグを、
さらに、それらの上に、第3層配線211a乃至第3層配線211c、第3層間絶縁物2
12と第3コンタクトプラグを形成した状態を示す。
ここで、第2層配線208a乃至第2層配線208d、第3層配線211a乃至第3層配
線211cのうち、プログラムユニットに関連するものは、第2層配線208bと第3層
配線211bのみであり、その他は、ロジックセルに関する配線である。図11では、ロ
ジックセルに関する配線は第3層配線までとするが、必要によっては、さらに上層の配線
層をロジックセルのために使用してもよい。
図11(C)は第3層配線211a乃至第3層配線211c、第3層間絶縁物212と第
3コンタクトプラグの上に、第4層配線214aおよび第4層配線214bを第4層間絶
縁物215に埋め込むように形成し、その上に半導体層206、ゲート絶縁物207、第
5層配線217aおよび第5層配線217b、第5層間絶縁物218、第4コンタクトプ
ラグを形成した状態を示す。
図11(C)において、第4層配線214aは、図10の第1層配線103gに相当する
もので、パッドとしての機能を有する。また、第5層配線217aは、第2のスイッチン
グ素子のゲートとしての機能を有する。さらに、第2のスイッチング素子のチャネル長は
第4層配線214aと第4層配線214bの間隔である。また、第4層配線214bと第
5層配線217bとで、ゲート絶縁物207を誘電体とする容量素子が形成される。この
ような構造を有するプログラムユニットは図2(C)に示すものと同等な回路構成を有す
る。
図11(C)に示されるように、第4層配線214aおよび第4層配線214b、半導体
層206、ゲート絶縁物207、第5層配線217aおよび第5層配線217b等を、ロ
ジックセル領域に重ねて形成することで、第2のスイッチング素子のチャネル長を十分に
長く、また、容量素子の面積を十分に大きくすることができる。その結果、コンフィギュ
レーションデータの保持特性に優れたプログラムユニットとすることができる。
なお、図11のように、多層配線の上層部に第2のスイッチング素子を設ける場合には、
第1のスイッチング素子と第2のスイッチング素子とを接続するために多段のコンタクト
プラグが必要である。そして、これらのコンタクトプラグは下層の配線の影響を受ける。
容量素子の容量が十分に大きくないと、読み出しゲートの電位が、下層の配線の影響で変
動し、意図しない動作を起こすことがある。このようなことを避けるためには、容量素子
の容量を十分に大きくすることが求められる。図11では、ロジックセル領域の上に十分
な面積があるため、必要な大きさの容量素子を設けることができる。
(実施の形態16)
本実施の形態では、通常のDRAMのメモリセルあるいは修正したメモリセルを有するプ
ログラムユニットを用いたFPGAについて説明する。例えば、プログラムユニットとし
て図2(C)に示す回路構成のものを用いる際に、第2のトランジスタTr2と容量素子
CsにDRAMのメモリセルの構造を使用する。
一般にDRAMは容量素子の電荷が自然に放出されることに伴って、定期的にデータを書
き込む(リフレッシュする)必要がある。通常は1秒間に数十回のリフレッシュが必要で
ある。したがって、プログラムユニットに通常のDRAMのトランジスタとキャパシタを
用いた場合にも、同様に1秒間に数十回、コンフィギュレーションデータを書き込む必要
がある。
なお、例えば、図2(C)の第2のトランジスタTr2のチャネル長を、通常のDRAM
の10倍、あるいは、容量素子Csの容量を10倍とすると、リフレッシュの頻度を10
分の1とできる。双方を10倍とするとリフレッシュの頻度を100分の1とできる。
一方で、このことは、書き込みに必要な時間が10倍(あるいは100倍)となることで
もあり、また、そのための面積を必要とする。しかし、このようなことは後述するいくつ
かの要因から許容される。
なお、定期的にコンフィギュレーションデータの書き込みが必要とされると、消費電力が
増えることも懸念されるが、SRAMを用いて同様なプログラムユニットを構成する場合
、特に、回路線幅が40nm以下では、SRAMを駆動する場合の方が消費電力は大きく
なる。
特に、このように定期的にコンフィギュレーションデータを書き込む場合には、その都度
、コンフィギュレーションデータを変更することにより、回路構成を周期的に変更させる
ことができる。すなわち、動的再構成がおこなえる。この場合、実際に存在するロジック
セル数以上で構成される回路と実質的に同等な回路を構成できる。
動的再構成をおこなわない場合には、それに見合うロジックセルを備える必要があり、そ
のためにプログラムユニットが余分に必要であり、また、さらに消費電力が増加する。こ
のような理由から、本実施の形態のような周期的にコンフィギュレーションデータを書き
込む方式は従来の方式より十分に優位である。
図12は、本実施の形態のプログラムユニットの作製工程を示すある断面図である。図1
2は図10あるいは図11に相当する。
図12(A)は基板301に、素子分離絶縁物302、第1層配線303a、第1層配線
303b、第1層間絶縁物304を形成した様子を示す。ここで、第1層配線303aは
第2のスイッチング素子のゲートに相当し、第1層配線303bは第1のスイッチング素
子のゲートに相当する。第1層配線303bに関しては、実施の形態15を参照すればよ
い。
なお、第1層配線303a、第1層配線303bのいずれか一方、あるいは双方を、いわ
ゆるリセス構造のゲートとしてもよい。リセス構造とすると、短チャネル効果を抑制でき
る。また、第1層配線303aの線幅は、通常のDRAMのメモリセルより長くすると、
第2のスイッチング素子であるトランジスタのチャネルを長くでき、オフ電流を低減でき
る。
図12(B)は第1層間絶縁物304に、第1コンタクトプラグ305を、さらにその上
に第2層配線308a乃至第2層配線308c、第2層間絶縁物309、第2コンタクト
プラグ310を形成した様子を示す。
第2層配線308bは第1のスイッチング素子のゲート(第1層配線303b)と第2の
スイッチング素子とを接続する。なお、第2層配線308aと第2層配線308cは、図
8(B)の第3層配線111aと第3層配線111bに相当し、ロジックセル間を接続す
る配線である。
図12(C)は第2層間絶縁物309、第2コンタクトプラグ310の上に、第3層配線
311aおよび第3層配線311b、第3層間絶縁物312、第3コンタクトプラグ31
3を形成した様子を示す。なお、第3層配線311aと第3層配線311bは、図8(C
)の第4層配線114aと第4層配線114bに相当し、ロジックセル間を接続する配線
である。
図12(D)は第3層間絶縁物312、第3コンタクトプラグ313の上に、第4層配線
314、第4層間絶縁物315、第4コンタクトプラグ316、容量素子317、第5層
配線318を形成した様子を示す。
第4層配線314、第4コンタクトプラグ316、容量素子317の位置関係は通常のD
RAMを参照すればよい。第4層配線314は第4コンタクトプラグ316を避けるよう
に配置される。また、第5層配線318は第4層配線314と平行に配置され、それぞれ
、図2(C)の端子Dと端子Eに相当する。第4層配線314と第5層配線318の電位
はコンフィギュレーションデータの書き込みの際には、相補的な電位関係とするとよい。
本実施の形態のプログラムユニットでは、例えば、第1のスイッチング素子のゲート(第
1層配線303b)の上に容量素子を形成できる。加えて、第1のスイッチング素子のゲ
ートの長さ(チャネル幅)を最小線幅の2倍以上とすることもできる。すると、通常のD
RAMのメモリセルで用いられている容量素子よりも多くの容量を有する容量素子を形成
できる。また、第2のスイッチング素子のゲート(第1層配線303a)の幅(チャネル
長)も通常のDRAMのメモリセルで用いられているトランジスタの2倍以上とできる。
その結果、通常のDRAMより大きな容量の容量素子と通常のDRAMより長いチャネル
のトランジスタの相乗効果により、容量素子に電荷が保持できる時間を通常のDRAMよ
り長くできる。
一般にSRAMに必要な面積は50F(Fは最小線幅)以上であり、この面積には、第
1のスイッチング素子に相当する部分の面積は含まれていない。仮に、本実施の形態のプ
ログラムユニットの第2のスイッチング素子のゲート(第1層配線303a)の幅を3F
、第1のスイッチング素子のゲート(第1層配線303b)の長さを9Fとしても、これ
らを形成するのに必要な面積は32Fである。
つまり、SRAMを用いるよりも十分に小さな面積で形成できる。なお、第1のスイッチ
ング素子、第2のスイッチング素子を最小線幅で形成すればより小さな面積(14F
にプログラムユニットを形成できる。この場合でも、容量素子の形成に用いることのでき
る部分は通常のDRAMの場合より大きい。
図13(A)には、このようなプログラムユニットを有する半導体装置の回路構成のブロ
ック図を示す。この半導体装置は、メモリ領域401を有する。メモリ領域401を構成
するメモリセルの種類は制約されないが、DRAMを用いると、上記のプログラムユニッ
トを同時に形成でき、また、SRAMよりも消費電力も低く、ソフトエラーも起こりにく
いので好ましい。
メモリ領域401には、動的再構成に使用する複数のパターンのコンフィギュレーション
データを格納しておく。例えば、第1乃至第8の計8パターンのコンフィギュレーション
データを格納し、必要時にそれらを出力して、必要とする回路構成を実現させる。
例えば、第1のパターンはa―b―c―dという回路構成、第2のパターンはa―c―b
―dという回路構成、第3のパターンはa―d―b―cという回路構成、とする。それぞ
れの回路構成に応じて、各プログラムユニットの取るべき状態がデータとなっている。そ
して、最初の動作期間では第1のパターンの回路構成を実現し、コンフィギュレーション
データの書き込みの期間をはさんだ次の動作期間では第2のパターンの回路構成を実現す
る。
メモリ領域401のビット線402の一端は選択回路403に接続される。選択回路40
3はメモリ領域401から出力されたデータに応じて、コンフィギュレーションデータに
応じた信号とその相補信号を出力する。なお、相補信号には、コンフィギュレーションデ
ータに応じた信号を得る際のビット線の参照ビット線の信号を用いてもよい。
図13(A)では、8本のビット線402に対して、1つの選択回路403が対応する。
すなわち、物理的に、8つのパターンのうちから1つを選択する回路構成となっているが
、これに限られず、1本のビット線402に対して、1つの選択回路403が対応しても
よい。その場合には仮想的に8つのパターンのうちから1つを選択することとなる。
コンフィギュレーションデータに応じた信号を伝送するデータ配線Dとその相補的な信号
を伝送するデータ配線Eは、ともに論理回路領域にあるスイッチ404にあるプログラム
ユニットに接続され、回路構成を実現させる。ここで、一般にメモリ領域401と論理回
路領域は離れているため、データの伝送に時間を要する。時間は配線の容量と配線の抵抗
の積に依存するが、1cmほど離れると数百n秒程度となる。
もし、プログラムユニットに用いた第2のスイッチング素子のチャネルが長く、容量素子
の容量が大きい場合には、データの書き込みに必要な時間も長くなるが、その時間が上記
のデータの伝送に要する時間と同程度かそれより小さければ、好ましくは10分の1以下
であれば、実用上の問題はほとんどない。
通常のDRAMのオン状態の時定数は1n秒程度である。プログラムユニットに用いる第
2のスイッチング素子のチャネルが長く、容量素子の容量が大きいため、この時定数が通
常のものの10倍となったとすると、データの書き込みに必要な時間は100n秒であれ
ばよい。
したがって、例えば、データの伝送に要する時間が500n秒であると、プログラムユニ
ットがオンとなった後、オフとなるまでに要する時間は、データの伝送を待つ時間(50
0n秒)と容量素子に電荷が移動し終わるのに要する時間(100n秒)の和である。後
者の時間は、第2のスイッチング素子のチャネルを短く、容量素子の容量を小さくすると
短縮できる。しかし、このように前者がほとんどを占めるので、後者をさらに短縮しても
効果は薄い。
一方で、このようにオン状態の時定数の大きな場合には、オフ状態の時定数も同様に、あ
るいは短チャネル効果が抑制されるので、それ以上に大きい。そのため、プログラムユニ
ットに用いる第2のスイッチング素子のチャネルが長く、容量素子の容量が大きいため、
この時定数が通常のものの10倍となったとすると、通常のDRAMでは1秒間に60回
のリフレッシュが必要であったとすれば、1秒間に6回、あるいはそれ以下のリフレッシ
ュでよい。
なお、リフレッシュの頻度を低減できる効果に着目すれば、データの伝送に要する時間が
十分に短くても、プログラムユニットに用いる第2のスイッチング素子のチャネルを長く
、容量素子の容量を大きくしてもよい。
図13(B)は本実施の形態のスイッチの形状を示すものであるが、ロジックセルLC1
、ロジックセルLC2、ロジックセルLC4、ロジックセルLC5の中央部に非常にコン
パクトに形成できる。なお、図13(B)では、点線枠内に3つのスイッチが形成されて
いる。
図13(C)は本実施の形態のFPGAの動作の様子を示すものである。図13(C)に
示されるように、動作期間(論理演算する期間)の合間にコンフィギュレーションをおこ
なう期間が存在する。ここで、1つの動作期間はコンフィギュレーションをおこなう期間
と次にコンフィギュレーションをおこなう期間の間隔で決定され、これは、プログラムユ
ニットの容量素子が電荷を保持することのできる時間である。例えば、上記の例では、1
秒間に6回以下のリフレッシュでよいので、167m秒以上である。
しかし、場合によっては、これより短い間隔でコンフィギュレーションをおこなってもよ
い。この間隔は常に同じである必要はなく、必要に応じて変更すればよい。
また、コンフィギュレーションをおこなう期間は、FPGAのロジックセルの数によって
決定される。例えば、ロジックセルが1000行×1000列の合計100万個のマトリ
クス(プログラムユニット数は2000万個以上)であれば、各ロジックセルに付属のス
イッチ等にあるプログラムユニットは1行につき同時に書き込みをおこなえるので、1つ
のプログラムユニットの書き込みに要する時間の1000倍の時間があればよい。
例えば、上記のように1つのプログラムユニットの書き込みに要する時間が600n秒で
あれば、その千倍の600μ秒であれば、すべてのロジックセル間の回路構成を完了でき
る。
また、上述のように、メモリ領域401には予め8パターンの回路構成のコンフィギュレ
ーションデータが格納されているので、100万個のロジックセルでありながら、最大で
800万個のロジックセルと同等なパフォーマンスを実行できる。
Tr1 第1のトランジスタ
Tr2 第2のトランジスタ
Tr3 第3のトランジスタ
Tr4 第4のトランジスタ
Tr5 第5のトランジスタ
Tr6 第6のトランジスタ
Tr7 第7のトランジスタ
Tr8 第8のトランジスタ
Tr9 第9のトランジスタ
Cs 容量素子
Cs1 第1の容量素子
Cs2 第2の容量素子
N1 第1のノード
N2 第2のノード
N3 第3のノード
N4 第4のノード
N5 第5のノード
LC1 ロジックセル
LC2 ロジックセル
LC3 ロジックセル
LC4 ロジックセル
LC5 ロジックセル
LC6 ロジックセル
LC7 ロジックセル
LC8 ロジックセル
LC9 ロジックセル
PD1 プログラムユニット
PD2 プログラムユニット
PD3 プログラムユニット
PD4 プログラムユニット
PD5 プログラムユニット
PD6 プログラムユニット
101 基板
101a 素子形成領域
101b 素子形成領域
102 素子分離絶縁物
103a 第1層配線
103b 第1層配線
103c 第1層配線
103d 第1層配線
103e 第1層配線
103f 第1層配線
103g 第1層配線
103h 第1層配線
103i 第1層配線
103j 第1層配線
103k 第1層配線
103l 第1層配線
104 第1層間絶縁物
105 第1コンタクトプラグ
106a 半導体層
106b 半導体層
106c 半導体層
106d 半導体層
106e 半導体層
106f 半導体層
107 ゲート絶縁物
108a 第2層配線
108b 第2層配線
108c 第2層配線
108d 第2層配線
108e 第2層配線
108f 第2層配線
108g 第2層配線
109 第2層間絶縁物
110 第2コンタクトプラグ
111a 第3層配線
111b 第3層配線
112 第3層間絶縁物
113 第3コンタクトプラグ
114a 第4層配線
114b 第4層配線
115 第4層間絶縁物
116 第4コンタクトプラグ
201 基板
202 素子分離絶縁物
203a 第1層配線
203b 第1層配線
203c 第1層配線
203d 第1層配線
204 第1層間絶縁物
206 半導体層
207 ゲート絶縁物
208a 第2層配線
208b 第2層配線
208c 第2層配線
208d 第2層配線
209 第2層間絶縁物
211a 第3層配線
211b 第3層配線
211c 第3層配線
212 第3層間絶縁物
214a 第4層配線
214b 第4層配線
215 第4層間絶縁物
217a 第5層配線
217b 第5層配線
218 第5層間絶縁物
301 基板
302 素子分離絶縁物
303a 第1層配線
303b 第1層配線
304 第1層間絶縁物
305 第1コンタクトプラグ
308a 第2層配線
308b 第2層配線
308c 第2層配線
309 第2層間絶縁物
310 第2コンタクトプラグ
311a 第3層配線
311b 第3層配線
312 第3層間絶縁物
313 第3コンタクトプラグ
314 第4層配線
315 第4層間絶縁物
316 第4コンタクトプラグ
317 容量素子
318 第5層配線
401 メモリ領域
402 ビット線
403 選択回路
404 スイッチ

Claims (4)

  1. 第1の論理回路と、第2の論理回路と、前記第1の論理回路と前記第2の論理回路との接続を制御する機能を有するプログラムユニットと、を有し、
    前記プログラムユニットは、第1のトランジスタと、第2のトランジスタと、容量素子と、を有し、
    コンフィギュレーションデータが前記第2のトランジスタを介して前記プログラムユニットに書き込まれ、
    前記第1のトランジスタのスイッチングが前記コンフィギュレーションデータに応じて制御され、
    前記第1のトランジスタは、チャネル形成領域に単結晶シリコンを有し、
    前記第2のトランジスタは、酸化物半導体層にチャネル形成領域を有し、
    前記容量素子の第1の電極は、前記第1のトランジスタのゲートと電気的に接続され、
    前記容量素子の第2の電極の電位は、コンフィギュレーション処理時と前記コンフィギュレーションデータによって構成される回路が機能している時とで異なることを特徴とする半導体装置。
  2. 請求項1において、
    前記第1のトランジスタは、第1の層に設けられ、
    前記第2のトランジスタは、第2の層に設けられ、
    前記第2の層は、前記第1の層よりも上の層であることを特徴とする半導体装置。
  3. 請求項1において、
    前記第1のトランジスタは、コンタクトプラグを介して前記第2のトランジスタと電気的に接続され、
    前記第1のトランジスタは、第1の層に設けられ、
    前記コンタクトプラグは、第2の層に設けられ、
    前記第2のトランジスタは、第3の層に設けられ、
    前記第3の層は、前記第2の層よりも上の層であり、
    前記第2の層は、前記第1の層よりも上の層であることを特徴とする半導体装置。
  4. 請求項1において、
    前記第1のトランジスタは、第1のコンタクトプラグ及び第2のコンタクトプラグを介して前記第2のトランジスタと電気的に接続され、
    前記第1のトランジスタは、第1の層に設けられ、
    前記第1のコンタクトプラグは、第2の層に設けられ、
    前記第2のコンタクトプラグは、第3の層に設けられ、
    前記第2のトランジスタは、第4の層に設けられ、
    前記第4の層は、前記第3の層よりも上の層であり、
    前記第3の層は、前記第2の層よりも上の層であり、
    前記第2の層は、前記第1の層よりも上の層であることを特徴とする半導体装置。
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