JP6170584B2 - 半導体装置 - Google Patents

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Description

プログラム可能な半導体装置に関する。
通常の中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）
等の半導体集積回路は、あらかじめ回路設計された構成を製造後に変更することができな
い。これに対し、プログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇ
ｉｃ Ｄｅｖｉｃｅ）と呼ばれる半導体集積回路は、適当な規模のロジックセル単位で論
理回路が構成されており、各ロジックセル間は電気的なスイッチ（プログラムユニットあ
るいはスイッチ）により接続が可能であり、必要とする接続構造を製造後において変更で
きることを特徴とする（特許文献１および特許文献２参照）。
よって、ＰＬＤは、ユーザーの手による回路構成の変更が可能であるため汎用性が高く、
また、回路の設計、開発に費やされる期間やコストを大幅に低減させることができる。
なお、ＰＬＤと競合する技術としてゲートアレーが挙げられる。これは、ウェハー上に標
準のＮＡＮＤゲートやＮＯＲゲート等の論理回路、トランジスタ、抵抗器などの受動素子
といった部品を決まった形で配置し、その上に金属配線層を形成することで各部品を接続
し半導体回路を完成させる方式であり、部品間の接続を金属配線でおこなう点でＰＬＤと
異なる。
したがって、ゲートアレーを用いて半導体装置を完成させるには、金属配線用のマスクの
みを発注し、これを用いて、金属配線層を形成すればよい。半導体装置完成後は回路構成
を変更することはできないが、少量生産等では投資額も比較的少なくて済むため、従来は
ＰＬＤよりもゲートアレーの方が広く用いられてきた。
しかしながら、近年、回路線幅が小さくなると、金属配線用のマスクが非常に高額なもの
となるため、ゲートアレーでは相当量の生産が見込めないと採算が取れなくなるという事
態となった。そのため、ここ数年来、ゲートアレーの回路線幅は１３０ｎｍより小さくな
っていない。
一方、電気的なプログラムユニットで回路を構成するＰＬＤでは、マスクは不要であるた
め、回路線幅は４０ｎｍ以下となっている。また、ゲートアレーよりも投資額が少ないた
め、従来であればゲートアレーで生産されていたような半導体装置もＰＬＤで生産される
ようになった。
米国特許出願公開第２０１１／０１７５６４６号明細書 米国特許第６１７２５２１号明細書 米国特許第７７７２０５３号明細書 米国特許第７６７４６５０号明細書 米国特許出願公開第２０１１／００５８１１６号明細書 米国特許出願公開第２０１１／０１０１３５１号明細書
ＰＬＤには、ＣＰＬＤ（Ｃｏｍｐｌｅｘ ＰＬＤ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などが含まれるが、いずれも、ＥＥＰＲＯＭや
ＳＲＡＭ等の半導体メモリに記憶されているロジックセルの接続構造に従って、その回路
構成が定まる。
そして、プログラムされた回路構成によっては、その回路を構成するのに寄与しないロジ
ックセルが存在する場合もあり得る。特に、規模が大きく汎用性の高いＰＬＤほど、ロジ
ックセル数が増加するため、特殊な用途向けに回路構成を設定（コンフィギュレーション
）することで、回路構成に寄与しないロジックセルの数が増加する。
また、ＥＥＰＲＯＭ（あるいはＮＯＲ型フラッシュメモリ）やＳＲＡＭ等の半導体メモリ
は面積が大きいため、ロジックセルの規模に比べるとチップ面積が大きくなる。例えば、
同じロジックセル数を有する４０ｎｍ世代のＳＲＡＭを用いたＦＰＧＡは１３０ｎｍ世代
のゲートアレーと同じ程度のチップ面積である。
また、ＰＬＤでは、回路構成に寄与しないロジックセルにも電源の供給がおこなわれてい
る。そのため、リーク電流やオフ電流により、当該ロジックセルにおいて不要な消費電力
が生じる。例えば、ＣＭＯＳで構成されているインバータの場合、定常状態において理想
的には電力を消費しないが、実際には、ゲート絶縁膜に流れるリーク電流や、ソースとド
レイン間に流れるオフ電流により、電力を消費する。
バルクのシリコンを用いて作製されたＣＭＯＳのインバータの場合、室温下、電源電圧が
約２Ｖの状態にて、１ｐＡ程度のオフ電流が生じる。ＰＬＤの高集積化がさらに進むと、
半導体素子の微細化や、素子数の増加などにより、上記消費電力はさらに大きくなる。
また、書き換え可能なＰＬＤの場合、接続構造を記憶するためのプログラムユニットとし
て、ＥＥＰＲＯＭやＳＲＡＭが一般的に用いられている。しかし、ＥＥＰＲＯＭは、原理
上、トンネル電流を利用してデータの書き込みと消去をおこなっているため、絶縁膜の劣
化が生じやすい。
よって、実際には、データの書き換え回数は無限ではなく、数万から数十万回程度が限度
である。また、データの書き込み時と消去時にＥＥＰＲＯＭに印加される電圧の絶対値が
、２０Ｖ前後と高い。よって、データの書き込み時と消去時に消費電力が嵩みやすい。ま
た、上記動作電圧の高さをカバーするための冗長な回路設計が必要となる。書き込みや消
去に要する時間も非常に長いため、頻繁にコンフィギュレーションする用途には適さない
。
一方、ＳＲＡＭは、データを保持するために、常時電源の供給を必要とする。従来、ＳＲ
ＡＭはＤＲＡＭよりも消費電力が少ないことが特徴であったが、近年では、ＤＲＡＭより
も消費電力が多くなっている。これは、短チャネル効果や、電源電圧が低化することに対
応して、しきい値を下げたことのためである。
よって、電源が供給されている間は、上述したように、定常状態においても電力を消費す
るため、高集積化に伴いＳＲＡＭを用いたプログラムユニットの数が増加すると、半導体
装置の消費電力が嵩んでしまう。
上述の課題に鑑み、本発明は、消費電力を抑えることができる半導体装置の提供を、目的
の一とする。また、本発明は、信頼性の高いプログラムユニットを用いた半導体装置の提
供を、目的の一とする。また、本発明は集積度の高い半導体装置の提供を目的の一とする
。さらに、本発明は新規な構造の半導体装置の提供を目的の一とする。さらに、本発明は
新規な半導体装置の駆動方法の提供を目的の一とする。本発明の一態様は、これらのいず
れか１つ以上を解決する。
本発明の一態様に係る半導体装置では、ロジックセル間の接続構造を変更する（コンフィ
ギュレーションする）のに合わせて、ロジックセルへの電源の供給の有無も変更する。す
なわち、ロジックセル間の接続構造を変更することで回路構成に寄与しないロジックセル
が生じた場合に、当該ロジックセルへの電源の供給を停止することを特徴とする。
また、本発明の一態様では、ロジックセルへの電源の供給およびロジックセル間の接続を
、オフ電流またはリーク電流が極めて低い絶縁ゲート電界効果型トランジスタ（以下、単
にトランジスタとする）を用いたプログラムユニットによって、制御することを特徴とす
る。
ここで、プログラムユニットは第１のスイッチング素子と第２のスイッチング素子と容量
素子を有し、第１のスイッチング素子はロジックセル間やロジックセルと電源との接続点
をもち、第１のスイッチング素子は容量素子の電荷によって制御され、第２のスイッチン
グ素子はコンフィギュレーションデータを容量素子に蓄積し、保持する機能を有する。
また、本発明の一態様では、容量素子とトランジスタを有し、容量素子に電荷を蓄積する
ことによってデータを記憶する、ＤＲＡＭのようなメモリ素子を有するメモリ領域と、ロ
ジックセルがマトリクス状に配置した論理回路領域とを有し、回路の接続に関するデータ
（コンフィギュレーションデータ）を周期的にメモリ領域から論理回路領域にあるプログ
ラムユニットに送出し、プログラムユニットがコンフィギュレーションデータに応じてロ
ジックセル間の接続やロジックセルへの電源の供給を制御する構成を有する半導体装置で
あって、プログラムユニットは、第１のスイッチング素子、第２のスイッチング素子と容
量素子とよりなり、第１のスイッチング素子はロジックセル間やロジックセルと電源との
接続点をもち、第１のスイッチング素子は容量素子の電荷によって制御され、第２のスイ
ッチング素子はコンフィギュレーションデータを容量素子に蓄積し、保持する機能を有す
る。
なお、第１のスイッチング素子に用いる半導体としては、シリコン、ゲルマニウム、ガリ
ウム砒素、ガリウム燐、インジウム燐等を用いることができ、それらは単結晶でも多結晶
でもよい。
また、第２のスイッチング素子に用いるトランジスタは、チャネルが通常のトランジスタ
よりも長いもの、あるいは狭いもの、を用いてもよい。例えば、チャネル長を通常のトラ
ンジスタの１０倍の長さとすれば、オフ電流は１０分の１となる。短チャネル効果も防止
できれば、オフ電流は１００分の１以下となる。チャネル幅を１０分の１としても同様で
ある。また、半導体層を極めて薄くすることによってもオフ電流の低いトランジスタとで
きる（特許文献３参照）。
また、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも
低い半導体材料を、トランジスタのチャネル形成領域に含ませてもよい。上述したような
特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトラン
ジスタを実現することができる。
このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップ
を有する、酸化物半導体が挙げられる。（特許文献１及び特許文献４乃至特許文献６参照
）。
また、本発明の一態様では、ロジックセル間の接続を制御するためのプログラムユニット
に、上述したオフ電流またはリーク電流が極めて低いトランジスタを用いるとよい。なお
、プログラムユニットに周期的にデータを書き込む方式の駆動（動的コンフィギュレーシ
ョン）を実行する場合においては、通常のトランジスタを用いてもよい。
なお、特に断りがない限り、本明細書では、オフ電流とは、ｎチャネル型（ｐチャネル型
）トランジスタにおいては、ドレインをソースとゲートよりも高い（低い）電位とした状
態において、ソースの電位を基準としたときのゲートの電位が０Ｖ以下であるときに、ソ
ースとドレインの間に流れる電流のことを意味する。
具体的に、上記プログラムユニットは、２つのノード間の接続を制御するための第１のス
イッチング素子と、上記第１のスイッチング素子を制御するための第２のスイッチング素
子とを、少なくとも有する。第１のスイッチング素子は、少なくとも一以上のトランジス
タを有している。
また、好ましくは、第２のスイッチング素子は、上述のようなチャネル長が通常のトラン
ジスタよりも長いトランジスタ、あるは半導体層が極めて薄い（厚さが２ｎｍ以下）トラ
ンジスタ、あるいは、シリコンの約２倍以上のバンドギャップを有する酸化物半導体など
の半導体材料をチャネル形成領域に有するトランジスタを一以上有しており、トランジス
タのオフ電流またはリーク電流が極めて低いことを特徴とする。
そして、第２のスイッチング素子を構成するトランジスタの少なくとも一は、そのソース
もしくはドレインの一方が、第１のスイッチング素子を構成するトランジスタの少なくと
も一のゲートに接続される。よって、第２のスイッチング素子としてオフ電流またはリー
ク電流が極めて低いトランジスタを用いた場合には、第１のスイッチング素子を構成する
トランジスタのゲートの電位は、長期間にわたり保持される。
なお、第１のスイッチング素子を構成するトランジスタのゲートの電位を保持する期間は
半導体装置に応じて決定され、場合によっては１００ｍ秒以下のこともあるし、１日以上
、あるいは１０年以上のこともある。よって、第２のスイッチング素子に用いるトランジ
スタのオフ電流は、必要とする期間に応じて決定すればよい。
なお、酸化物半導体は、半導体特性を示す金属酸化物である。そして、電子供与体（ドナ
ー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕ
ｒｉｆｉｅｄ ＯＳ）は、真性半導体又は真性半導体に限りなく近い。そのため、上記酸
化物半導体を用いたトランジスタは、オフ電流またはリーク電流が著しく低いという特性
を有する。
具体的に、高純度化された酸化物半導体は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が
、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５
×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。
また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４
／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／
ｃｍ３未満とする。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２
．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十
分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ
電流、リーク電流を低くすることができる。
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。ＳＩＭＳは、その原
理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困
難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭ
Ｓで分析する場合、対象となる膜が存在する範囲において、値に極端な変動がなく、ほぼ
一定の値が得られる領域における平均値を、水素濃度として採用する。
また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて
、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する
領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。
さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する
谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
具体的に、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍ
でチャネル長が１０μｍの素子において、ソースとドレイン間の電位差が１Ｖから１０Ｖ
の範囲において、オフ電流（ゲートとソース間の電位差を０Ｖ以下としたときのドレイン
電流）が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下
という特性を得ることができる。
この場合、オフ電流をトランジスタのチャネル幅で除したオフ電流は、１００ｚＡ／μｍ
以下であることが分かる。また、容量素子とトランジスタ（ゲート絶縁膜の厚さは１００
ｎｍ）とを接続して、容量素子に流入または流出する電荷を当該トランジスタで制御する
回路を用いた実験において、当該トランジスタとして高純度化された酸化物半導体膜をチ
ャネル形成領域に用いた場合、容量素子の単位時間あたりの電荷量の推移から当該トラン
ジスタのオフ電流を測定したところ、トランジスタのソースとドレイン間の電位差が３Ｖ
の場合に、１０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流が得られる
ことが分かった。
したがって、本発明の一態様に係る半導体装置では、高純度化された酸化物半導体膜を活
性層として用いたトランジスタのオフ電流密度を、ソースとドレイン間の電位差によって
は、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μ
ｍ以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用い
たトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて
著しく低い。このようにオフ電流が低いトランジスタを第２のスイッチング素子に用いた
場合には１日以上にわたって、電荷を保持できる。
また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほ
とんど現れない。これは、酸化物半導体中で電子供与体（ドナー）となる不純物を除去し
て、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェ
ルミ準位が禁制帯の中央に位置するためと言える。
また、これは、酸化物半導体のエネルギーギャップが３ｅＶ以上であり、熱励起キャリア
が極めて少ないことにも起因する。また、ソース及びドレインが縮退した状態にあること
も、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソースか
ら酸化物半導体に注入されたキャリアによるものがほとんどである。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体
や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化
物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−
Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属酸化物であ
るＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、
Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉ
ｎ−Ｇａ系酸化物半導体や、Ｉｎ系酸化物半導体、Ｓｎ系酸化物半導体、Ｚｎ系酸化物半
導体などを用いることができる。
なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体とは、イン
ジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、と
いう意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪
素を含んでいてもよい。
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することがで
きるものを用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一ま
たは複数の金属元素を示す。
上記は本発明を適用するのに適した酸化物半導体の一側面であり、酸化物半導体およびそ
の作製方法等の詳細については特許文献１、特許文献４乃至６を参照すればよい。
また、本発明の一態様に適用できるプログラムユニットは、第１のトランジスタのゲート
に一の電極が接続する容量素子を有し、容量素子の他の電極の電位がプログラム（コンフ
ィギュレーション）中と、回路動作時とで異なることを特徴とする。
また、本発明の一態様に適用できるプログラムユニットは、第１のスイッチング素子とし
て、１つのｎチャネル型トランジスタあるいは１つのｐチャネル型トランジスタあるいは
１つのトランスファーゲート回路（アナログスイッチ）からなることを特徴とする。
また、本発明の一態様に適用できるプログラムユニットは、第２のスイッチング素子とし
て、しきい値が０Ｖ以下であるｎチャネル型トランジスタあるいはしきい値が０Ｖ以上で
あるｐチャネル型トランジスタを有することを特徴とする。
本発明の一態様では、回路構成に寄与しないロジックセルへの電源の供給を、プログラム
ユニットにより停止することで、半導体集積回路の消費電力を低く抑えることができる。
また、上記構成を有するプログラムユニットは、トンネル電流によるゲート絶縁膜の劣化
を、従来のＥＥＰＲＯＭを用いたプログラムユニットに比べて抑えることができるので、
データの書き換え回数を増やすことができる半導体装置を提供することができる。
さらに、上記構成のプログラムユニットを形成するのに必要な面積は従来のＳＲＡＭやＥ
ＥＰＲＯＭを用いたプログラム素子に比較すると十分に小さいため、回路を集積化するこ
とができる。加えて、特に第２のスイッチング素子を薄膜トランジスタを用いて構成した
場合、ロジックセルの上方に第２のスイッチング素子を形成できるので、さらに面積を削
減できる。
なお、本発明の一態様では、動的再構成をおこなうことができるので、限られた数のロジ
ックセルで、その数倍あるいはそれ以上のロジックセルを有する回路と同程度の機能を実
現できる。
また、上記構成を有するプログラムユニットは、接続状態のデータの書き込みに必要な動
作電圧が、第２のトランジスタの動作電圧によりほぼ決まる。よって、従来のＥＥＰＲＯ
Ｍを用いたプログラムユニットに比べて、上記動作電圧を格段に低くすることができ、消
費電力を抑えられる半導体装置を提供することができる。
また、上記構成を有するプログラムユニットは、ＳＲＡＭを用いたプログラムユニットと
異なり、オフ電流の著しく低いトランジスタを用いてデータの保持をおこなっているため
、プログラムユニットへの電源の供給を常時おこなわなくとも、接続状態をある程度維持
することが可能である。そのため、消費電力を抑えられる半導体装置を提供することがで
きる。
半導体装置の構成を示す図。 プログラムユニットの回路図。 プログラムユニットの回路図。 トランジスタの特性を示す図。 プログラムユニットの回路図。 半導体装置の構成を示す図。 プログラムユニットのレイアウトを示す図。 プログラムユニットのレイアウトを示す図。 プログラムユニットの作製工程断面を示す図。 プログラムユニットの作製工程断面を示す図。 プログラムユニットの作製工程断面を示す図。 プログラムユニットの作製工程断面を示す図。 プログラムユニットを用いた半導体装置およびその動作例を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明の半導体装置は、マイクロプロセッサ、画像処理回路、半導体表示装置用の
コントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、マイク
ロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また
、本発明の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの
各種装置も、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬ
ＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇ
ｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐ
ｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）等や
、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成と、その動作について説明す
る。
図１に、本発明の一態様に係る半導体装置の構成を、一例として示す。図１に示す半導体
装置は、９つのロジックセルＡ乃至ロジックセルＩと、それらロジックセルＡ乃至ロジッ
クセルＩ間の接続を制御するプログラムユニットＰＤ＿ＡＢ乃至プログラムユニットＰＤ
＿ＩＨと、各ロジックセルＡ乃至ロジックセルＩへの、高電源電位ＶＤＤの供給を制御す
るプログラムユニットＰＤ＿ＶＡ乃至プログラムユニットＰＤ＿ＶＩとが設けられている
。
なお、図１では、例えばロジックセルＡの出力端子とロジックセルＢの入力端子の接続を
制御するプログラムユニットを、ＰＤ＿ＡＢと表記する。逆に、ロジックセルＢの出力端
子とロジックセルＡの入力端子の接続を制御するプログラムユニットを、ＰＤ＿ＢＡと表
記する。
また、図１では、説明の煩雑さを避けるために、９つの各ロジックセルが左右上下のいず
れかのロジックセルと、プログラムユニットを介して接続される場合を例示している。し
かし、本発明はこの構成に限定されず、ロジックセルの数とその接続構造は、設計者が適
宜定めることができる。
また、図１では、各ロジックセルが、プログラムユニットを介して、高電源電位ＶＤＤの
与えられているノードと接続されている構成を示しているが、実際には、各ロジックセル
は、高電源電位ＶＤＤの他に、高電源電位ＶＤＤと電位差を有する低電源電位ＶＳＳなど
の固定電位が与えられている。すなわち、ロジックセルに高電源電位ＶＤＤが与えられる
ことで、高電源電位ＶＤＤと低電源電位ＶＳＳの電位差が、電源電圧として当該ロジック
セルに供給されることとなる。
また、図１では、任意のロジックセルが有する一の出力端子が、他のロジックセルが有す
る一の入力端子に、それぞれプログラムユニットを介して接続されている場合を例示して
いる。しかし、本発明はこの構成に限定されず、任意のロジックセルが有する一の出力端
子が、他のロジックセルが有する複数の入力端子に、それぞれプログラムユニットを介し
て接続されていてもよい。
なお、ロジックセルとして用いる論理回路の構成は、特に限定されない。インバータ、Ａ
ＮＤ、ＮＡＮＤ、ＮＯＲのような、単純な論理演算をおこなう論理回路から、加算器、乗
算器、メモリ（例えば、ＤＲＡＭやＳＲＡＭ等）、さらには各種演算装置を、ロジックセ
ルとして用いることができる。
また、各プログラムユニットは、２つのノード間の接続を制御する第１のトランジスタ（
Ｔｒ１）と、当該第１のトランジスタが有するゲートへの、電位の供給を制御する第２の
トランジスタ（Ｔｒ２）とを、少なくとも有している。図２に、プログラムユニットの構
成例を具体的に示す。
図２（Ａ）は、最も単純な構造を有するプログラムユニットの一例であり、２つのノード
（第１のノードＮ１と第２のノードＮ２）間の接続を制御する第１のトランジスタＴｒ１
と、当該第１のトランジスタＴｒ１が有するゲート（第３のノードＮ３）への、電位の供
給を制御する第２のトランジスタＴｒ２とを有する。具体的に、第１のトランジスタＴｒ
１が有するソースは第１のノードＮ１に、ドレインは第２のノードＮ２に接続されている
。
そして、第２のトランジスタＴｒ２のソースとドレインは、いずれか一方が第１のトラン
ジスタＴｒ１のゲート（第３のノードＮ３）に接続されており、他方（端子Ｄ）には第１
のトランジスタＴｒ１のスイッチングを制御するための電位が与えられる。
なお、図２（Ｂ）に示すように、第２のトランジスタＴｒ２はｐチャネル型トランジスタ
でもよい。また、図２（Ｃ）に示すように、第１のトランジスタＴｒ１が有するゲートの
電位を保持するための容量素子Ｃｓを設けるようにしてもよい。さらに、図２（Ｄ）に示
すように、容量素子の対向電極側に第３のトランジスタＴｒ３を設け、コンフィギュレー
ション中の第３のノードＮ３の電位が、端子Ｅの電位の影響を受けないようにしてもよい
。
第２のトランジスタＴｒ２が、そのゲート（すなわち端子Ｇ）に入力される電位に従って
オンになると、第１のトランジスタＴｒ１のスイッチングを制御するための電位が、第３
のノードＮ３に与えられる。第１のトランジスタＴｒ１は、第３のノードＮ３に与えられ
た電位に従ってスイッチングをおこなう。第１のトランジスタＴｒ１がオンだと、第１の
ノードＮ１と第２のノードＮ２が接続される。逆に、第１のトランジスタＴｒ１がオフだ
と、第１のノードＮ１と第２のノードＮ２は接続されない。
次いで、第２のトランジスタＴｒ２が、そのゲート（すなわち端子Ｇ）に入力される電位
に従ってオフになると、第３のノードＮ３はフローティングの状態となり、その電位が保
持される。よって、第１のノードＮ１と第２のノードＮ２の間の接続状態あるいは切断状
態は保持される。このように、第３のノードＮ３の電位によって、第１のノードＮ１と第
２のノードＮ２の接続および切断ができる。
なお、ロジックセル間の接続を制御するプログラムユニットの場合、第１のノードＮ１と
第２のノードＮ２は、それぞれ互いに異なるロジックセルの入力端子または出力端子に接
続されている。また、ロジックセルへの電源の供給を制御するプログラムユニットの場合
、第１のノードＮ１と第２のノードＮ２は、一方がロジックセルに接続されており、他方
には高電源電位ＶＤＤが与えられている。
本発明の一態様では、図２（Ａ）乃至図２（Ｄ）に例示したプログラムユニットにおいて
、第２のトランジスタＴｒ２のオフ電流またはリーク電流が必要とする程度に低いことを
特徴とする。ここで、必要とされるオフ電流またはリーク電流は、データを保持する期間
と、容量素子（あるいはそれに相当するもの）の有する容量によって決定される。
例えば、容量が０．０１ｆＦでデータを１０日以上保持するには、オフ電流とリーク電流
の和は０．０１ｚＡ以下であることが必要であり、容量が１００ｆＦでデータを保持する
期間が１秒以内ならば、１０ｆＡでも十分である。
例えば、第２のトランジスタＴｒ２は、シリコン半導体よりもバンドギャップが広く、真
性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含んでもよい。
上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極
めて低いトランジスタを実現することができる。また、通常のトランジスタよりもチャネ
ルを長くしてもよい。あるいは極めて薄い半導体層を用いてもよい。
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半
導体材料の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導
体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができ
る。
特に、酸化物半導体の成膜温度は、通常は、３００〜５００℃（最大でも８００℃程度）
と低く、単結晶シリコン等の半導体材料を用いた集積回路上に、酸化物半導体による半導
体素子を積層させることも可能である。
また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中
でも、特に酸化物半導体は量産性が高いというメリットを有する。また、より優れた性能
（例えばより高い電界効果移動度）を有する結晶性の酸化物半導体も、４５０℃から８０
０℃の熱処理によって容易に得ることができる。
酸化物半導体を第２のトランジスタＴｒ２に用いる場合、上記酸化物半導体は、バンドギ
ャップが３ｅＶ以上でかつ、キャリア密度が１０１２／ｃｍ３未満、好ましくは１０１１
／ｃｍ３未満の特性を有することが望ましい。また、上記酸化物半導体は、ＳＩＭＳによ
る水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以
下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３
以下であることが望ましい。上記特性を有する酸化物半導体を用いることで、第２のトラ
ンジスタＴｒ２のオフ電流、リーク電流を低くすることができる。
また、第２のトランジスタＴｒ２は、ゲート絶縁膜の厚さを、１ｎｍ以上、好ましくは、
１０ｎｍ以上とするのが望ましく、また、チャネル長を３０ｎｍ以上、好ましくは３００
ｎｍ以上とするのが望ましい。上記構造を採用することで、第２のトランジスタＴｒ２の
オフ電流、リーク電流を低くすることができる。
このように、オフ電流、リーク電流の著しく低い第２のトランジスタＴｒ２を用いて、第
３のノードＮ３への電位の供給を制御することで、第３のノードＮ３の電位は、長期間に
わたって一定に保持される。従って、第１のノードＮ１と第２のノードＮ２の間の接続状
態も、長期間にわたり保持することができる。
なお、接続状態を保持する際において、第２のトランジスタＴｒ２のオフ電流、リーク電
流をさらに低減させるには、第３のノードＮ３の電位を適切に設定するのが望ましい。
また、第１のトランジスタＴｒ１は、シリコン半導体よりもバンドギャップが広く、真性
キャリア密度がシリコンよりも低い半導体材料をチャネル形成領域に有していてもよいし
、移動度のより高い半導体材料をチャネル形成領域に有していてもよい。移動度の高い半
導体材料として、例えば、多結晶や単結晶などの結晶性を有するゲルマニウム、シリコン
、シリコンゲルマニウムや、単結晶炭化珪素などが適している。
前者の場合、第１のトランジスタＴｒ１も第２のトランジスタＴｒ２と同様に、オフ電流
、リーク電流が低いという特性を有することになるので、半導体装置の消費電力をさらに
削減することができる。
また、後者の場合、第１のトランジスタＴｒ１の移動度が高くなるので、第１のトランジ
スタＴｒ１によって接続されるノード間の抵抗を低くすることができる。特に、ロジック
セル間の接続を制御するためのプログラムユニットの場合、ロジックセルどうしの接続抵
抗が高いことは、半導体装置の動作速度の低減につながる。そのため、ロジックセル間の
接続を制御するためのプログラムユニットの場合は、後者の構成を採用することが望まし
い。
なお、第１のトランジスタＴｒ１が移動度のより高い半導体材料をチャネル形成領域に有
している場合において、オフ電流、リーク電流を低減させるには、そのゲート絶縁膜の物
理的な厚さを２ｎｍ以上とすることが好ましい。
さらに、データを保持する期間が１日以上であれば、ゲート絶縁膜の物理的な厚さを４ｎ
ｍ以上とすることが好ましく、データを保持する期間が１０年以上であれば、ゲート絶縁
膜の物理的な厚さを７ｎｍ以上とすることが好ましい。
なお、いずれにおいても、第１のトランジスタＴｒ１は、薄膜の半導体（半導体膜）を用
いて形成してもよいし、バルクの半導体（半導体ウェハ等）を用いて形成してもよい。
なお、第２のトランジスタＴｒ２と、第１のトランジスタＴｒ１とが、同じ半導体材料を
チャネル形成領域に有している場合、第１のトランジスタＴｒ１を第２のトランジスタＴ
ｒ２と同じ層内に形成してもよい。
この場合、第１のトランジスタＴｒ１と、第２のトランジスタＴｒ２とは、ゲート絶縁膜
の膜厚が設計上同じとなるが、チャネル長、またはチャネル幅は、異なってもよい。例え
ば、第１のトランジスタＴｒ１のオン抵抗をより低くしたい場合、そのチャネル幅を、第
２のトランジスタＴｒ２の２倍以上、好ましくは５倍以上とすると良い。
さらに、第１のトランジスタＴｒ１は、ノンセルフアライン方式で作製してもよい。ノン
セルフアライン方式では、ゲートと、ソースまたはドレインとのオーバーラップによる寄
生容量が生じるが、第１のトランジスタＴｒ１は高速なスイッチングを要求されないので
、上記寄生容量は問題とならない。むしろ、上記寄生容量は、第１のトランジスタＴｒ１
のゲートの電位を保持する容量（Ｃｓ）として機能する。他方、第２のトランジスタＴｒ
２は、スイッチングの際に第３のノードＮ３に電位の変化が発生するのを防ぐために、そ
の寄生容量は小さいことが好ましい。
また、第１のトランジスタＴｒ１に、ロジックセルを構成するトランジスタと同じ半導体
材料を用いる場合であっても、第１のトランジスタＴｒ１のリーク電流を低減するために
、そのゲート絶縁膜の膜厚は、ロジックセルを構成するトランジスタよりも大きいことが
望ましい。この場合、第１のトランジスタＴｒ１は、上述したノンセルフアライン方式で
作製し、ロジックセルに用いられるトランジスタとは異なる層に形成された導電膜を、そ
のゲートとして用いてもよい。
なお、第１のトランジスタＴｒ１、第２のトランジスタＴｒ２の少なくとも１つが半導体
膜を用いて形成される場合、ゲートを半導体膜の片側にのみ有していても、半導体膜を間
に挟んでゲートの反対側に存在するバックゲートを有していてもよい。この場合、バック
ゲートは、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から
与えられている状態であってもよい。後者の場合、ゲートとバックゲートが電気的に接続
されていてもよいし、バックゲートにのみ、常に適切な固定電位が与えられていてもよい
。バックゲートに与える電位の高さを制御することで、トランジスタのしきい値を制御す
ることができる。
また、半導体装置に用いることができるプログラムユニットは、図２に示した回路に限定
されず、少なくとも、２つのノード間の接続を制御するための１つ以上の第１のトランジ
スタと、上記第１のトランジスタが有するゲートへの、電位の供給を制御するための１つ
以上の第２のトランジスタとを有していればよい。
図１に示す半導体装置では、全てのロジックセル間の接続が切断され、また、全てのロジ
ックセルへの電源の供給が停止している状態である。この図１に示す状態から、プログラ
ムユニットの幾つかをオンとして、ロジックセル間を接続し、必要とする回路を形成する
ことができる。
なお、コンフィギュレーション処理をおこなう（プログラムユニットのスイッチングを制
御することで回路を構築する）のに要する時間は、ロジックセルとプログラムユニットで
構成されるマトリクスの規模やプログラムユニットに用いるトランジスタの移動度等にも
よるが、図１に示すような回路構成を用いる限りは無視できる程度の短い時間である。例
えば、ロジックセル１行（例えば、ロジックセルＡ乃至ロジックセルＣで構成される行）
あたりに要する上記時間は１００ｎ秒以下である。
本実施の形態では、回路構成に寄与しないロジックセルへの電源の供給を停止することに
より、半導体装置の消費電力を低く抑えることができる。特に、チャネル長５０ｎｍ以下
の半導体装置においては、ゲート絶縁膜の厚さが数ｎｍ以下となり、消費電力の相当部分
をソースドレイン間のオフ電流とゲート絶縁膜におけるリーク電流が占めるため、上記構
成は消費電力低減のために有効である。
また、本実施の形態では、ロジックセルどうしの接続を、オフ電流又はリーク電流の極め
て低いトランジスタにより制御することで、電源が供給されているロジックセルと、電源
が供給されていないロジックセルの間に流れるリーク電流またはオフ電流を低減し、半導
体装置の消費電力を低く抑えることができる。
また、上記構成を有するプログラムユニットは、従来のＥＥＰＲＯＭを用いたプログラム
ユニットに比べて、トンネル電流によるゲート絶縁膜の劣化を抑えることができるので、
データの書き換え回数を無制限にできる半導体装置を提供することができる。
また、上記構成を有するプログラムユニットは、データの書き込みに必要な動作が、第２
のトランジスタＴｒ２の動作電圧によりほぼ決まる。よって、従来のＥＥＰＲＯＭを用い
たプログラムユニットに比べて、上記動作電圧を格段に低くすることができ、消費電力を
抑えられる半導体装置を提供することができる。
また、上記構成を有するプログラムユニットは、ＳＲＡＭを用いたプログラムユニットと
異なり、プログラムユニットへの電源の供給を常時おこなわなくとも、接続状態をある程
度維持することが可能である。また、オフ電流の著しく低いトランジスタを用いてデータ
の保持をおこなっている。そのため、消費電力を抑えられる半導体装置を提供することが
できる。
（実施の形態２）
本実施の形態では、プログラムユニットとして図２（Ａ）の回路を用いた場合の動作の例
について説明する。なお、本実施の形態を含めて以下の実施の形態の説明では理解を容易
にするため、具体的な数値を例示するが、その他の数値の場合であっても同様に実施でき
る。また、電位とは相対的なものであるので、電位の絶対値には特に意味がないことに注
意すべきである。
ここでは、図１に示す回路の高電源電位ＶＤＤを＋２Ｖ、低電源電位ＶＳＳを０Ｖとする
。すなわち、図１に示す各ロジックセルの出力電位は０Ｖから＋２Ｖの間で変動する。
その場合、図２（Ａ）に示されるプログラムユニットの第１のノードＮ１と第２のノード
Ｎ２が常に接続状態であるためには（第１のノードＮ１や第２のノードＮ２の電位によっ
て接続状態が制限されたりすることがないためには）、第３のノードＮ３の電位は第１の
トランジスタＴｒ１のしきい値にＶＤＤを加えたもの以上であることが必要となる。
第１のトランジスタＴｒ１のしきい値を＋０．５Ｖとすると、第３のノードＮ３の電位は
＋２．５Ｖ以上であることが求められる。実際にはオン抵抗を十分に低くするために、第
３のノードＮ３の電位は＋３Ｖ以上とするとよい。
同様に、プログラムユニットの第１のノードＮ１と第２のノードＮ２が常に切断状態であ
るためには第３のノードＮ３の電位は第１のトランジスタＴｒ１のしきい値にＶＳＳを加
えたもの以下であることが必要となる。したがって、第３のノードＮ３の電位は＋０．５
Ｖ以下であることが求められる。実際にはオフ抵抗を十分に高くするために、第３のノー
ドＮ３の電位は０Ｖ以下とするとよい。
したがって、端子Ｄの電位は、０Ｖ以下か＋３Ｖ以上とする。ここでは、端子Ｄの電位を
０Ｖあるいは＋３Ｖとする。すなわち、端子Ｄが０Ｖであれば、プログラムユニットの第
１のノードＮ１と第２のノードＮ２は切断され、端子Ｄが＋３Ｖであれば、第１のノード
Ｎ１と第２のノードＮ２は接続される。
端子Ｄが上記の条件のときの第２のトランジスタＴｒ２の動作について考察する。端子Ｄ
の電位が＋３Ｖの場合には、その電位を第３のノードＮ３に書き込むには、第２のトラン
ジスタＴｒ２のゲートの電位は＋３Ｖに第２のトランジスタＴｒ２のしきい値を加えたも
の以上であることが必要である。
ところで、第２のトランジスタＴｒ２のしきい値およびそのオフ特性は本発明を理解し、
実施する上で重要であるので、図４を用いて説明する。図４（Ａ）は一般的なｎチャネル
型の絶縁ゲート型トランジスタのドレイン電流（Ｉｄ）のゲート電位（Ｖｇ）依存性（た
だし、ドレインの電位＞ソースの電位＝０Ｖ）を模式的に示す。
すなわち、ドレイン電流はゲート電位がソースの電位よりも十分に小さいときには極めて
低い値で比較的変化しない状態である。なお、上述のようにバンドギャップが３電子ボル
ト以上である真性半導体をチャネルに用いた場合には、この状態でのドレイン電流は極め
て小さい。
ゲート電位がある値を超えて高くなると、ドレイン電流は急に増加し始める。この状態は
、ゲート電位がトランジスタのしきい値近辺になるまで継続する。この領域をサブスレシ
ョールド領域という。ゲート電位がしきい値近辺より大きな値となると、ドレイン電流の
増加は穏やかとなる。
プログラムユニットの第２のトランジスタＴｒ２には、データを保持している状態で、十
分に高いオフ抵抗（＝十分に小さなオフ電流）が求められる。一方で、プログラムユニッ
トにデータを書き込む際には、十分に低いオン抵抗（十分に大きなオン電流）が求められ
る。必要なオン電流を得るためのゲートの電位を図４（Ａ）にＶ１で示す。
なお、以下の例では、第２のトランジスタＴｒ２に必要なオン電流は、ゲートの電位を
しきい値としたときでも十分に得られるとして、Ｖ１はしきい値と同義として扱う。
プログラムユニットがデータを保持する期間は１ｍ秒乃至１０年であり、データの書き込
みは１０ｎ秒乃至１ｍ秒の期間におこなうことが好ましい。そのような条件では、必要な
オン電流と必要なオフ電流の比率（必要なオン電流／必要なオフ電流）は１０６乃至１０
２０、好ましくは１０１４乃至１０２０となる。
なお、図４（Ａ）より明らかであるが、必要なオン電流と必要なオフ電流の比率のほとん
どの部分はサブスレショールド領域での変動である。したがって、サブスレショールド領
域で上記の比率の変動が得られればよい。
一般に、サブスレショールド領域でのドレイン電流の増加に関しては、理想的な絶縁ゲー
ト型トランジスタではドレイン電流が１０倍となるのに、室温（２５℃）ではゲートの電
位は６０ｍＶ上昇することが必要である。ゲート絶縁膜のトラップ準位等や短チャネル効
果があると、よりゲートの電位をより大きく上昇させる必要がある。
また、温度が高くなると、同様にゲートの電位をより大きく上昇させる必要がある。この
傾向は絶対温度に比例し、例えば、９５℃ではドレイン電流が１０倍となるのに、ゲート
の電位は７３ｍＶ上昇することが必要である。
上記のことを考慮すると、ドレイン電流を例えば、１４桁変動させるには、理想的な絶縁
ゲート型トランジスタではゲートの電位を室温では０．８４Ｖ、９５℃では１．０２Ｖ、
それぞれ変動させることが求められる。現実の絶縁ゲート型トランジスタでは、それより
も大きな変動が要求され、室温では１Ｖ乃至１．５Ｖ、９５℃では１．２Ｖ乃至１．８Ｖ
、ゲートの電位を変動させる必要がある。
換言すると、必要とするオフ抵抗（オフ電流）を得るには、しきい値よりも室温では１Ｖ
以上、９５℃では１．２Ｖ以上、ゲートの電位を低くすることが求められる。図４（Ａ）
には、室温で必要なオフ電流を得るためのゲートの電位をＶ２（ＲＴ）で、高温（９５℃
）で必要なオフ電流を得るためのゲートの電位をＶ２（ＨＴ）で示す。
ところで、十分な長チャネルであり、半導体膜が真性でその厚さが３０ｎｍ以下、酸化シ
リコン換算のゲート絶縁膜の厚さが３０ｎｍ以下である薄膜トランジスタでは、しきい値
は半導体の電子親和力とゲートの仕事関数によってほぼ決定される。例えば、半導体の電
子親和力を４．６電子ボルト、ゲートの仕事関数を５．０電子ボルトとすると、しきい値
は＋０．４ボルト程度となる。
また、例えば、仕事関数が４．１電子ボルトの材料（例えば、アルミニウム）であれば、
しきい値は−０．５ボルト程度となり（図４（Ｂ）の曲線Ｂ参照）、仕事関数が５．９電
子ボルトの材料（例えば、オスミウム）であれば、しきい値は＋１．３ボルト程度となる
（図４（Ｂ）の曲線Ａ参照）。ここで、後者の場合には、＋０．１Ｖ（図４（Ｂ）のＶ２
ａに相当）で９５℃で必要なオフ電流を得ることができる。ただし、短チャネル効果が影
響する場合はゲートの電位をより低くする必要がある。
以下では、第２のトランジスタＴｒ２のしきい値Ｖ１を＋１．５Ｖ、＋０．５Ｖ、−０．
５Ｖとし、として、それぞれについて動作を説明する。また、本実施の形態および以下の
実施の形態では、必要なオフ電流（あるいはオフ抵抗）が得られるゲートの電位Ｖ２［Ｖ
］を（Ｖ１−１．５）［Ｖ］以下とする。
上述のように、端子Ｄの電位が＋３Ｖである場合には、第２のトランジスタＴｒ２をオン
とするには、そのゲート（すなわち端子Ｇ）の電位は、＋３Ｖに第２のトランジスタＴｒ
２のしきい値を加えたもの以上とすることが必要である。したがって、端子Ｇの電位は、
第２のトランジスタＴｒ２のしきい値が、＋１．５Ｖの場合には［４．５＋α］Ｖ、＋０
．５Ｖの場合には［３．５＋α］Ｖ、−０．５Ｖの場合には［２．５＋α］Ｖであること
が必要である。
ここで、αは０以上とするとよく、大きいほど、データの書き込みが速くなるが、当然の
ことながら回路に必要な最高電位が高くなり、また、回路への負担も増加する。一方で、
通常のＣＰＵやメモリとは異なり、本実施の形態のようなプログラムユニットにおいては
、格別の高速性は要求されない場合もある。そのため、α＝０、あるいは場合によってα
＜０としてもよい。
例えば、半導体の移動度が１０ｃｍ２／Ｖｓであれば、α＝０のときのドレイン電流は１
μＡ前後であるが、それでもスイッチングに要する時間は１００ｎ秒以下とできる。スイ
ッチングに要する時間を１μ秒以上としても差し支えないのであれば、α＜０とできる。
また、端子Ｄの電位が０Ｖである場合、その電位が第３のノードＮ３に保持されるが、保
持に必要なオフ電流とするための第２のトランジスタＴｒ２のゲート（すなわち端子Ｇ）
の電位は第２のトランジスタＴｒ２のしきい値より１．５Ｖ引いた値以下とすることが求
められる。すなわち、端子Ｇの電位を、しきい値が、＋１．５Ｖの場合には（０−β）［
Ｖ］、＋０．５Ｖの場合には（−１−β）［Ｖ］、−０．５Ｖの場合には（−２−β）［
Ｖ］とすることが必要である。ここで、βは０以上とするとよい。
すなわち、第２のトランジスタＴｒ２のしきい値を＋１．５Ｖとした場合には、ＶＤＤ、
ＶＳＳ以外に、端子Ｄに必要な＋３Ｖの電位、第２のトランジスタＴｒ２のオンに必要な
＋４．５Ｖ以上の電位という４段階の電位が必要である。なお、第２のトランジスタＴｒ
２のオフに必要な０Ｖ以下の電位はＶＳＳで代用できる。
また、端子Ｄに必要な＋３Ｖの電位も、第２のトランジスタＴｒ２のオンに必要な＋４．
５Ｖ以上の電位で代用することが可能である。その場合、必要な電位は３段階となる。な
お、端子Ｄの電位を＋４．５Ｖ以上の電位とした場合、第３のノードＮ３の電位は、その
電位から第２のトランジスタＴｒ２のしきい値を引いた電位（＋３Ｖ以上の電位）となる
。
また、第２のトランジスタＴｒ２のしきい値を＋０．５Ｖとした場合には、ＶＤＤ、ＶＳ
Ｓ以外に、端子Ｄに必要な＋３Ｖの電位、第２のトランジスタＴｒ２のオンに必要な＋３
．５Ｖ以上の電位、第２のトランジスタＴｒ２のオフに必要な−１Ｖ以下の電位という５
段階の電位が必要である。
なお、端子Ｄに必要な＋３Ｖの電位は、第２のトランジスタＴｒ２のオンに必要な＋３．
５Ｖ以上の電位で代用することが可能である。その場合、必要な電位は４段階となる。な
お、端子Ｄの電位を＋３．５Ｖ以上の電位とした場合、第３のノードＮ３の電位は、その
電位から第２のトランジスタＴｒ２のしきい値を引いた電位（＋３Ｖ以上の電位）となる
。
また、第２のトランジスタＴｒ２のしきい値を−０．５Ｖとした場合には、ＶＤＤ、ＶＳ
Ｓ以外に、端子Ｄに必要な＋３Ｖの電位、第２のトランジスタＴｒ２のオンに必要な＋２
．５Ｖ以上の電位、第２のトランジスタＴｒ２のオフに必要な−２Ｖ以下の電位という５
段階の電位が必要である。
なお、第２のトランジスタＴｒ２のオンに必要な＋２．５Ｖ以上の電位は端子Ｄに必要な
＋３Ｖの電位で代用できる。その場合、必要な電位は４段階となる。第２のトランジスタ
Ｔｒ２のオンに必要な電位を＋３Ｖ、端子Ｄの電位を＋３Ｖとした場合、第３のノードＮ
３の電位は＋３Ｖとなる。
以上のことから、端子Ｄに与える電位（上記の例では＋３Ｖと０Ｖ）のうち、高い方の電
位（上記の例では＋３Ｖ）は第２のトランジスタＴｒ２をオンとするための電位で代用す
ることができる。また、第２のトランジスタＴｒ２のしきい値が十分に高い場合には、第
２のトランジスタＴｒ２をオフとするための電位をＶＳＳで代用できる。その結果、必要
な電位は３段階あるいは４段階となる。
一般に、第２のトランジスタＴｒ２のしきい値をＶ１［Ｖ］とした場合には、ＶＤＤ、Ｖ
ＳＳ以外に、端子Ｄに必要な＋３Ｖの電位、第２のトランジスタＴｒ２のオンに必要な（
Ｖ１＋３＋α）［Ｖ］（α≧０）の電位、第２のトランジスタＴｒ２のオフに必要な（Ｖ
１−１．５−β）［Ｖ］（β≧０）の電位という５段階の電位が必要である。
このうち、Ｖ１≧０であれば、端子Ｄに必要な＋３Ｖの電位は、第２のトランジスタＴｒ
２のオンに必要な電位（Ｖ１＋３＋α）［Ｖ］で代用することが可能である。この場合、
第３のノードＮ３の電位は＋３Ｖ以上となる。また、−３＜Ｖ１＜０であれば、第２のト
ランジスタＴｒ２のオンに必要な電位は、端子Ｄに必要な電位＋３Ｖで代用できる。この
場合、第３のノードＮ３の電位は＋３Ｖとなる。いずれの場合も、必要な電位は１つ少な
くなる。
また、Ｖ１≧１．５［Ｖ］であれば、第２のトランジスタＴｒ２のオフに必要な電位（Ｖ
１−１．５−β）［Ｖ］をＶＳＳで代用できる。この場合、必要な電位はさらに１つ少な
くなる。
上記に示したプログラムユニットの駆動方法では、第２のトランジスタＴｒ２のしきい値
を適切に設定すると、第２のトランジスタＴｒ２のゲートとソース（あるいはドレイン）
間の電位差をより小さくできる。
上記より、第２のトランジスタＴｒ２のゲートの最高電位は（Ｖ１＋３）［Ｖ］以上であ
り、端子Ｄの低い方の電位は０Ｖなので、その差は｜Ｖ１＋３｜［Ｖ］以上である。また
、第２のトランジスタＴｒ２をオフ状態とするときの第２のトランジスタＴｒ２のゲート
の最低電位は（Ｖ１−１．５）［Ｖ］以下であり、端子Ｄの高い方の電位は＋３Ｖなので
、その差は｜Ｖ１−４．５｜［Ｖ］以上である。
すなわち、｜Ｖ１＋３｜［Ｖ］と｜Ｖ１−４．５｜［Ｖ］が等しくなるＶ１を選択すると
、第２のトランジスタＴｒ２のゲートとソース（あるいはドレイン）の間の最高電位差を
最小とできる。すなわち、Ｖ１＝＋０．７５［Ｖ］とすると、第２のトランジスタＴｒ２
のゲートとソース（あるいはドレイン）の間の最高電位差は最小値３．７５Ｖとなる。
（実施の形態３）
以下では、プログラムユニットとして図２（Ｂ）の回路を用いた場合の動作の例について
説明する。図２（Ｂ）に示されるプログラムユニットの第１のノードＮ１と第２のノード
Ｎ２が常に切断状態であるためには第３のノードＮ３の電位は第１のトランジスタＴｒ１
のしきい値にＶＤＤを加えたもの以上であることが必要となる。ここでは、第１のトラン
ジスタＴｒ１のしきい値を−０．５Ｖとすると、第３のノードＮ３の電位は＋１．５Ｖ以
上であることが求められる。実際にはオフ抵抗を十分に高くするために、第３のノードＮ
３の電位は＋２Ｖ以上とするとよい。
同様に、プログラムユニットの第１のノードＮ１と第２のノードＮ２が常に接続状態であ
るためには第３のノードＮ３の電位は第１のトランジスタＴｒ１のしきい値にＶＳＳを加
えたもの以下であることが必要となる。したがって、第３のノードＮ３の電位は−０．５
Ｖ以下であることが求められる。実際にはオン抵抗を十分に低くするために、第３のノー
ドＮ３の電位は−１Ｖ以下とするとよい。
したがって、端子Ｄの電位は、−１Ｖ以下か＋２Ｖ以上とすることが求められる。ここで
は、端子Ｄの電位を−１Ｖあるいは＋２Ｖとする。すなわち、端子Ｄが＋２Ｖであれば、
プログラムユニットの第１のノードＮ１と第２のノードＮ２は切断され、端子Ｄが−１Ｖ
であれば、第１のノードＮ１と第２のノードＮ２は接続される。
端子Ｄが上記の条件のときの第２のトランジスタＴｒ２の動作について考察する。端子Ｄ
の電位が＋２Ｖの場合には、端子Ｇの電位は＋２Ｖに第２のトランジスタＴｒ２のしきい
値を加えたもの以上であることが必要である。したがって、端子Ｇの電位は、しきい値が
、Ｖ１［Ｖ］の場合には（Ｖ１＋２＋α）［Ｖ］であることが必要である。ここで、αは
０以上とするとよい。
また、端子Ｄの電位が−１Ｖである場合、その電位は、第３のノードＮ３に保持されるが
、保持に必要なオフ電流とするためのゲートの電位はしきい値より、１．５−（−１）＝
２．５［Ｖ］引いた値以下とすることが求められる。すなわち、ゲートの電位を、（Ｖ１
−２．５−β）［Ｖ］とすることが必要である。ここで、βは０以上とするとよい。
すなわち、ＶＤＤ、ＶＳＳ以外に、端子Ｄに必要な−１Ｖの電位、第２のトランジスタＴ
ｒ２のオンに必要な（Ｖ１＋２＋α）［Ｖ］（α≧０）の電位、第２のトランジスタＴｒ
２のオフに必要な（Ｖ１−２．５−β）［Ｖ］（β≧０）の電位という５段階の電位が必
要である。
ここで、Ｖ１≧＋１．５［Ｖ］であれば、第２のトランジスタＴｒ２のオフに必要な（Ｖ
１−２．５−β）［Ｖ］の電位は、端子Ｄに必要な−１Ｖの電位で代用することが可能で
ある。すなわち、端子Ｇの電位を−１Ｖとすることで十分なオフ特性が得られる。この場
合、必要な電位は１つ少なくなる。
また、Ｖ１≦０［Ｖ］であれば、第２のトランジスタＴｒ２のオンに必要な（Ｖ１＋２＋
α）［Ｖ］の電位はＶＤＤで代用できる。その場合、必要な電位は１つ少なくなる。
さらに、Ｖ１≦＋１．５［Ｖ］であれば、端子Ｄに必要な−１Ｖの電位も第２のトランジ
スタＴｒ２のオフに必要な（Ｖ１−２．５−β）［Ｖ］ の電位で代用できる。すなわち
、端子Ｄの低い方の電位として、（Ｖ１−２．５−β）［Ｖ］を入力し、また、端子Ｇの
電位はＶＤＤとして、第２のトランジスタＴｒ２をオンとした後、端子Ｇの電位を（Ｖ１
−２．５−β）［Ｖ］とする。なお、データ保持の際には端子Ｄの電位はＶＳＳ以上とす
る。
この条件では、当初、第２のトランジスタＴｒ２は、十分なオフ特性が得られないため、
第３のノードＮ３の電位は、（Ｖ１−２．５−β）［Ｖ］から上昇するが、第２のトラン
ジスタＴｒ２ゲートの電位より（Ｖ１−１．５）［Ｖ］だけ高くなる（すなわち、第３の
ノードＮ３の電位が（−１−β）［Ｖ］となる）と、十分なオフ特性が得られるため、そ
れ以上の電位の上昇はない。すなわち、結果的には、第３のノードＮ３には−１Ｖ以下の
電位が書き込まれる。
本実施の形態で示したプログラムユニットの駆動方法では、端子Ｇの最高電位を実施の形
態２の場合よりも小さくできる。実施の形態２の場合においては、第２のトランジスタＴ
ｒ２のゲートの最高電位は、（Ｖ１＋３）［Ｖ］以上であるのに対し、本実施の形態では
、第２のトランジスタＴｒ２のゲートの最高電位は、（Ｖ１＋２）［Ｖ］以上である。す
なわち、１Ｖ低下する。
（実施の形態４）
以下では、プログラムユニットとして図２（Ｃ）の回路を用いた場合の動作の例について
説明する。図２（Ｃ）に示されるプログラムユニットの第１のノードＮ１と第２のノード
Ｎ２が常に接続（あるいは切断）状態であるためには第３のノードＮ３の電位は、実施の
形態２で示したように＋３Ｖ以上（あるいは０Ｖ以下）とするとよい。
しかし、これはプログラムユニットによって接続あるいは切断されることにより構成され
た回路が機能している段階（動作時）で必要とされることであって、プログラムユニット
のコンフィギュレーション処理時には必ずしも必要ではない。例えば、コンフィギュレー
ション処理時には、端子Ｄの電位として＋２Ｖ以下の電位を採用することもできる。
例えば、コンフィギュレーション処理時には、端子Ｄの電位を−１Ｖもしくは＋２Ｖとす
る。この電位を第３のノードＮ３に書き込むには、第２のトランジスタＴｒ２のゲート（
すなわち、端子Ｇ）の電位は（Ｖ１＋２）［Ｖ］以上であればよい。また、このときの端
子Ｅの電位を−１Ｖとする。
また、コンフィギュレーション処理時以外には端子Ｅの電位を１Ｖ上昇させて０Ｖとする
。すると、端子Ｅと容量素子Ｃｓを介して結合する第３のノードＮ３の電位も１Ｖ上昇し
て、０Ｖもしくは＋３Ｖとなる。すなわち、第１のノードＮ１と第２のノードＮ２は接続
か切断かのいずれかの状態となる。
第３のノードＮ３が０Ｖもしくは＋３Ｖであるとき、第２のトランジスタＴｒ２を確実に
オフとするためには、端子Ｇの電位を（Ｖ１−１．５）［Ｖ］以下とすればよい。なお、
端子Ｄの電位は０Ｖ以上であるとよい。
すなわち、ＶＤＤ、ＶＳＳ以外に、（Ｖ１＋２＋α）［Ｖ］（α≧０）の電位、（Ｖ１−
１．５−β）［Ｖ］（β≧０）の電位、−１Ｖの電位という５段階の電位が必要である。
このうち、Ｖ１≧＋０．５［Ｖ］であれば、第２のトランジスタＴｒ２をオフとするため
の（Ｖ１−１．５−β）［Ｖ］という電位は、−１Ｖの電位で代用できる。この場合は４
段階の電位が必要となる。また、Ｖ１≦０［Ｖ］であれば、第２のトランジスタＴｒ２を
オンとするための（Ｖ１＋２＋α）［Ｖ］という電位は、ＶＤＤで代用でき、さらに電位
を１つ減らすことができる。
本実施の形態では必要な電位の範囲（最高電位−最低電位）は３．５Ｖ（Ｖ＜＋０．５［
Ｖ］のとき）あるいは、（Ｖ１＋３）［Ｖ］（Ｖ１≧＋０．５［Ｖ］のとき）であり、実
施の形態２あるいは実施の形態３と比較して１Ｖ小さくできる。
これはコンフィギュレーション処理時と、そうでないとき（動作時）とで端子Ｅの電位を
１Ｖ変動させたためである。回路に必要な最高電位を低下させることは、その電位が与え
られる素子および電位生成回路の負担を低減できるので好ましい。
（実施の形態５）
以下では、プログラムユニットとして図２（Ｃ）の回路を用いた場合の動作の例について
説明する。本実施の形態では、コンフィギュレーション処理時に端子Ｄの電位に応じて、
端子Ｅの電位を変化させる。例えば、端子Ｄの電位が＋１．５Ｖであれば、端子Ｅの電位
を０Ｖ、端子Ｄの電位が０Ｖであれば、端子Ｅの電位を＋１．５Ｖとする。このような場
合、端子Ｅの電位は端子Ｄの電位の相補的な電位である、という。
端子Ｄの電位を第３のノードＮ３に書き込むには、第２のトランジスタＴｒ２のゲート（
すなわち、端子Ｇ）の電位は（Ｖ１＋１．５）［Ｖ］以上であればよい。また、第２のト
ランジスタＴｒ２がオフ状態のときには、第３のノードＮ３の電位は端子Ｅの電位に応じ
て変動する。実際には、プログラムユニットはマトリクス状に配置されているので、当該
プログラムユニットの第２のトランジスタＴｒ２がオフ状態の場合でも、端子Ｅには、他
のプログラムユニットにデータを入力する時に使用される電位（つまり、＋１．５Ｖもし
くは０Ｖ）が印加され、第３のノードＮ３の電位は変動し、その最低値は−１．５Ｖとな
る。第２のトランジスタを確実にオフとするには、端子Ｇの電位を（Ｖ１−３）［Ｖ］以
下とすることが求められる。
また、コンフィギュレーション処理時以外には端子Ｅの電位を＋１．５Ｖとする。すると
、端子Ｅと容量素子Ｃｓを介して結合する第３のノードＮ３の電位は０Ｖもしくは＋３Ｖ
となる。すなわち、第１のノードＮ１と第２のノードＮ２は接続か切断かのいずれかの状
態となる。
すなわち、ＶＤＤ、ＶＳＳ以外に、（Ｖ１＋１．５＋α）［Ｖ］（α≧０）の電位、（Ｖ
１−３―β）［Ｖ］（β≧０）の電位、＋１．５Ｖの電位という５段階の電位が必要であ
る。このうち、Ｖ１≦＋０．５［Ｖ］であれば、第２のトランジスタＴｒ２をオンとする
ための（Ｖ１＋１．５）［Ｖ］以上という電位は、ＶＤＤで代用できる。この場合は４段
階の電位が必要となる。
また、上記の＋１．５Ｖの電位はＶＤＤで代用できる。この場合も４段階の電位でよい。
この場合、例えば、コンフィギュレーション時には、端子Ｄの電位がＶＤＤであれば、端
子Ｅの電位をＶＳＳ、端子Ｄの電位がＶＳＳであれば、端子Ｅの電位をＶＤＤとする。
端子Ｄの電位を第３のノードＮ３に書き込むには、第２のトランジスタＴｒ２のゲート（
すなわち、端子Ｇ）の電位は（Ｖ１＋ＶＤＤ）以上（すなわち、（Ｖ１＋ＶＤＤ＋α）［
Ｖ］（α≧０））であればよい。また、第２のトランジスタＴｒ２がオフ状態のときには
、第３のノードＮ３の電位は端子Ｅの電位に応じて変動する。端子Ｅには、その他のプロ
グラムユニットも接続し、それらのプログラムのための電位が供給されるため、その電位
は、ＶＳＳからＶＤＤの範囲で変動する。
したがって、第３のノードＮ３の電位の最低値は（２×ＶＳＳ−ＶＤＤ）となる。第２の
トランジスタを確実にオフとするには、端子Ｇの電位を（２×ＶＳＳ−ＶＤＤ＋Ｖ１−１
．５）［Ｖ］以下とすることが求められる。すなわち、ＶＤＤ、ＶＳＳ以外に、（Ｖ１＋
ＶＤＤ＋α）［Ｖ］、（２×ＶＳＳ−ＶＤＤ＋Ｖ１−１．５−β）［Ｖ］（β≧０）の電
位という４段階の電位が必要である。以上において、端子Ｇ１の電位の変動は、（２×Ｖ
ＤＤ＋α−２×ＶＳＳ＋１．５＋β）［Ｖ］である。
コンフィギュレーション終了後には、端子Ｅの電位をＶＤＤとする。すると、端子Ｅと容
量素子Ｃｓを介して結合する第３のノードＮ３の電位は（２×ＶＤＤ−ＶＳＳ）もしくは
ＶＳＳとなる。ＶＤＤ＝＋２Ｖ、ＶＳＳ＝０Ｖとすれば、第３のノードＮ３の電位は＋４
Ｖもしくは０Ｖとなり、第１のノードＮ１と第２のノードＮ２を接続あるいは切断するの
に十分である。
以上の例では、コンフィギュレーション終了後には、第３のノードＮ３の電位をＶＤＤよ
りも高くできるが、コンフィギュレーション時には、ＶＤＤよりも低い電位でよい。この
ことは消費電力を低減する上で効果がある。
例えば、ＶＤＤ＝＋２Ｖ、ＶＳＳ＝０Ｖとする場合、本実施の形態の方法でコンフィギュ
レーションする際には、端子Ｄの電位変動が２Ｖなので、１つのパルスを発生させるのに
必要なエネルギーは、パルスが伝わる部分の容量をＣとすると２Ｃであり、本実施の形態
では端子Ｄと端子Ｅの電位を変動させる必要からエネルギーは４Ｃとなる。一方、実施の
形態２あるいは実施の形態３のように、端子Ｄの電位を＋３Ｖ、端子Ｅの電位を０Ｖとす
ると、１つのパルスを発生させるのに必要なエネルギーはそれより大きい４．５Ｃとなる
。したがって、本実施の形態に示す方法ではより消費電力を低減できる。また、コンフィ
ギュレーションに使用する電位が、コンフィギュレーション終了後に回路に使用する電位
と同じであると、回路設計も容易となる。
（実施の形態６）
実施の形態５では、コンフィギュレーション中に、第３のノードＮ３の電位が端子Ｅの電
位の変動を受けて、ＶＳＳよりも低くなることがある。そのため、第２のトランジスタＴ
ｒ２のゲートの最低電位もそれに応じて低下させることが求められる。
本実施の形態では、容量素子Ｃｓの対向電極側に第３のトランジスタＴｒ３を設けること
で、端子Ｅの電位の変動が容量素子Ｃｓに及ばないような構成とすることで、第３のノー
ドＮ３の電位がＶＳＳよりも小さくなることを防止し、よって、第２のトランジスタＴｒ
２のゲートの最低電位を上昇させ、より消費電力を低減させる方法に関する。
第３のトランジスタＴｒ３は、オンオフ比が６桁以上のトランジスタを用いればよい。可
能ならば、第２のトランジスタＴｒ２と同等のオン特性、オフ特性を有することが好まし
い。図２（Ｄ）ではＮチャネル型トランジスタを用いるが、Ｐチャネル型でもよい。第３
のトランジスタＴｒ３のスイッチング速度は、第２のトランジスタＴｒ２と同程度もしく
はそれより高速であれば十分である。ここでは、第２のトランジスタＴｒ２と同様な特性
を有するトランジスタとする。なお、オンオフ比はそれほど大きくなくてもよいので、第
３のトランジスタＴｒ３は、第２のトランジスタＴｒ２よりも短チャネルとできる。
以下、駆動方法について簡単に説明する。ここでは、プログラムユニットにデータを書き
込む際に、端子Ｄの電位をＶＤＤとするとき、端子Ｅの電位をＶＳＳ、端子Ｄの電位をＶ
ＳＳとするとき、端子Ｅの電位をＶＤＤとする。
最初に第２のトランジスタＴｒ２と第３のトランジスタＴｒ３をオンとする。例えば、端
子Ｇ１、端子Ｇ２の電位を（ＶＤＤ＋Ｖ１＋α）［Ｖ］（α≧０）とすればよい。
その後、第２のトランジスタＴｒ２のみをオフとし、端子Ｅの電位をＶＤＤとする。その
結果、第３のノードＮ３の電位は、ＶＳＳもしくは（２×ＶＤＤ−ＶＳＳ）のいずれかと
なる。ＶＤＤはＶＳＳより大きいので、ＶＳＳ＜（２×ＶＤＤ−ＶＳＳ）、である。した
がって、第２のトランジスタＴｒ２をオフとするには、（ＶＳＳ＋Ｖ１−１．５−β）［
Ｖ］（β≧０）とすればよい。
その後、第３のトランジスタＴｒ３をオフとする。例えば、端子Ｇ２の電位を（ＶＳＳ＋
Ｖ１−１．５−β）［Ｖ］とすればよい。
以上において、端子Ｇ１の電位の変動は、（ＶＤＤ＋α−ＶＳＳ＋１．５＋β）［Ｖ］で
ある。これは、実施の形態５の場合よりＶＤＤ−ＶＳＳだけ小さく、消費電力が削減でき
る。
（実施の形態７）
以下では、プログラムユニットとして図２（Ｃ）の回路を用いた場合の動作の例について
説明する。本実施の形態でも、コンフィギュレーション処理時に端子Ｄの電位に応じて、
端子Ｅの電位を相補的に変化させる。例えば、端子Ｄの電位がＶＤＤ（＝＋２Ｖ）であれ
ば、端子Ｅの電位をＶＳＳ（＝０Ｖ）、端子Ｄの電位がＶＳＳであれば、端子Ｅの電位を
ＶＤＤとする。本実施の形態では、Ｖ１は＋１Ｖ以下とする。
第２のトランジスタＴｒ２のゲート（すなわち、端子Ｇ）の電位はＶＤＤとする。すると
、第２のトランジスタＴｒ２がオン状態のときの第３のノードＮ３の電位は（２−Ｖ１）
［Ｖ］あるいは０Ｖのいずれかである。また、第２のトランジスタＴｒ２がオフ状態のと
きの第３のノードＮ３の電位の最低値は−２Ｖであるので、第２のトランジスタＴｒ２を
確実にオフとするには、端子Ｇの電位を（Ｖ１−３．５）［Ｖ］以下とすることが求めら
れる。
また、コンフィギュレーション処理時以外には端子Ｅの電位を＋２Ｖとする。すると、端
子Ｅと容量素子Ｃｓを介して結合する第３のノードＮ３の電位は０Ｖもしくは（４−Ｖ１
）［Ｖ］（≧＋３Ｖ）となる。すなわち、第１のノードＮ１と第２のノードＮ２は接続か
切断かのいずれかの状態となる。
すなわち、ＶＤＤ、ＶＳＳ以外に、（Ｖ１−３．５−β）［Ｖ］（β≧０）の電位を加え
た３段階の電位で回路を動かすことができる。
（実施の形態８）
以下では、プログラムユニットとして図２（Ｃ）の回路を用いた場合の動作の例について
説明する。本実施の形態では、コンフィギュレーション処理時に端子Ｅの電位を変化させ
、＋３Ｖあるいは０Ｖのいずれかとする。一方、端子Ｄの電位は０Ｖに固定する。
第２のトランジスタＴｒ２をオンとするには、端子Ｇの電位は（Ｖ１＋α）［Ｖ］であれ
ばよい。また、第２のトランジスタＴｒ２がオフ状態のときの第３のノードＮ３の電位の
最低値は−３Ｖであるので、第２のトランジスタＴｒ２を確実にオフとするには、端子Ｇ
の電位を（Ｖ１−４．５−β）［Ｖ］とすることが求められる。
また、コンフィギュレーション処理時以外には端子Ｅの電位を＋３Ｖとする。すると、端
子Ｅと容量素子Ｃｓを介して結合する第３のノードＮ３の電位は０Ｖもしくは＋３［Ｖ］
となる。すなわち、第１のノードＮ１と第２のノードＮ２は接続か切断かのいずれかの状
態となる。
すなわち、ＶＤＤ、ＶＳＳ以外に、（Ｖ１＋α）［Ｖ］（α≧０）の電位、（Ｖ１−４．
５−β）［Ｖ］（β≧０）の電位、＋３Ｖの電位の５段階の電位が必要である。ただし、
Ｖ１≦＋２［Ｖ］であれば、（Ｖ１＋α）［Ｖ］の電位はＶＤＤで代用できる。
（実施の形態９）
以下では、プログラムユニットとして図３（Ａ）の回路を用いた場合の動作の例について
説明する。図３（Ａ）に示されるプログラムユニットは、ｎチャネル型の第４のトランジ
スタＴｒ４とｐチャネル型の第５のトランジスタＴｒ５とにより構成されるトランスファ
ーゲート回路を有し、トランスファーゲート回路の一端は第１のノードＮ１に、また他端
は第２のノードＮ２に接続する。
また、第４のトランジスタＴｒ４のゲートおよび第５のトランジスタＴｒ５のゲートは、
それぞれ、第１の容量素子Ｃｓ１、第２の容量素子Ｃｓ２の電極の一方に接続する。また
、第４のトランジスタＴｒ４のゲートおよび第５のトランジスタＴｒ５のゲートは、それ
ぞれ、第６のトランジスタＴｒ６のソースもしくはドレインの一方、第７のトランジスタ
Ｔｒ７のソースもしくはドレインの一方とも接続する。この部分を第４のノードＮ４、第
５のノードＮ５と定義する。
第６のトランジスタＴｒ６のソースもしくはドレインの他方、第７のトランジスタＴｒ７
のソースもしくはドレインの他方は、それぞれ端子Ｄ１、Ｄ２に接続し、第６のトランジ
スタＴｒ６のゲート、第７のトランジスタＴｒ７のゲートは、ともに端子Ｇに接続し、第
１の容量素子Ｃｓ１の他方の電極と、第２の容量素子Ｃｓ２の他方の電極は、それぞれ、
端子Ｅ１、Ｅ２に接続する。
このようなプログラムユニットで第１のノードＮ１と第２のノードＮ２が常に接続（切断
）状態であるためには第４のノードＮ４の電位は、ＶＤＤ以上（ＶＳＳ以下）、第５のノ
ードの電位はＶＳＳ以下（ＶＤＤ以上）であることが求められる。
このため、実施の形態２乃至実施の形態７の場合よりも端子Ｄ１、端子Ｄ２の電位の変動
を小さくできる。例えば、第１のノードＮ１と第２のノードＮ２を接続するには、端子Ｄ
１の電位をＶＤＤ（＝＋２Ｖ）、端子Ｄ２の電位をＶＳＳ（＝０Ｖ）とすればよい。逆に
第１のノードＮ１と第２のノードＮ２を切断するには、端子Ｄ１の電位をＶＳＳ（＝０Ｖ
）、端子Ｄ２の電位をＶＤＤ（＝＋２Ｖ）とすればよい。
そして、第４のノードＮ４と第５のノードＮ５を、そのような電位とするには、第６のト
ランジスタＴｒ６および第７のトランジスタＴｒ７のゲートの電位は、第６のトランジス
タＴｒ６および第７のトランジスタＴｒ７のしきい値に＋２Ｖを加えた値以上とすればよ
い。第６のトランジスタＴｒ６および第７のトランジスタＴｒ７のしきい値がともにＶ１
であれば、端子Ｇの電位を（Ｖ１＋２）［Ｖ］以上とすればよい。
また、第６のトランジスタＴｒ６および第７のトランジスタＴｒ７を確実にオフとするに
は、端子Ｇの電位を（Ｖ１−１．５）［Ｖ］以下とすればよい。
すなわち、この回路では、ＶＤＤ、ＶＳＳ以外に（Ｖ１＋２＋α）［Ｖ］（α≧０）の電
位と（Ｖ１−１．５―β）［Ｖ］（β≧０）の電位という４段階の電位が必要であり、ま
た、最高電位と最低電位の差も３．５Ｖと実施の形態２乃至実施の形態４よりも小さくで
きる。また、Ｖ１が０Ｖ以下であれば、電位（Ｖ１＋２＋α）［Ｖ］（α≧０）はＶＤＤ
で代用でき、Ｖ１が＋１．５Ｖ以上であれば、電位（Ｖ１−１．５―β）［Ｖ］はＶＳＳ
で代用できるため、さらに１つ電位を少なくできる。
（実施の形態１０）
以下では、プログラムユニットとして図３（Ａ）の回路を用いた場合の別の動作の例につ
いて説明する。ここでは、端子Ｅ１、端子Ｅ２の電位をコンフィギュレーション処理時と
その他のときとで異なる値とすることにより、より最高電位と最低電位の差を小さくする
方法について説明する。
実施の形態９で説明したように、第１のノードＮ１と第２のノードＮ２を接続するには、
端子Ｄ１の電位をＶＤＤ（＝＋２Ｖ）、端子Ｄ２の電位をＶＳＳ（＝０Ｖ）とすればよい
。逆に第１のノードＮ１と第２のノードＮ２を切断するには、端子Ｄ１の電位をＶＳＳ（
＝０Ｖ）、端子Ｄ２の電位をＶＤＤ（＝＋２Ｖ）とすればよい。
しかしながら、これはコンフィギュレーション処理時には不要であり、コンフィギュレー
ション処理時にはより変動の低い電位を採用することもできる。例えば、コンフィギュレ
ーション処理時の端子Ｄ１（端子Ｄ２）の電位が＋１Ｖ（０Ｖ）であれば、端子Ｅ１（端
子Ｅ２）の電位を０Ｖ（＋１Ｖ）とする。端子Ｄ１（端子Ｄ２）の電位が０Ｖ（＋１Ｖ）
であれば、端子Ｅ１（端子Ｅ２）の電位を＋１Ｖ（０Ｖ）とする。
そして、第４のノードＮ４の電位や第５のノードＮ５に上記の端子Ｄ１および端子Ｄ２の
電位を書き込むには、第６のトランジスタＴｒ６および第７のトランジスタＴｒ７のゲー
トの電位は、第６のトランジスタＴｒ６および第７のトランジスタＴｒ７のしきい値に＋
１Ｖを加えた値以上とすればよい。すなわち、（Ｖ１＋１）［Ｖ］以上とすればよい。
また、第６のトランジスタＴｒ６および第７のトランジスタＴｒ７がオフ状態のときの第
４のノードＮ４の電位や第５のノードＮ５の電位の最低値は−１Ｖであるので、第６のト
ランジスタＴｒ６および第７のトランジスタＴｒ７を確実にオフとするには、端子Ｇの電
位を（Ｖ１−２．５）［Ｖ］以下とすることが求められる。
コンフィギュレーション処理時以外には、端子Ｅ１および端子Ｅ２の電位をともに＋１Ｖ
とする。すると、第４のノードＮ４の電位や第５のノードＮ５の電位は＋２Ｖあるいは０
Ｖのいずれかとなる。
すなわち、この回路では、ＶＤＤ、ＶＳＳ以外に（Ｖ１＋１＋α）［Ｖ］（β≧０）の電
位、＋１Ｖの電位と（Ｖ１−２．５−β）［Ｖ］（β≧０）の電位という５段階の電位が
必要である。ここで、Ｖ１が＋１Ｖ以下であれば、（Ｖ１＋１＋α）［Ｖ］という電位は
、ＶＤＤで代用できるので、４段階の電位でよい。
（実施の形態１１）
以下では、プログラムユニットとして図３（Ａ）の回路を用いた場合の別の動作の例につ
いて説明する。ただし、本実施の形態では、Ｖ１は＋２Ｖ以下とする。
実施の形態１０と同様にコンフィギュレーション処理時とその他のときとで端子Ｅ１およ
び端子Ｅ２の電位を変化させる。例えば、コンフィギュレーション処理時の端子Ｄ１（端
子Ｄ２）の電位が＋２Ｖ（０Ｖ）であれば、端子Ｅ１（端子Ｅ２）の電位を０Ｖ（＋２Ｖ
）とする。端子Ｄ１（端子Ｄ２）の電位が０Ｖ（＋２Ｖ）であれば、端子Ｅ１（端子Ｅ２
）の電位を＋２Ｖ（０Ｖ）とする。なお、端子Ｇの電位はＶＤＤ（＝＋２Ｖ）とする。
この場合、端子Ｄ１や端子Ｄ２の電位を＋２Ｖとしても、第４のノードＮ４や第５のノー
ドＮ５が＋２Ｖになるわけではなく、＋２Ｖから第６のトランジスタＴｒ６および第７の
トランジスタＴｒ７のしきい値を引いた電位、（２−Ｖ１）［Ｖ］となる。すなわち、第
４のノードＮ４や第５のノードＮ５の電位は（２−Ｖ１）［Ｖ］もしくは０Ｖとなる。
また、第６のトランジスタＴｒ６および第７のトランジスタＴｒ７がオフ状態のときの第
４のノードＮ４の電位や第５のノードＮ５の電位の最低値は−２Ｖであるので、第６のト
ランジスタＴｒ６および第７のトランジスタＴｒ７を確実にオフとするには、端子Ｇの電
位を（Ｖ１−３．５）［Ｖ］以下とすることが求められる。
コンフィギュレーション時以外には、端子Ｅ１および端子Ｅ２の電位をともに＋２Ｖとす
る。すると、第４のノードＮ４の電位や第５のノードＮ５の電位は（４−Ｖ１）［Ｖ］（
≧＋２［Ｖ］）あるいは０Ｖのいずれかとなる。
すなわち、この回路では、ＶＤＤ、ＶＳＳ以外に（Ｖ１−３．５−β）［Ｖ］（β≧０）
の電位という３段階の電位が必要である。
（実施の形態１２）
以下では、プログラムユニットとして図３（Ｂ）の回路を用いた場合の動作の例について
説明する。図３（Ｂ）に示されるプログラムユニットは、回路構成のほとんどは図３（Ａ
）に示すものと同じであるが、第６のトランジスタＴｒ６のソースもしくはドレインの他
方、第７のトランジスタＴｒ７のソースもしくはドレインの他方が共に端子Ｄに接続され
て、回路構成が簡略化されている。
図３（Ａ）のプログラムユニットと同様に第１のノードＮ１と第２のノードＮ２が常に接
続（あるいは切断）状態であるためには第４のノードＮ４の電位は、ＶＤＤ以上（あるい
はＶＳＳ以下）、第５のノードＮ５の電位はＶＳＳ以下（あるいはＶＤＤ以上）とすれば
よい。
ここでは、端子Ｅ１、端子Ｅ２の電位をコンフィギュレーション処理時とその他のときと
で異なる値とすることにより、より最高電位と最低電位の差を小さくする方法について説
明する。例えば、コンフィギュレーション処理時の端子Ｅ１の電位を０Ｖのとき端子Ｅ２
の電位を＋２Ｖ、端子Ｅ１の電位を＋２Ｖのとき端子Ｅ２の電位を０Ｖ、とする。なお、
ここでは端子Ｄの電位は０Ｖに固定する。
第６のトランジスタＴｒ６および第７のトランジスタＴｒ７をオンとするには、端子Ｇの
電位は（Ｖ１＋α）［Ｖ］（α≧０）であればよい。また、第６のトランジスタＴｒ６お
よび第７のトランジスタＴｒ７がオフ状態のときの第４のノードＮ４の電位あるいは第５
のノードＮ５の電位の最低値は−２Ｖであるので、第６のトランジスタＴｒ６および第７
のトランジスタＴｒ７を確実にオフとするには、端子Ｇの電位を（Ｖ１−３．５）［Ｖ］
以下とすることが求められる。
また、コンフィギュレーション処理時以外には端子Ｅ１の電位を＋２Ｖ、端子Ｅ２の電位
を０Ｖとする。すると、第４のノードＮ４および第５のノードＮ５の電位は０Ｖもしくは
＋２［Ｖ］のいずれかとなる。すなわち、第１のノードＮ１と第２のノードＮ２は接続か
切断かのいずれかの状態となる。
以上の動作において、ＶＤＤ、ＶＳＳ以外に、（Ｖ１＋α）［Ｖ］（α≧０）の電位、（
Ｖ１−３．５−β）［Ｖ］（β≧０）の電位の４段階の電位で回路を動かすことができる
。ただし、Ｖ１≦＋２［Ｖ］であれば、（Ｖ１＋α）［Ｖ］の電位はＶＤＤで代用できる
。
（実施の形態１３）
以下では、プログラムユニットとして図５（Ａ）の回路を用いた場合の動作の例について
説明する。図５（Ａ）に示されるプログラムユニットは、図３（Ａ）に示すプログラムユ
ニットにおいて、端子Ｄ１に端子Ｅ２を接続し、端子Ｅ１に端子Ｄ２を接続したものであ
る。
コンフィギュレーション時には、端子Ｄと端子Ｅに互いに相補的な電位を与える。例えば
、端子Ｄの電位がＶＤＤであれば、端子Ｅの電位はＶＳＳとし、端子Ｄの電位がＶＳＳで
あれば端子Ｅの電位はＶＤＤとする。
図５（Ａ）のプログラムユニットの第１のノードＮ１と第２のノードＮ２が常に接続（あ
るいは切断）状態であるためには第４のノードＮ４の電位は、ＶＤＤ以上（あるいはＶＳ
Ｓ以下）、第５のノードＮ５の電位はＶＳＳ以下（あるいはＶＤＤ以上）とすればよい。
第６のトランジスタＴｒ６および第７のトランジスタＴｒ７をオンとするには、端子Ｇの
電位は（ＶＤＤ＋Ｖ１＋α）［Ｖ］（α≧０）であればよい。また、第６のトランジスタ
Ｔｒ６および第７のトランジスタＴｒ７がオフ状態のときの第４のノードＮ４の電位ある
いは第５のノードＮ５の電位の最低値は（２×ＶＳＳ−ＶＤＤ）であるので、第６のトラ
ンジスタＴｒ６および第７のトランジスタＴｒ７を確実にオフとするには、端子Ｇの電位
を（Ｖ１−１．５＋２×ＶＳＳ−ＶＤＤ）［Ｖ］以下とすることが求められる。
また、コンフィギュレーション処理時以外には端子Ｄ、端子Ｅの電位をともにＶＤＤとす
る。すると、第４のノードＮ４および第５のノードＮ５の電位はＶＳＳもしくは（２×Ｖ
ＤＤ−ＶＳＳ）のいずれかとなる。すなわち、第１のノードＮ１と第２のノードＮ２は接
続か切断かのいずれかの状態となる。
以上の動作において、ＶＤＤ、ＶＳＳ以外に、（ＶＤＤ＋Ｖ１＋α）［Ｖ］（α≧０）の
電位、（Ｖ１−１．５＋２×ＶＳＳ−ＶＤＤ−β）［Ｖ］（β≧０）の電位の４段階の電
位で回路を動かすことができる。ただし、Ｖ１≦０［Ｖ］であれば、（ＶＤＤ＋Ｖ１＋α
）［Ｖ］の電位はＶＤＤで代用できる。
（実施の形態１４）
以下では、プログラムユニットとして図５（Ｂ）の回路を用いた場合の動作の例について
説明する。図５（Ｂ）に示されるプログラムユニットは、図２（Ｄ）に示すプログラムユ
ニットにおいて、第３のトランジスタＴｒ３の機能を、第８のトランジスタＴｒ８と第９
のトランジスタＴｒ９によって構成されるトランスファーゲートによっておこなうもので
ある。
すなわち、第２のトランジスタＴｒ２と第８のトランジスタＴｒ８と第９のトランジスタ
Ｔｒ９によって構成されるトランスファーゲートが図２（Ｄ）に示すプログラムユニット
と同様にオンオフするようにする。
したがって、端子Ｇ２および端子Ｇ３の電位として、ＶＤＤあるいはＶＳＳを用いること
ができ、より消費電力を低減できる。また、その他の動作は、図２（Ｄ）に示すプログラ
ムユニットと同様におこなうことができる。
コンフィギュレーション時には、端子Ｄと端子Ｅに相補的な電位を与える。例えば、端子
Ｄの電位がＶＤＤであれば、端子Ｅの電位はＶＳＳとし、端子Ｄの電位がＶＳＳであれば
端子Ｅの電位はＶＤＤとする。図５（Ｂ）のプログラムユニットの第１のノードＮ１と第
２のノードＮ２が常に接続（あるいは切断）状態であるためには第３のノードＮ３の電位
は、ＶＤＤ以上（あるいはＶＳＳ以下）とすればよい。
第２のトランジスタＴｒ２をオンとするには、端子Ｇ１の電位は、（ＶＤＤ＋Ｖ１＋α）
［Ｖ］（α≧０）であればよい。また、第２のトランジスタＴｒ２がオフ状態のときの第
３のノードＮ３電位の最低値はＶＳＳとできるので、第３のトランジスタＴｒ３を確実に
オフとするには、端子Ｇ１の電位を（Ｖ１−１．５＋ＶＳＳ）［Ｖ］以下とすればよい。
第２のトランジスタＴｒ２をオフし、端子Ｅの電位をＶＤＤとする。すると、第３のノー
ドＮ３の電位はＶＳＳもしくは（２×ＶＤＤ−ＶＳＳ）のいずれかとなる。すなわち、第
１のノードＮ１と第２のノードＮ２は接続か切断かのいずれかの状態となる。その後、第
８のトランジスタＴｒ８と第９のトランジスタＴｒ９をオフとする。
以上の動作において、ＶＤＤ、ＶＳＳ以外に、（ＶＤＤ＋Ｖ１＋α）［Ｖ］（α≧０）の
電位、（ＶＳＳ＋Ｖ１−１．５−β）［Ｖ］（β≧０）の電位の４段階の電位で回路を動
かすことができる。ただし、Ｖ１≦０［Ｖ］であれば、（ＶＤＤ＋Ｖ１＋α）［Ｖ］の電
位はＶＤＤで代用できる。
（実施の形態１５）
本実施の形態では、本発明の一態様をＦＰＧＡに適用する例を説明する。ＦＰＧＡでは、
図６（Ａ）に示すように、複数のロジックセル（ＬＣ１乃至ＬＣ９）がマトリクス状に形
成されている。各ロジックセルはマトリクス状に張り巡らされた配線と、配線と配線を接
続するために設けられたスイッチによって、他のロジックセルと接続される。
１つのスイッチは図６（Ｂ）に示されるように６つのプログラムユニット（ＰＤ１乃至Ｐ
Ｄ６）を有し、縦横の配線と接続するように構成される。従来、このようなスイッチはＳ
ＲＡＭあるいはＥＥＰＲＯＭを有するプログラムユニットによって形成されてきたが、そ
のことによるデメリットは既述のとおりである。
本実施の形態では、これらのスイッチを、２つのスイッチング素子と１つの容量素子を有
するプログラムユニットで構成することにより、より集積度を高め、特性を向上させるこ
とができる。以下、図７乃至図１０を用いてスイッチの構成を説明する。
図７および図８は、スイッチを構成する主要な配線やコンタクトプラグ等のレイアウトを
示す。また、点線Ａ−Ｂおよび点線Ｃ−Ｄは図中の同じ位置を示す。なお、図７および図
８に関しては、公知の半導体作製技術あるいは特許文献１、特許文献４乃至特許文献６を
参照すればよい。
図７（Ａ）は基板表面に形成された素子分離絶縁物１０２と素子形成領域１０１ａ、素子
形成領域１０１ｂの位置を示す。なお、図６（Ｂ）に示されるような、交差する２つの方
向に延びる配線（図６（Ｂ）では縦方向の配線１１４ａと配線１１４ｂ、横方向の配線１
１１ａと配線１１１ｂ）を結ぶ６つのスイッチング素子を作製する場合、最も面積を削減
した場合でも、２つの独立した素子形成領域（図７（Ａ）では素子形成領域１０１ａと素
子形成領域１０１ｂ）が必要である。
図７（Ｂ）は、素子分離絶縁物１０２と素子形成領域１０１ａ、素子形成領域１０１ｂの
上に形成される第１層配線１０３ａ乃至第１層配線１０３ｌと第１コンタクトプラグ１０
５の位置を示す。
ここで、第１層配線１０３ａ乃至１０３ｅは素子形成領域１０１ａを横断するように形成
され、第１層配線１０３ｆは素子形成領域１０１ｂを横断するように形成される。すなわ
ち、第１層配線１０３ａ乃至１０３ｆのそれぞれは、各プログラムユニットを構成する第
１のスイッチング素子のゲートとなる。
素子形成領域１０１ａと素子形成領域１０１ｂは、第１層配線１０３ａ乃至１０３ｆに応
じた形状の不純物領域（拡散領域）を有するとよい。
このことから明らかであるが、素子形成領域１０１ａ、素子形成領域１０１ｂのＣ−Ｄ方
向の長さが、第１のスイッチング素子のトランジスタのチャネル幅となる。したがって、
第１のスイッチング素子のオン抵抗を下げるには素子形成領域１０１ａ、素子形成領域１
０１ｂのＣ−Ｄ方向の長さを可能な限り大きくする（同時に第１層配線１０３ａ乃至１０
３ｆも長くする）ことが望ましい。
具体的には、第１のスイッチング素子のトランジスタのチャネル幅が、チャネル長の２倍
乃至１０倍とするとよい。なお、チャネル長も最小線幅の２倍以上とするとよい。本実施
の形態のプログラムユニットでは、従来のプログラムユニットと異なり、ＳＲＡＭのよう
に面積の大きな構造物を有しないため、その分を第１のスイッチング素子のトランジスタ
に用いることができる。そのため、短チャネル効果がなく、オン電流が大きく、オフ電流
が小さい特性を実現できる。
また、第１層配線１０３ｇ乃至１０３ｌはその上にコンタクトプラグを形成する際に、パ
ッドとして機能する。
図７（Ｃ）は、第１層配線１０３ａ乃至第１層配線１０３ｌと第１コンタクトプラグ１０
５の上に形成される半導体層１０６ａ乃至半導体層１０６ｆの位置を示す。半導体層１０
６ａ乃至半導体層１０６ｆとしては、多結晶あるいは非晶質あるいはそれらの混合状態の
シリコン、酸化物半導体等を用いればよい。
図８（Ａ）は、半導体層１０６ａ乃至半導体層１０６ｆの上に形成される第２層配線１０
８ａ乃至第２層配線１０８ｇと第２コンタクトプラグ１１０の位置を示す。ここで、第２
層配線１０８ａは、図に示すように横方向に延在する。第２層配線１０８ａは各プログラ
ムユニットを構成する第２のスイッチング素子のゲートとなる。
また、第２層配線１０８ｂ乃至第２層配線１０８ｇは、それぞれ、第１層配線１０３ａ乃
至１０３ｆと概略重なるように形成され、それらによって、容量素子が形成される。した
がって、第１層配線１０３ａ乃至１０３ｆがＣ−Ｄ方向に長く形成されると、容量素子の
容量も大きくなり、プログラムユニットの電荷保持特性（すなわち、コンフィギュレーシ
ョンデータの保持特性）が向上する。
なお、第２層配線１０８ｂ乃至第２層配線１０８ｇのそれぞれは、その上に形成される第
２コンタクトプラグ１１０等を介して、後に形成されるデータ配線（コンフィギュレーシ
ョンデータを伝送する配線）と平行な配線に接続される。
図８（Ｂ）は、第２層配線１０８ａ乃至第２層配線１０８ｇと第２コンタクトプラグ１１
０の上に形成される第３層配線１１１ａと第３層配線１１１ｂと第３コンタクトプラグ１
１３の位置を示す。ここで、第３層配線１１１ａは、第１層配線１０３ａの左側の不純物
領域と、第１層配線１０３ｄと第１層配線１０３ｅに挟まれた不純物領域とに接続する。
また、第３層配線１１１ｂは、第１層配線１０３ｂと第１層配線１０３ｃに挟まれた不純
物領域と、第１層配線１０３ｅの右側の不純物領域とに接続する。
図８（Ｃ）は、第３層配線１１１ａ、第３層配線１１１ｂと第３コンタクトプラグ１１３
の上に形成される第４層配線１１４ａ、第４層配線１１４ｂと第４コンタクトプラグ１１
６の位置を示す。ここで、第４層配線１１４ａは、第１層配線１０３ａと第１層配線１０
３ｂに挟まれた不純物領域と、第１層配線１０３ｆの右側の不純物領域とに接続する。ま
た、第４層配線１１４ｂは、第１層配線１０３ｃと第１層配線１０３ｄに挟まれた不純物
領域と、第１層配線１０３ｆの左側の不純物領域とに接続する。
以上から明らかなように、第１層配線１０３ａは、図６（Ｂ）のプログラムユニットＰＤ
１の第１のスイッチング素子を制御することに使用される。すなわち、第１層配線１０３
ａの電位によって、プログラムユニットＰＤ１の第１のスイッチング素子をオンとするこ
とやオフとすることができる。同じく第１層配線１０３ｂはプログラムユニットＰＤ２の
第１のスイッチング素子、第１層配線１０３ｃはプログラムユニットＰＤ３の第１のスイ
ッチング素子、第１層配線１０３ｄはプログラムユニットＰＤ４の第１のスイッチング素
子、第１層配線１０３ｅはプログラムユニットＰＤ５の第１のスイッチング素子、第１層
配線１０３ｆはプログラムユニットＰＤ６の第１のスイッチング素子を制御することに使
用される。
図９は図７、図８の点線Ａ−Ｂに沿った断面を作製工程順に示すものである。また、図１
０は図７、図８の点線Ｃ−Ｄに沿った断面を作製工程順に示すものである。
図９（Ａ）は、基板１０１に素子分離絶縁物１０２を形成した状態を示す。図９（Ｂ）は
、さらに、第１層配線１０３ａ乃至第１層配線１０３ｆ、第１層間絶縁物１０４、第１コ
ンタクトプラグ１０５を形成した状態を示す。
図９（Ｃ）は、さらに、ゲート絶縁物１０７、第２層配線１０８ｂ乃至第２層配線１０８
ｇ、第２層間絶縁物１０９、第２コンタクトプラグ１１０を形成した状態を示す。図９（
Ｄ）は、さらに、第３層配線１１１ａおよび第３層配線１１１ｂ、第３層間絶縁物１１２
、第３コンタクトプラグ１１３、第４層配線１１４ａおよび第４層配線１１４ｂ、第４層
間絶縁物１１５を形成した状態を示す。
図１０（Ａ）は、基板１０１に素子分離絶縁物１０２を形成した状態を示す。図１０（Ｂ
）は、さらに、第１層配線１０３ａおよび第１層配線１０３ｇ、第１層間絶縁物１０４を
形成した状態を示す。図１０（Ｃ）は、さらに、半導体層１０６ａ、ゲート絶縁物１０７
を形成した状態を示す。
図１０（Ｄ）は、さらに、第２層配線１０８ａおよび第２層配線１０８ｂ、第２層間絶縁
物１０９、第２コンタクトプラグ１１０を形成した状態を示す。第２層配線１０８ａはプ
ログラムユニットの第２のスイッチング素子のゲートである。一方、第１層配線１０３ａ
と第２層配線１０８ｂとで、ゲート絶縁物１０７を誘電体とする容量素子が構成される。
なお、第２のスイッチング素子のチャネル長は、第１層配線１０３ａと第１層配線１０３
ｇの間隔であるので、第２のスイッチング素子のオフ抵抗を高くするには、可能な限り第
１層配線１０３ａと第１層配線１０３ｇの間隔を大きくすることが有効である。これは、
短チャネル効果によるオフ抵抗の低減を避けるためにも好ましい。
図１０（Ｅ）は、さらに、第３層配線１１１ａ、第３層間絶縁物１１２、第３コンタクト
プラグ１１３、第４層間絶縁物１１５、第４コンタクトプラグ１１６を形成した状態を示
す。第４コンタクトプラグ１１６の上には、第２層配線１０８ａと交差するデータ配線を
形成すればよい。本実施の形態で作製されるプログラムユニットは図２（Ｃ）に示すもの
と同等な回路構成を有する。
なお、第２のスイッチング素子あるいは容量素子は上記とは異なる層にも形成できるので
、スイッチの領域をより狭くし、ロジックセルの領域をより広くできる。例えば、スイッ
チの領域を、図７（Ａ）の素子形成領域１０１ａ、素子形成領域１０１ｂ近傍だけとする
こともできる。図１１を用いてその例を説明する。
図１１は、図１０と同様な断面構造を示す。ただし、その多くの部分はロジックセル領域
（ＬＣ Ｒｉｇｉｏｎ）である。なお、図１１およびそれに関する説明においては、コン
タクトプラグに符号を付さない。
図１１（Ａ）は基板２０１に素子分離絶縁物２０２と第１層配線２０３ａ乃至第１層配線
２０３ｄを形成した状態を示す。ここで、第１層配線２０３ａ、第１層配線２０３ｃおよ
び第１層配線２０３ｄはロジックセル領域にあるトランジスタの配線である。一方、第１
層配線２０３ｂはプログラムユニットの第１のスイッチング素子のゲートである。
図１１（Ｂ）は素子分離絶縁物２０２と第１層配線２０３ａ乃至第１層配線２０３ｄの上
に、第１層間絶縁物２０４と第１コンタクトプラグを、さらに、それらの上に、第２層配
線２０８ａ乃至第２層配線２０８ｄ、第２層間絶縁物２０９と第２コンタクトプラグを、
さらに、それらの上に、第３層配線２１１ａ乃至第３層配線２１１ｃ、第３層間絶縁物２
１２と第３コンタクトプラグを形成した状態を示す。
ここで、第２層配線２０８ａ乃至第２層配線２０８ｄ、第３層配線２１１ａ乃至第３層配
線２１１ｃのうち、プログラムユニットに関連するものは、第２層配線２０８ｂと第３層
配線２１１ｂのみであり、その他は、ロジックセルに関する配線である。図１１では、ロ
ジックセルに関する配線は第３層配線までとするが、必要によっては、さらに上層の配線
層をロジックセルのために使用してもよい。
図１１（Ｃ）は第３層配線２１１ａ乃至第３層配線２１１ｃ、第３層間絶縁物２１２と第
３コンタクトプラグの上に、第４層配線２１４ａおよび第４層配線２１４ｂを第４層間絶
縁物２１５に埋め込むように形成し、その上に半導体層２０６、ゲート絶縁物２０７、第
５層配線２１７ａおよび第５層配線２１７ｂ、第５層間絶縁物２１８、第４コンタクトプ
ラグを形成した状態を示す。
図１１（Ｃ）において、第４層配線２１４ａは、図１０の第１層配線１０３ｇに相当する
もので、パッドとしての機能を有する。また、第５層配線２１７ａは、第２のスイッチン
グ素子のゲートとしての機能を有する。さらに、第２のスイッチング素子のチャネル長は
第４層配線２１４ａと第４層配線２１４ｂの間隔である。また、第４層配線２１４ｂと第
５層配線２１７ｂとで、ゲート絶縁物２０７を誘電体とする容量素子が形成される。この
ような構造を有するプログラムユニットは図２（Ｃ）に示すものと同等な回路構成を有す
る。
図１１（Ｃ）に示されるように、第４層配線２１４ａおよび第４層配線２１４ｂ、半導体
層２０６、ゲート絶縁物２０７、第５層配線２１７ａおよび第５層配線２１７ｂ等を、ロ
ジックセル領域に重ねて形成することで、第２のスイッチング素子のチャネル長を十分に
長く、また、容量素子の面積を十分に大きくすることができる。その結果、コンフィギュ
レーションデータの保持特性に優れたプログラムユニットとすることができる。
なお、図１１のように、多層配線の上層部に第２のスイッチング素子を設ける場合には、
第１のスイッチング素子と第２のスイッチング素子とを接続するために多段のコンタクト
プラグが必要である。そして、これらのコンタクトプラグは下層の配線の影響を受ける。
容量素子の容量が十分に大きくないと、読み出しゲートの電位が、下層の配線の影響で変
動し、意図しない動作を起こすことがある。このようなことを避けるためには、容量素子
の容量を十分に大きくすることが求められる。図１１では、ロジックセル領域の上に十分
な面積があるため、必要な大きさの容量素子を設けることができる。
（実施の形態１６）
本実施の形態では、通常のＤＲＡＭのメモリセルあるいは修正したメモリセルを有するプ
ログラムユニットを用いたＦＰＧＡについて説明する。例えば、プログラムユニットとし
て図２（Ｃ）に示す回路構成のものを用いる際に、第２のトランジスタＴｒ２と容量素子
ＣｓにＤＲＡＭのメモリセルの構造を使用する。
一般にＤＲＡＭは容量素子の電荷が自然に放出されることに伴って、定期的にデータを書
き込む（リフレッシュする）必要がある。通常は１秒間に数十回のリフレッシュが必要で
ある。したがって、プログラムユニットに通常のＤＲＡＭのトランジスタとキャパシタを
用いた場合にも、同様に１秒間に数十回、コンフィギュレーションデータを書き込む必要
がある。
なお、例えば、図２（Ｃ）の第２のトランジスタＴｒ２のチャネル長を、通常のＤＲＡＭ
の１０倍、あるいは、容量素子Ｃｓの容量を１０倍とすると、リフレッシュの頻度を１０
分の１とできる。双方を１０倍とするとリフレッシュの頻度を１００分の１とできる。
一方で、このことは、書き込みに必要な時間が１０倍（あるいは１００倍）となることで
もあり、また、そのための面積を必要とする。しかし、このようなことは後述するいくつ
かの要因から許容される。
なお、定期的にコンフィギュレーションデータの書き込みが必要とされると、消費電力が
増えることも懸念されるが、ＳＲＡＭを用いて同様なプログラムユニットを構成する場合
、特に、回路線幅が４０ｎｍ以下では、ＳＲＡＭを駆動する場合の方が消費電力は大きく
なる。
特に、このように定期的にコンフィギュレーションデータを書き込む場合には、その都度
、コンフィギュレーションデータを変更することにより、回路構成を周期的に変更させる
ことができる。すなわち、動的再構成がおこなえる。この場合、実際に存在するロジック
セル数以上で構成される回路と実質的に同等な回路を構成できる。
動的再構成をおこなわない場合には、それに見合うロジックセルを備える必要があり、そ
のためにプログラムユニットが余分に必要であり、また、さらに消費電力が増加する。こ
のような理由から、本実施の形態のような周期的にコンフィギュレーションデータを書き
込む方式は従来の方式より十分に優位である。
図１２は、本実施の形態のプログラムユニットの作製工程を示すある断面図である。図１
２は図１０あるいは図１１に相当する。
図１２（Ａ）は基板３０１に、素子分離絶縁物３０２、第１層配線３０３ａ、第１層配線
３０３ｂ、第１層間絶縁物３０４を形成した様子を示す。ここで、第１層配線３０３ａは
第２のスイッチング素子のゲートに相当し、第１層配線３０３ｂは第１のスイッチング素
子のゲートに相当する。第１層配線３０３ｂに関しては、実施の形態１５を参照すればよ
い。
なお、第１層配線３０３ａ、第１層配線３０３ｂのいずれか一方、あるいは双方を、いわ
ゆるリセス構造のゲートとしてもよい。リセス構造とすると、短チャネル効果を抑制でき
る。また、第１層配線３０３ａの線幅は、通常のＤＲＡＭのメモリセルより長くすると、
第２のスイッチング素子であるトランジスタのチャネルを長くでき、オフ電流を低減でき
る。
図１２（Ｂ）は第１層間絶縁物３０４に、第１コンタクトプラグ３０５を、さらにその上
に第２層配線３０８ａ乃至第２層配線３０８ｃ、第２層間絶縁物３０９、第２コンタクト
プラグ３１０を形成した様子を示す。
第２層配線３０８ｂは第１のスイッチング素子のゲート（第１層配線３０３ｂ）と第２の
スイッチング素子とを接続する。なお、第２層配線３０８ａと第２層配線３０８ｃは、図
８（Ｂ）の第３層配線１１１ａと第３層配線１１１ｂに相当し、ロジックセル間を接続す
る配線である。
図１２（Ｃ）は第２層間絶縁物３０９、第２コンタクトプラグ３１０の上に、第３層配線
３１１ａおよび第３層配線３１１ｂ、第３層間絶縁物３１２、第３コンタクトプラグ３１
３を形成した様子を示す。なお、第３層配線３１１ａと第３層配線３１１ｂは、図８（Ｃ
）の第４層配線１１４ａと第４層配線１１４ｂに相当し、ロジックセル間を接続する配線
である。
図１２（Ｄ）は第３層間絶縁物３１２、第３コンタクトプラグ３１３の上に、第４層配線
３１４、第４層間絶縁物３１５、第４コンタクトプラグ３１６、容量素子３１７、第５層
配線３１８を形成した様子を示す。
第４層配線３１４、第４コンタクトプラグ３１６、容量素子３１７の位置関係は通常のＤ
ＲＡＭを参照すればよい。第４層配線３１４は第４コンタクトプラグ３１６を避けるよう
に配置される。また、第５層配線３１８は第４層配線３１４と平行に配置され、それぞれ
、図２（Ｃ）の端子Ｄと端子Ｅに相当する。第４層配線３１４と第５層配線３１８の電位
はコンフィギュレーションデータの書き込みの際には、相補的な電位関係とするとよい。
本実施の形態のプログラムユニットでは、例えば、第１のスイッチング素子のゲート（第
１層配線３０３ｂ）の上に容量素子を形成できる。加えて、第１のスイッチング素子のゲ
ートの長さ（チャネル幅）を最小線幅の２倍以上とすることもできる。すると、通常のＤ
ＲＡＭのメモリセルで用いられている容量素子よりも多くの容量を有する容量素子を形成
できる。また、第２のスイッチング素子のゲート（第１層配線３０３ａ）の幅（チャネル
長）も通常のＤＲＡＭのメモリセルで用いられているトランジスタの２倍以上とできる。
その結果、通常のＤＲＡＭより大きな容量の容量素子と通常のＤＲＡＭより長いチャネル
のトランジスタの相乗効果により、容量素子に電荷が保持できる時間を通常のＤＲＡＭよ
り長くできる。
一般にＳＲＡＭに必要な面積は５０Ｆ２（Ｆは最小線幅）以上であり、この面積には、第
１のスイッチング素子に相当する部分の面積は含まれていない。仮に、本実施の形態のプ
ログラムユニットの第２のスイッチング素子のゲート（第１層配線３０３ａ）の幅を３Ｆ
、第１のスイッチング素子のゲート（第１層配線３０３ｂ）の長さを９Ｆとしても、これ
らを形成するのに必要な面積は３２Ｆ２である。
つまり、ＳＲＡＭを用いるよりも十分に小さな面積で形成できる。なお、第１のスイッチ
ング素子、第２のスイッチング素子を最小線幅で形成すればより小さな面積（１４Ｆ２）
にプログラムユニットを形成できる。この場合でも、容量素子の形成に用いることのでき
る部分は通常のＤＲＡＭの場合より大きい。
図１３（Ａ）には、このようなプログラムユニットを有する半導体装置の回路構成のブロ
ック図を示す。この半導体装置は、メモリ領域４０１を有する。メモリ領域４０１を構成
するメモリセルの種類は制約されないが、ＤＲＡＭを用いると、上記のプログラムユニッ
トを同時に形成でき、また、ＳＲＡＭよりも消費電力も低く、ソフトエラーも起こりにく
いので好ましい。
メモリ領域４０１には、動的再構成に使用する複数のパターンのコンフィギュレーション
データを格納しておく。例えば、第１乃至第８の計８パターンのコンフィギュレーション
データを格納し、必要時にそれらを出力して、必要とする回路構成を実現させる。
例えば、第１のパターンはａ―ｂ―ｃ―ｄという回路構成、第２のパターンはａ―ｃ―ｂ
―ｄという回路構成、第３のパターンはａ―ｄ―ｂ―ｃという回路構成、とする。それぞ
れの回路構成に応じて、各プログラムユニットの取るべき状態がデータとなっている。そ
して、最初の動作期間では第１のパターンの回路構成を実現し、コンフィギュレーション
データの書き込みの期間をはさんだ次の動作期間では第２のパターンの回路構成を実現す
る。
メモリ領域４０１のビット線４０２の一端は選択回路４０３に接続される。選択回路４０
３はメモリ領域４０１から出力されたデータに応じて、コンフィギュレーションデータに
応じた信号とその相補信号を出力する。なお、相補信号には、コンフィギュレーションデ
ータに応じた信号を得る際のビット線の参照ビット線の信号を用いてもよい。
図１３（Ａ）では、８本のビット線４０２に対して、１つの選択回路４０３が対応する。
すなわち、物理的に、８つのパターンのうちから１つを選択する回路構成となっているが
、これに限られず、１本のビット線４０２に対して、１つの選択回路４０３が対応しても
よい。その場合には仮想的に８つのパターンのうちから１つを選択することとなる。
コンフィギュレーションデータに応じた信号を伝送するデータ配線Ｄとその相補的な信号
を伝送するデータ配線Ｅは、ともに論理回路領域にあるスイッチ４０４にあるプログラム
ユニットに接続され、回路構成を実現させる。ここで、一般にメモリ領域４０１と論理回
路領域は離れているため、データの伝送に時間を要する。時間は配線の容量と配線の抵抗
の積に依存するが、１ｃｍほど離れると数百ｎ秒程度となる。
もし、プログラムユニットに用いた第２のスイッチング素子のチャネルが長く、容量素子
の容量が大きい場合には、データの書き込みに必要な時間も長くなるが、その時間が上記
のデータの伝送に要する時間と同程度かそれより小さければ、好ましくは１０分の１以下
であれば、実用上の問題はほとんどない。
通常のＤＲＡＭのオン状態の時定数は１ｎ秒程度である。プログラムユニットに用いる第
２のスイッチング素子のチャネルが長く、容量素子の容量が大きいため、この時定数が通
常のものの１０倍となったとすると、データの書き込みに必要な時間は１００ｎ秒であれ
ばよい。
したがって、例えば、データの伝送に要する時間が５００ｎ秒であると、プログラムユニ
ットがオンとなった後、オフとなるまでに要する時間は、データの伝送を待つ時間（５０
０ｎ秒）と容量素子に電荷が移動し終わるのに要する時間（１００ｎ秒）の和である。後
者の時間は、第２のスイッチング素子のチャネルを短く、容量素子の容量を小さくすると
短縮できる。しかし、このように前者がほとんどを占めるので、後者をさらに短縮しても
効果は薄い。
一方で、このようにオン状態の時定数の大きな場合には、オフ状態の時定数も同様に、あ
るいは短チャネル効果が抑制されるので、それ以上に大きい。そのため、プログラムユニ
ットに用いる第２のスイッチング素子のチャネルが長く、容量素子の容量が大きいため、
この時定数が通常のものの１０倍となったとすると、通常のＤＲＡＭでは１秒間に６０回
のリフレッシュが必要であったとすれば、１秒間に６回、あるいはそれ以下のリフレッシ
ュでよい。
なお、リフレッシュの頻度を低減できる効果に着目すれば、データの伝送に要する時間が
十分に短くても、プログラムユニットに用いる第２のスイッチング素子のチャネルを長く
、容量素子の容量を大きくしてもよい。
図１３（Ｂ）は本実施の形態のスイッチの形状を示すものであるが、ロジックセルＬＣ１
、ロジックセルＬＣ２、ロジックセルＬＣ４、ロジックセルＬＣ５の中央部に非常にコン
パクトに形成できる。なお、図１３（Ｂ）では、点線枠内に３つのスイッチが形成されて
いる。
図１３（Ｃ）は本実施の形態のＦＰＧＡの動作の様子を示すものである。図１３（Ｃ）に
示されるように、動作期間（論理演算する期間）の合間にコンフィギュレーションをおこ
なう期間が存在する。ここで、１つの動作期間はコンフィギュレーションをおこなう期間
と次にコンフィギュレーションをおこなう期間の間隔で決定され、これは、プログラムユ
ニットの容量素子が電荷を保持することのできる時間である。例えば、上記の例では、１
秒間に６回以下のリフレッシュでよいので、１６７ｍ秒以上である。
しかし、場合によっては、これより短い間隔でコンフィギュレーションをおこなってもよ
い。この間隔は常に同じである必要はなく、必要に応じて変更すればよい。
また、コンフィギュレーションをおこなう期間は、ＦＰＧＡのロジックセルの数によって
決定される。例えば、ロジックセルが１０００行×１０００列の合計１００万個のマトリ
クス（プログラムユニット数は２０００万個以上）であれば、各ロジックセルに付属のス
イッチ等にあるプログラムユニットは１行につき同時に書き込みをおこなえるので、１つ
のプログラムユニットの書き込みに要する時間の１０００倍の時間があればよい。
例えば、上記のように１つのプログラムユニットの書き込みに要する時間が６００ｎ秒で
あれば、その千倍の６００μ秒であれば、すべてのロジックセル間の回路構成を完了でき
る。
また、上述のように、メモリ領域４０１には予め８パターンの回路構成のコンフィギュレ
ーションデータが格納されているので、１００万個のロジックセルでありながら、最大で
８００万個のロジックセルと同等なパフォーマンスを実行できる。
Ｔｒ１ 第１のトランジスタ
Ｔｒ２ 第２のトランジスタ
Ｔｒ３ 第３のトランジスタ
Ｔｒ４ 第４のトランジスタ
Ｔｒ５ 第５のトランジスタ
Ｔｒ６ 第６のトランジスタ
Ｔｒ７ 第７のトランジスタ
Ｔｒ８ 第８のトランジスタ
Ｔｒ９ 第９のトランジスタ
Ｃｓ 容量素子
Ｃｓ１ 第１の容量素子
Ｃｓ２ 第２の容量素子
Ｎ１ 第１のノード
Ｎ２ 第２のノード
Ｎ３ 第３のノード
Ｎ４ 第４のノード
Ｎ５ 第５のノード
ＬＣ１ ロジックセル
ＬＣ２ ロジックセル
ＬＣ３ ロジックセル
ＬＣ４ ロジックセル
ＬＣ５ ロジックセル
ＬＣ６ ロジックセル
ＬＣ７ ロジックセル
ＬＣ８ ロジックセル
ＬＣ９ ロジックセル
ＰＤ１ プログラムユニット
ＰＤ２ プログラムユニット
ＰＤ３ プログラムユニット
ＰＤ４ プログラムユニット
ＰＤ５ プログラムユニット
ＰＤ６ プログラムユニット
１０１ 基板
１０１ａ 素子形成領域
１０１ｂ 素子形成領域
１０２ 素子分離絶縁物
１０３ａ 第１層配線
１０３ｂ 第１層配線
１０３ｃ 第１層配線
１０３ｄ 第１層配線
１０３ｅ 第１層配線
１０３ｆ 第１層配線
１０３ｇ 第１層配線
１０３ｈ 第１層配線
１０３ｉ 第１層配線
１０３ｊ 第１層配線
１０３ｋ 第１層配線
１０３ｌ 第１層配線
１０４ 第１層間絶縁物
１０５ 第１コンタクトプラグ
１０６ａ 半導体層
１０６ｂ 半導体層
１０６ｃ 半導体層
１０６ｄ 半導体層
１０６ｅ 半導体層
１０６ｆ 半導体層
１０７ ゲート絶縁物
１０８ａ 第２層配線
１０８ｂ 第２層配線
１０８ｃ 第２層配線
１０８ｄ 第２層配線
１０８ｅ 第２層配線
１０８ｆ 第２層配線
１０８ｇ 第２層配線
１０９ 第２層間絶縁物
１１０ 第２コンタクトプラグ
１１１ａ 第３層配線
１１１ｂ 第３層配線
１１２ 第３層間絶縁物
１１３ 第３コンタクトプラグ
１１４ａ 第４層配線
１１４ｂ 第４層配線
１１５ 第４層間絶縁物
１１６ 第４コンタクトプラグ
２０１ 基板
２０２ 素子分離絶縁物
２０３ａ 第１層配線
２０３ｂ 第１層配線
２０３ｃ 第１層配線
２０３ｄ 第１層配線
２０４ 第１層間絶縁物
２０６ 半導体層
２０７ ゲート絶縁物
２０８ａ 第２層配線
２０８ｂ 第２層配線
２０８ｃ 第２層配線
２０８ｄ 第２層配線
２０９ 第２層間絶縁物
２１１ａ 第３層配線
２１１ｂ 第３層配線
２１１ｃ 第３層配線
２１２ 第３層間絶縁物
２１４ａ 第４層配線
２１４ｂ 第４層配線
２１５ 第４層間絶縁物
２１７ａ 第５層配線
２１７ｂ 第５層配線
２１８ 第５層間絶縁物
３０１ 基板
３０２ 素子分離絶縁物
３０３ａ 第１層配線
３０３ｂ 第１層配線
３０４ 第１層間絶縁物
３０５ 第１コンタクトプラグ
３０８ａ 第２層配線
３０８ｂ 第２層配線
３０８ｃ 第２層配線
３０９ 第２層間絶縁物
３１０ 第２コンタクトプラグ
３１１ａ 第３層配線
３１１ｂ 第３層配線
３１２ 第３層間絶縁物
３１３ 第３コンタクトプラグ
３１４ 第４層配線
３１５ 第４層間絶縁物
３１６ 第４コンタクトプラグ
３１７ 容量素子
３１８ 第５層配線
４０１ メモリ領域
４０２ ビット線
４０３ 選択回路
４０４ スイッチ

Claims (4)

  1. 第１の論理回路と、第２の論理回路と、前記第１の論理回路と前記第２の論理回路との接続を制御する機能を有するプログラムユニットと、を有し、
    前記プログラムユニットは、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
    コンフィギュレーションデータが前記第２のトランジスタを介して前記プログラムユニットに書き込まれ、
    前記第１のトランジスタのスイッチングが前記コンフィギュレーションデータに応じて制御され、
    前記第１のトランジスタは、チャネル形成領域に単結晶シリコンを有し、
    前記第２のトランジスタは、酸化物半導体層にチャネル形成領域を有し、
    前記容量素子の第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、
    前記容量素子の第２の電極の電位は、コンフィギュレーション処理時と前記コンフィギュレーションデータによって構成される回路が機能している時とで異なることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のトランジスタは、第１の層に設けられ、
    前記第２のトランジスタは、第２の層に設けられ、
    前記第２の層は、前記第１の層よりも上の層であることを特徴とする半導体装置。
  3. 請求項１において、
    前記第１のトランジスタは、コンタクトプラグを介して前記第２のトランジスタと電気的に接続され、
    前記第１のトランジスタは、第１の層に設けられ、
    前記コンタクトプラグは、第２の層に設けられ、
    前記第２のトランジスタは、第３の層に設けられ、
    前記第３の層は、前記第２の層よりも上の層であり、
    前記第２の層は、前記第１の層よりも上の層であることを特徴とする半導体装置。
  4. 請求項１において、
    前記第１のトランジスタは、第１のコンタクトプラグ及び第２のコンタクトプラグを介して前記第２のトランジスタと電気的に接続され、
    前記第１のトランジスタは、第１の層に設けられ、
    前記第１のコンタクトプラグは、第２の層に設けられ、
    前記第２のコンタクトプラグは、第３の層に設けられ、
    前記第２のトランジスタは、第４の層に設けられ、
    前記第４の層は、前記第３の層よりも上の層であり、
    前記第３の層は、前記第２の層よりも上の層であり、
    前記第２の層は、前記第１の層よりも上の層であることを特徴とする半導体装置。
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