TWI514399B - 非揮發性記憶體之冗餘方法 - Google Patents

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Description

非揮發性記憶體之冗餘方法
本發明通常相關於非揮發性記憶體。更明確地說，本發明相關於用於非揮發性記憶體的冗餘方案。
將反熔絲記憶體視為係將資料留存在無電力之記憶體胞元中的非揮發性記憶體。反熔絲裝置係可改變導通狀態的結構，或換言之，將狀態從非導通改變至導通的電子裝置。該等二元狀態可相當於回應電應力，諸如編程電壓或電流，的高電阻及低電阻之其中一者。不同於其他形式的非揮發性記憶體，諸如快閃記憶體、鐵電及磁性記憶體，該反熔絲編程被視為係不可逆的。因此將反熔絲記憶體稱為一次編程(OTP)記憶體。
如美國專利編號第6667902號所展示之使用平面電容器取代儲存電容器作為反熔絲的DRAM-型記憶體陣列已為人所知。圖1係此種記憶體胞元的電路圖，而圖2及3分別顯示圖1之已知反熔絲記憶體胞元的平面圖及橫剖面圖。圖1之記憶體胞元包括用於耦合位元線BL至反熔絲 裝置12之底屏極的傳輸或存取電晶體10。將字組線WL耦合至存取電晶體10的閘極以開啟其，並將用於編程反熔絲裝置12之胞元屏極電壓Vcp耦合至反熔絲裝置12的頂屏極。
可從圖2及3看出，存取電晶體10及反熔絲裝置12的佈置非常直接及簡單。存取電晶體10的閘極14及反熔絲裝置12之頂屏極16係使用相同的多晶矽層構成，彼等跨越主動區18延伸。在各多晶矽層下方的主動區18中，形成用於電性絕緣該多晶矽與下方之該主動區的薄閘極氧化層20，也稱為閘極介電層。擴散區域22及24在閘極14的二側，其中擴散區域24耦合至位元線。雖然未圖示，熟悉本發明之人士將理解可施用標準CMOS處理，諸如側壁間隙形成、輕摻雜擴散(LDD)、及擴散、及閘極矽化。當傳統的單電晶體及電容器胞元組態廣泛地使用的同時，由於該半導體陣列面積的節約，可得到更可取之用於高密度應用的僅需電晶體之反熔絲胞元。此種僅需電晶體之反熔絲必須係可靠而簡單的，以用低成本CMOS製程製造。
根據本發明之實施例，圖4A顯示可使用任何標準CMOS製程製造之反熔絲電晶體的橫剖面圖。在目前顯示的範例中，該反熔絲電晶體與簡單厚閘極氧化物，或具有一浮動擴散終端之輸入/輸出MOS電晶體幾乎完全相同。所揭示之反熔絲電晶體，也稱為分離通道電容器或半電晶體，能可靠地編程，使得該多晶矽閘極及該基材之間的熔 絲連接能可預測地局限在該裝置的特定區域。圖4A的橫剖面圖係沿著圖4B之線B-B'取得，係沿著該裝置的通道長度，其在目前描述的實施例中係p-通道裝置。熟悉本發明之人士將理解本發明可實作為n-通道裝置。
反熔絲電晶體100包括形成在基材通道區域104上的可變厚度閘極氧化物102、多晶矽閘極106、側壁間隙108、場氧化物區域109、擴散區域110、及在擴散區域110中的LDD區域114。將位元線接頭116顯示成與擴散區域110電性接觸。可變厚度閘極氧化物102由厚氧化物及薄閘極氧化物組成，使得該通道長度的一部分由該厚閘極氧化物所覆蓋且該通道長度的其餘部分由該薄閘極氧化物所覆蓋。通常，該薄閘極氧化物係能發生氧化物崩潰的區域。另一方面，與擴散區域110接觸的該厚閘極氧化物邊緣界定防止該閘極氧化物崩潰及在閘極106及擴散區域110之間的電流係用於編程反熔絲電晶體而流動的存取邊緣。當該厚氧化物部延伸入該通道區域中的距離係取決於該遮罩等級時，將該厚氧化物部形成為至少與形成在相同晶片上的高壓電晶體之最小長度一樣長為佳。
在較佳實施例中，擴散區域110係經由位元線接頭116連接至位元線，或用於感測來自多晶矽閘極106之電流的其他線，並可摻雜以順應編程電壓或電流。將擴散區域110形成為鄰近可變厚度閘極氧化物102的厚氧化物部。為另外保護反熔絲電晶體100之邊緣免於受高壓損害、或電流洩漏，可在製程期間引入電阻器保護氧化物(PRO) ，也稱為矽化物保護氧化物，以另外將金屬粒子與側壁間隙108之邊緣分隔。此RPO在矽化製程期間針對僅防止擴散區域110的一部分及多晶矽閘極106之一部分受矽化而使用為佳。
眾所周知，已知矽化電晶體具有較高漏電流，且因此具有較低之崩潰電壓。因此具有非矽化擴散區域110將減少漏電流。擴散區域110可針對低電壓電晶體或高電壓電晶體或該二結果之組合，以相同或不同的擴散設定檔摻雜。
將反熔絲電晶體100之簡化平面圖顯示於圖4B中。可將位元線接頭116使用為視覺參考點，以將該平面圖與圖4A之對應橫剖面圖定位。主動區118係該裝置之形成通道區域104及擴散區域110的區域，其係藉由製程期間的OD遮罩界定。虛輪廓線120界定在製程期間經由OD2遮罩待將該厚閘極氧化物形成於其中的區域。更具體地說，由虛輪廓線120包圍的該區域指定待形成該厚氧化物的區域。OD簡單地說係指氧化物界定遮罩，其在CMOS製程期間用於界定待於基材上形成該氧化物的區域，且OD2係指與第一氧化物界定遮罩不同的第二氧化物界定遮罩。
反熔絲電晶體100的編程係基於閘極氧化物崩潰，以在該閘極及該下方通道之間形成永久連接。閘極氧化物崩潰條件(電壓或電流及時間)主要取決於i)閘極介電層厚度及組成物、ii)缺陷密度、以及iii)閘極區域、閘極/擴散周長。反熔絲電晶體100之厚及薄閘極氧化物組合在該裝置 的薄閘極氧化物部分，特別在氧化物崩潰區域，導致局部下降閘極崩潰電壓。反熔絲電晶體100僅係可使用在OTP記憶體中的一種反熔絲裝置。熟悉本發明之人士將理解不同類型的反熔絲裝置係以相似方式編程。
與任何已製造的半導體記憶體裝置一樣，隨機缺陷可在製造期間發生。更具體地說，記憶體胞元可遭受改變其特徵的物理缺陷。此種缺陷可使該OTP記憶體不可操作，因為資料可能不能可靠地儲存在該等缺陷胞元中。在新製造的反熔絲記憶體陣列中，應將所有該等胞元讀取成具有未編程邏輯狀態。例如，未編程邏輯狀態可對應於「0」。然而，由於製造缺陷，部分該等反熔絲胞元將洩漏電流。在目前範例中，洩漏電流的反熔絲胞元將讀取為邏輯「1」狀態，其對應於該胞元的已編程狀態。將此等類型的缺陷胞元稱為漏胞元。相反地，部分反熔絲胞元可能難以編程，因此當其應讀出為邏輯「1」狀態時，讀出邏輯「0」狀態。將此等類型的缺陷胞元稱為弱胞元。
為改善整體製造良率，已發展冗餘方案以修復具有缺陷胞元的記憶體陣列。可使用包含缺陷胞元的列及/或行以備用列及/或行置換之已為人熟知的冗餘技術。然而，此種技術在試圖向終端使用者保證透明操作及最小效能減少的同時，對重佈線位址引入顯著的邏輯消耗。
於以下的美國專利案中揭示先前之冗餘方案的範例。在美國專利序號第6421799號中，冗餘ROM儲存用於主記憶體之列及行的同位位元。測試電路針對各列及行計算 同位。在美國專利序號第6944083號中，敏感資料的良好複製是儲存在不同的實體位置中。若藉由比較儲存在主記憶體中的資料及儲存在冗餘中之資料而偵測到記憶體的竄改時，將主記憶體中的資料識別為不可使用，並轉而使用自冗餘記憶體取回的資料。在美國專利序號第7047381號中，使用該等冗餘列將多階編程實作在該OTP陣列中。在美國專利序號第7003713號中，OTP模組自該主積體電路接收已加密主資料，並將已校正主資料的副本提供至該主積體電路。
多數的冗餘方案需要顯著的額外邏輯，其極度地增加晶片面積或巨集覆蓋區。因此，需要將邏輯消耗最小化而將整體良率最大化的新冗餘方案。
在第一實施樣態中，提供用於非揮發性記憶體的冗餘方法。該方法包括識別胞元群組之具有缺陷的記憶體胞元，以及當該記憶體胞元具有與待儲存在該記憶體胞元中的資料之位元失配的預設邏輯狀態時，編程待儲存在該胞元群組中之該資料的反相版本。在一實施例中，該方法可另外包括在識別後，藉由比較該記憶體胞元的該預設邏輯狀態與該資料之該位元的邏輯狀態，偵測該資料的該位元，以及當該預設邏輯狀態對應於已編程狀態且該資料之該位元禁止該記憶體胞元的編程時，該預設邏輯狀態與該資料的該位元失配。
在實施樣態的另一實施例中，該胞元群組包括用於儲存編程資料的資料胞元群組以及用於儲存反相狀態位元的反相狀態胞元，其中編程可包括反相該編程資料以及該反相狀態位元。不是具有該缺陷的該記憶體胞元係該資料胞元群組之一胞元，就是具有該缺陷的該記憶體胞元係該反相狀態胞元。在本實施例中，當編程包括禁止該記憶體胞元的編程時，禁止包括在編程前將待儲存在該記憶體胞元中的該資料之該位元再反相，以禁止該記憶體胞元的編程。
在本實施例中，該方法可包括讀取儲存在該胞元群組中之該資料的該反相版本，其包括偵測該反相狀態位元，該反相狀態位元具有指示該資料胞元群組儲存該資料之反相版本的邏輯位準。偵測包括當偵測到具有該邏輯位準的該反相狀態位元時，將該資料之該反相版本再反相。
在本實施樣態的另一實施例中，識別係在編程資料的該反相版本之前之將該資料編程至該胞元群組期間執行，並包括判定該記憶體胞元係不可編程的。判定包括將該記憶體胞元判定為不可編程後，將編程至該胞元群組的該資料反轉。
在第二實施樣態中，提供用於非揮發性記憶體(NVM)的冗餘方法。該方法包括回收NVM胞元之胞元群組中的缺陷胞元、將編程資料儲存在該胞元群組中、設定反相狀態胞元、以及從該胞元群組提供讀取資料。回收係藉由將缺陷胞元設定成永久邏輯狀態而達成。在儲存該編程資料 時，若該缺陷胞元之該永久邏輯狀態與待儲存在該缺陷胞元中的該輸入資料之位元的邏輯狀態失配，將該編程資料相對於由該NVM接收的輸入資料反相。設定包括當該編程資料相對於該輸入資料反相時，將反相狀態胞元設定為預定邏輯狀態。在提供該讀取資料時，若該反相狀態胞元儲存該預定邏輯狀態，將該讀取資料反相。在本實施樣態的實施例中，未編程胞元儲存第一邏輯狀態且已編程胞元儲存第二邏輯狀態，且該缺陷胞元的功能如同已編程胞元。回收因此包括編程該缺陷胞元，以將該第二邏輯狀態儲存為該永久邏輯狀態，且設定該反相狀態胞元因此包括編程該反相狀態胞元，以將該第二邏輯狀態儲存為該預定邏輯狀態。
在第三實施樣態中，提供非揮發性記憶體。該非揮發性記憶體包括用於儲存n-位元項目及反相狀態胞元的n個胞元。該n個胞元儲存n-位元項目，其中該等n個胞元的缺陷胞元可設定成永久邏輯狀態，其中n係至少為1的整數值。當該n個胞元儲存相對於由該非揮發性記憶體接收之輸入資料反相的編程資料時，可將該反相狀態胞元從預置第一邏輯狀態編程為第二邏輯狀態。在本實施樣態的實施例中，該非揮發性記憶體另外包括資料暫存器。該資料暫存器回應於該缺陷胞元之該永久邏輯狀態與待編程至該缺陷胞元的該輸入資料之位元的邏輯狀態之間的失配，將該輸入資料反相為該編程資料，且當該反相狀態胞元儲存該第二邏輯狀態時，將來自該n個胞元的讀取資料反相。 該資料暫存器包括n個暫存器胞元及反相暫存器胞元。該等n個暫存器胞元對應於用於儲存該輸入資料之位元及該讀取資料的位元之該等個n個胞元各者。該等n個暫存器胞元各者回應於編程反相訊號將該輸入資料的該位元反相，並回應於讀取反相訊號將該讀取資料的該位元反相。該反相暫存器胞元對應於該反相狀態胞元，並回應該缺陷胞元之該永久邏輯狀態與待編程至該缺陷胞元的該輸入資料之位元的邏輯狀態之間的失配，提供該編程反相訊號。
根據本實施例，該等n個暫存器胞元各者包括用於儲存該輸入資料之該位元的第一鎖存電路，以及用於儲存該讀取資料之該位元的第二鎖存電路。在本實施例的替代實施例中，該等n個暫存器胞元各者可包括編程資料反相電路，用於回應於該編程反相訊號將該輸入資料的該位元反相；讀取資料反相電路，用於回應於該讀取反相訊號將該讀取資料的該位元反相；或資料失配比較邏輯，用於比較該輸入資料的該位元及該讀取資料之該位元，以提供指示該失配的缺陷訊號。在本實施例的另一替代實施例中，該反相暫存器胞元包括藉由預置該第二邏輯狀態而儲存的第一鎖存電路，以及用於儲存反相狀態位元的第二鎖存電路，該反相狀態位元儲存在該反相狀態胞元中。該反相狀態暫存器胞元將來自耦合至該反相狀態胞元之感測放大器的輸出提供為該讀取反相訊號。該反相狀態暫存器胞元可替代地包括缺陷偵測邏輯，用於回應於該反相狀態胞元之該第二邏輯狀態的偵測而提供該編程反相訊號，或提供指示 該缺陷胞元之該永久邏輯狀態與待編程至該缺陷胞元的該輸入資料之該位元的邏輯狀態之間的失配之偵測訊號。該反相狀態暫存器胞元可另外包括重設電路，用於設定該第一鎖存電路，以儲存該第二邏輯狀態，以及編程資料反相電路，用於回應於該編程反相訊號將該輸入資料的該位元反相。
在審查本發明之具體實施例的以下描述及該等隨附圖式後，本發明之其他實施樣態及特性對熟悉本發明之人士將變得清晰。
10‧‧‧存取電晶體
12‧‧‧反熔絲裝置
14‧‧‧閘極
16‧‧‧頂屏極
18、118‧‧‧主動區
20‧‧‧薄閘極氧化層
22、24‧‧‧擴散區域
100‧‧‧反熔絲電晶體
102‧‧‧可變厚度閘極氧化物
104‧‧‧基材通道區域
106‧‧‧多晶矽閘極
108‧‧‧側壁間隙
109‧‧‧場氧化物區域
110‧‧‧擴散區域
114‧‧‧LDD區域
116‧‧‧位元線接頭
120‧‧‧虛輪廓線
200‧‧‧胞元群組
201‧‧‧資料胞元群組
202、202a、202b‧‧‧反相狀態胞元
204‧‧‧缺陷胞元
210、212、214‧‧‧編程資料
300‧‧‧記憶體裝置
302‧‧‧OTP記憶體陣列
304‧‧‧感測放大器及行選擇電路
306‧‧‧資料暫存器
308‧‧‧資料匯流排驅動器
310‧‧‧自反相資料暫存器
400‧‧‧摺疊位元線記憶體陣列
402、404‧‧‧n-通道反熔絲電晶體
406、408‧‧‧n-通道絕緣電晶體
410‧‧‧預充電電路
412‧‧‧參考電荷電路
414‧‧‧位元線感測放大器
416、418‧‧‧n-通道預充電電晶體
420、422‧‧‧n-通道引導電晶體
424‧‧‧電容電路
426‧‧‧p-通道預充電電晶體
428‧‧‧資料狀態校正器
430、432‧‧‧閘控電晶體
500‧‧‧SI資料暫存器
502、504、600、700‧‧‧SI暫存器胞元
602‧‧‧資料儲存電路
604‧‧‧自動編程禁止電路
606‧‧‧編程資料反相電路
608‧‧‧讀取資料反向電路
610‧‧‧資料失配比較邏輯
612‧‧‧主鎖存器
614‧‧‧從屬鎖存器
616‧‧‧轉移閘控裝置
618‧‧‧輸入閘控裝置
620‧‧‧預充電裝置
622、626‧‧‧耦合裝置
624‧‧‧正反器電路
628‧‧‧及邏輯閘
630、706‧‧‧或邏輯閘
632‧‧‧選擇器
634‧‧‧反相器
702‧‧‧電晶體裝置
704‧‧‧缺陷偵測邏輯
BL、BL*‧‧‧位元線
BLPCH‧‧‧預充電訊號
CK‧‧‧時鐘訊號
d‧‧‧缺陷胞元
DB[1：y]‧‧‧資料匯流排
DEFECT‧‧‧失配旗標
DL‧‧‧資料線
DLi_in‧‧‧輸入資料
E_REF‧‧‧偶數選擇訊號
EVAL‧‧‧評估訊號
EVEN‧‧‧訊號
H_EN‧‧‧高邏輯位準致能訊號
INV‧‧‧反相狀態位元
ISO‧‧‧訊號
L_EN‧‧‧低邏輯位準致能訊號
O_REF‧‧‧奇數選擇訊號
DLi_out‧‧‧輸出資料
PCH‧‧‧預充電訊號
PCH*‧‧‧致能訊號
PGM‧‧‧編程訊號
PGM_INV‧‧‧編程反相訊號
RD_INV‧‧‧讀取反相訊號
READ‧‧‧讀取訊號
RST‧‧‧重設訊號
SA‧‧‧線
SAi_in‧‧‧訊號
SAi_out‧‧‧訊號
VCC‧‧‧電壓供應
Vcp‧‧‧胞元屏極電壓
VPCH‧‧‧預充電電壓
WL‧‧‧字組線
WRITE‧‧‧訊號
現在將僅藉由例示方式並參考該等附圖描述本發明的實施例，其中：圖1係DRAM-型反熔絲胞元的電路圖；圖2係圖1之DRAM-型反熔絲胞元的平面佈置；圖3係圖2之DRAM-型反熔絲胞元沿著線A-A'的橫剖面圖；圖4A係根據本發明實施例之圖4B的反熔絲電晶體之橫剖面圖；圖4B係圖4A之反熔絲電晶體的平面佈置；圖5係描繪根據本實施例之具有缺陷胞元的n-位元項目及其對應反相狀態位元的圖；圖6A、6B、及6C係描繪根據本實施例之範例冗餘操作的圖； 圖7係根據本實施例之具有冗餘系統的記憶體之方塊圖；圖8係圖7所示之記憶體陣列的一部分及感測放大器電路方塊之電路的電路示意圖；圖9係根據本實施例之圖7的n-位元自反相資料暫存器之電路示意圖；圖10係根據本實施例之圖7的n-位元自反相資料暫存器之單位元自反相暫存器胞元的電路示意圖；圖11係根據本實施例之反相狀態位元暫存器的電路示意圖；圖12係根據本實施例之用於操作具有冗餘方案的OTP記憶體之通用方法的流程圖；圖13A及13B係根據本實施例之顯示於圖12的該方法之實施例；圖14係顯示施用至記憶體陣列之目前描述的冗餘技術之範例；圖15係顯示施用至記憶體陣列之目前描述的冗餘技術之替代範例；圖16係顯示施用至記憶體陣列之目前描述的冗餘技術之另一替代範例。
通常，本發明提供用於非揮發性記憶體的冗餘方案，諸如OTP或電性可抹除記憶體，諸如EPROM及快閃記憶 體。該冗餘方案使用非揮發性記憶體中的缺陷胞元，藉由使用該等缺陷胞元儲存資料以增加良率。可使該演算法在編程期間及在讀取操作期間對使用者應用程式透明。在製造後，陣列清除測試在該等記憶體裝置出貨之前實施。此測試識別傾向於比允許設計許可洩漏更多電流的此等記憶體胞元。將該等已識別漏胞元編程為邏輯「1」狀態，因為彼等在非編程狀態中讀出為邏輯「1」狀態。或者，將難以編程的胞元留存為邏輯「0」狀態，因為不能將彼等編程為邏輯「1」狀態。因此將此等缺陷稱為該等胞元的偏壓邏輯狀態。胞元的各群組係8-位元字組或具有任意數量位元的字組，包括使用為反相狀態標記位元之至少一個額外胞元，以指示該儲存資料項目使用偏壓邏輯狀態儲存該資料項目之位元。
茲參考圖5討論目前描述之冗餘技術的通用原理。圖5係描繪由n-位元資料胞元群組201及對應反相狀態胞元202組成之胞元群組200的圖式，其中n可係大於1之任何整數。胞元群組200儲存資料，其由編程資料及反相狀態位元組成。在圖5之目前範例中，資料胞元群組201係8-位元，其中最左側位元或最右側位元之其中一者係最低有效位元(LSB)。在圖5中，小數點係用於視覺區分資料胞元群組201及反相狀態胞元202。假設資料胞元群組201的所有記憶體胞元及反相狀態胞元202具有預置具有「0」之未編程邏輯狀態或「0」之已抹除邏輯狀態。在此範例中，缺陷胞元204在資料胞元群組201中偵測到，並 以字母「d」標記。
根據本實施例，可將d永久地設定為其偏壓邏輯狀態。例如，若缺陷胞元204係當未編程時傾向於讀出邏輯「1」而非正確的邏輯「0」之漏OTP胞元時，則藉由編程缺陷胞元204將d設定為「1」。其次，當將8-位元資料編程至資料胞元群組201時，將缺陷胞元204的設定邏輯「1」狀態與待儲存於其內的編程資料進行比較。若該編程資料位元與缺陷胞元204之設定邏輯狀態失配時，則將該編程資料的所有位元針對編程至資料胞元群組201反相。此外，將該反相狀態位元的預置邏輯狀態反相並編程至反相狀態胞元202。否則，不須反相該編程資料。因此，回收缺陷胞元204並將資料胞元群組201修復成將缺陷胞元204重用於儲存資料位元。須注意待儲存在圖5之胞元群組200中的資料包括待儲存在資料胞元群組201中的編程資料以及待儲存在反相狀態胞元202中反相狀態資料。若無胞元缺陷或無須反相，則反相狀態胞元202仍保持預置未編程狀態，其對應於本範例中的邏輯「0」。
圖6A、6B、以及6C係說明目前描述之冗餘技術的範例，其中該編程資料具有與資料胞元群組201之缺陷胞元的設定邏輯狀態匹配及失配的位元。在圖6A中，圖5之資料胞元群組201具有永久設定為「1」邏輯狀態(d=1)之缺陷胞元204，且由該記憶體裝置接收的編程資料210待儲存在資料胞元群組201中。自資料胞元群組201的右側算來，缺陷胞元204係在位元位置4而編程資料210的位 元位置4係邏輯「0」。為可靠地將編程資料210儲存在資料胞元群組201中，並由於資料胞元群組201之位元位置4及編程資料210的位元位置4之間的失配，將包括編程資料210及該反相狀態位元之該資料的所有位元反相。該反相處理係以圓形箭號說明，並將藉由資料胞元群組201儲存的該結果資料顯示在圖6A的底部。因為資料胞元群組201儲存反相編程資料，將反相狀態胞元202編程為「1」邏輯狀態。該「真」邏輯狀態指示儲存在資料胞元群組201中的該資料相對於其原始版本反相。將儲存在反相狀態胞元202中的該資料稱為反相狀態位元，其稍後在讀取操作期間使用，因此將該資料再反相回其原始狀態。因此，藉由將該已接收編程資料的反相版本儲存在資料胞元群組201中，回收缺陷胞元204，因此即使資料胞元群組具有缺陷胞元204，容許使用資料胞元群組201。
圖6B顯示待將不同編程資料212編程至圖6A所示之資料胞元群組201中的範例。在此範例中，該編程資料的位元位置4及資料胞元群組201之位元位置4二者均為邏輯「1」，且因此匹配。無須將編程資料212反相，且如該直箭號所示地將該編程資料直接儲存在資料胞元群組201中。圖6C顯示將缺陷胞元204設定成邏輯「0」的範例。假設已知資料胞元群組201的位元位置4具有設定為邏輯「0」之缺陷胞元。因為編程資料214的位元位置4為邏輯「1」，其失配。因此，將編程資料214的所有位元反相並儲存在資料胞元群組201中的同時將反相狀態胞 元202編程為邏輯「1」，以指示對應資料胞元群組201儲存反相編程資料。
現在已描述本發明之冗餘觀念，下文係具有目前描述之冗餘方案的記憶體裝置或記憶體巨集的描述。對記憶體裝置的後續參考應理解為包括記憶體巨集。記憶體巨集係可結合入嵌入式晶片或系統中的記憶體電路實例。圖7係根據本實施例之具有冗餘系統的記憶體之方塊圖。該記憶體可係任何非揮發性記憶體，但目前在OTP記憶體的背景中描述。記憶體裝置300包括OTP記憶體陣列302、感測放大器及行選擇電路304、資料暫存器306、以及資料匯流排驅動器308。資料暫存器306包括個別自反相(SI)資料暫存器310。自反相資料暫存器310各者對應於一胞元群組，諸如，圖5及6A、6B、及6C所示之n-位元+1胞元群組200。
OTP記憶體陣列302包括連接至OTP記憶體胞元的位元線及字組線，諸如圖4A及4B所示之OTP反熔絲電晶體裝置100。如本發明中已為人所熟知的，該等位元線係藉由感測放大器及行選擇電路304中的感測放大器電路感測，其可包括用於將多條位元線之一者多工至一感測放大器電路的行選擇電路。感測放大器及行選擇電路304之各感測放大器電路提供用於由SI資料暫存器310中的鎖存電路儲存之1位元的感測讀取資料。在本範例中，各感測放大器電路也從SI資料暫存器310中的鎖存電路接收1位元的編程資料。在圖7中，各感測放大器電路經由SA 線對提供1位元的讀取資料並接收1位元之編程資料，其中將各對顯示為單線SA。在本範例組態中，各SI資料暫存器310接收SA1至SAn，其中n對應於n-位元資料胞元群組201的尺寸。可提昇至m個SI資料暫存器310，其中m係整數值。各SI資料暫存器310另外接收並提供反相狀態位元INV。如先前所提及的，各SI資料暫存器310對應於n-位元+1胞元群組。如將於稍後所更詳細地描述的，在針對編程偵測到上述之失配情況的事件中，各SI資料暫存器310可將已接收之編程資料的所有位元反相，並可回應於讀取操作中的反相狀態位元INV，將所有讀取資料位元反相。
各SI資料暫存器310自寫入資料匯流排(未圖示)接收編程資料，並經由資料線DL1至DLn提供讀取資料。須注意用於1位元之輸入及輸出資料線係以單資料線表示。資料匯流排驅動器308實施已為人熟知之驅動資料匯流排DB[1：y]的功能，其中y<=m×n。DB的寬度取決於記憶體裝置300的組態。若DB的寬度少於m×n，可將額外的多工電路包括在資料匯流排驅動器308的方塊內，用於耦合任何資料線DL1至DLn組。根據本實施例，反相狀態位元INV對SI資料暫存器310及該記憶體陣列係局部的，且因此不以類似讀取資料的方法輸出，也不以類似編程資料的方式接收。
圖8係圖7之記憶體陣列302的一部分及位於感測放大器及行選擇電路方塊304中之與其關聯的位元線感測電 路之示意圖。在本範例中，記憶體陣列302係以摺疊位元線架構組織，其在本發明中已為人所熟知。為簡化該示意圖，僅顯示一摺疊位元線對BL/BL*及二字組線。未顯示用於選擇性地將多條摺疊位元線對耦合至該位元線感測放大器電路的行解碼器電路，以簡化該示意圖。摺疊位元線記憶體陣列400包括連接至OTP記憶體胞元之閘極終端的字組線WL0及WL1，實作在本範例中的n-通道反熔絲電晶體402及404、回應於訊號ISO，用於將該等位元線的上部耦合至該等位元線之下部的n-通道絕緣電晶體406及408、以及位元線感測電路。該位元線感測電路包括預充電電路410、參考電荷電路412、以及位元線感測放大器414。
預充電電路410包括串聯連接於BL及BL*之間並具有連接至預充電訊號BLPCH之閘極終端的二n-通道預充電電晶體416及418。預充電電晶體416及418之共享源極/汲極終端接收預充電電壓VPCH。在操作中，預充電電晶體416及418二者將回應於BLPCH之主動高邏輯位準而開啟，以將位元線BL及BL*預充電至VPCH，準備讀取操作。
參考電荷電路412包括串聯連接於BL及BL*之間的n-通道引導電晶體420及422、實作為n-通道電晶體424的電容電路、及p-通道預充電電晶體426。引導電晶體420具有連接至偶數選擇訊號E_REF的閘極終端，而引導電晶體422具有連接至奇數選擇訊號O_REF的閘極終端 。電容電路424具有連接至電壓供應VCC的閘極終端，並與預充電電晶體426、引導電晶體420及422的共享源極/汲極終端、及電壓供應VCC串聯連接。預充電電晶體426具有連接至預充電或致能訊號PCH*的閘極終端。通常，當接收到低邏輯位準PCH*脈衝時，電容電路424將預充電。該PCH*脈衝週期可基於電晶體424的尺寸及待提供之期望參考電荷而預定。一旦預充電，將引導電晶體420或422的其中一者開啟，以將電容電路424的參考電荷耦合至該對應位元線。例如，加至位元線的電荷可約為50微伏特。須注意訊號E_REF及O_REF可由用於選擇WL0或WL1的相同偶數/奇數定址位元控制。在一實施例中，WL0的啟動將導致E_REF啟動，因此將該參考電荷耦合至該互補位元線。
位元線感測放大器414係由本發明中已為人所熟知的標準交叉耦合反相器電路組成。該電路包括串聯連接至個別n-通道電晶體的二p-通道電晶體。該等p-通道電晶體的共同汲極終端接收高邏輯位準致能訊號H_EN，而該等n-通道電晶體的共同源極終端接收低邏輯位準致能訊號L_EN。H_EN可為已降低之內部VCC位準，同時L_EN可為VSS位準。位元線感測放大器414在DRAM技術中的操作已為人所熟知。當致能訊號H_EN及L_EN在相同時間或在不同時間啟動時，位元線感測放大器414將感測BL及BL*之間的小電壓差，並迅速地將BL及BL*二者驅動至H_EN及L_EN的全邏輯位準狀態。
因為位元線感測放大器414連接至位元線BL及BL*二者，編程該記憶體陣列或自該記憶體陣列讀取的該邏輯狀態將取決於所存取的該記憶體胞元。例如，若反熔絲電晶體402及404二者儲存邏輯「1」，位元線感測放大器414將取決於存取何反熔絲電晶體而鎖存二種不同邏輯狀態。因此，資料狀態校正器428係用於保證讀取及編程對應於邏輯「1」及「0」狀態的電壓位準。在本範例中，若啟動WL0以讀取反熔絲電晶體404，則訊號EVEN將在使BL*耦合至閘控電晶體430之邏輯狀態。或者，若啟動WL1以讀取反熔絲電晶體402，則訊號EVEN將在使BL耦合至閘控電晶體430之相對邏輯狀態。當編程資料待從閘控電晶體432耦合至BL或BL*之其中一者時，資料狀態校正器428的操作也類似。可將資料狀態校正器428實作為由訊號EVEN控制的簡單雙向多工器，其可相關於用於選擇字組線WL0及WL1的該位址。訊號EVEN也可相關於訊號E_REF及O_REF。待編程至該等位元線的資料係經由耦合至SAi_in並受編程訊號PGM控制的n-通道閘控電晶體432提供。待自該等位元線讀取的資料係經由耦合至SAi_out並受讀取訊號READ控制的n-通道閘控電晶體430提供。須注意訊號SAi_in及SAi_out對應於先前討論的SA線對。因此，閘控電晶體432在編程操作期間開啟，而閘控電晶體430在讀取操作期間開啟。變數「i」係在1及最大數n之間的整數值。
圖8之記憶體陣列架構及電路係可使用在本發明實施 例中的非揮發性記憶體陣列組態之一範例，且目前描述的冗餘方案並未受限於圖8之記憶體陣列組態。圖8之記憶體陣列架構，特別係分隔感測放大器輸入及輸出路徑SAi_in及SAi_out的組態，有助於自反相暫存器電路的設計及操作。
圖9係顯示根據本實施例之圖7的一SI資料暫存器310之方塊圖。SI資料暫存器500包括用於待編程至記憶體陣列302或自其讀取之資料的各位元之一SI暫存器胞元502，以及用於該反相狀態位元之SI暫存器胞元504。將SI暫存器胞元502標示為對應於n-位元資料胞元群組201的胞元1至胞元n。如圖9所示，各SI暫存器胞元502經由SAi_in線提供1位元的編程資料至感測放大器，並經由SAi_out線(其中i=1至n)從該感測放大器接收讀取1位元的資料。藉由DLi_in線提供1位元的編程資料，並藉由DLi_out線從該暫存器胞元輸出1位元的讀取資料。
作為編程操作的一部分，將各SI暫存器胞元502組態成比較其之已接收編程資料的邏輯狀態與待編程胞元之邏輯狀態。在先前討論的範例中，設定為邏輯「1」之胞元係漏缺陷胞元。在失配的情形中，提供失配旗標DEFECT並經由該等SI暫存器胞元串接。換言之，各SI暫存器胞元502將其之失配旗標結果與先前SI暫存器胞元502所提供的失配旗標邏輯或運算。最終的DEFECT旗標指示是否有SI暫存器胞元502之一者報告失配，並由 檢查該反相狀態胞元是否有缺陷之SI暫存器胞元504所接收。若一SI暫存器胞元502報告失配或SI暫存器胞元504報告該反相狀態胞元係有缺陷的，則將由SI暫存器胞元504提供的編程反相訊號PGM_INV設定為主動邏輯位準。所有SI暫存器胞元502均接收PGM_INV，並組態成回應於PGM_INV的主動邏輯位準，將彼等的編程資料位元反相。然後將該反相編程資料編程至該資料胞元群組的對應胞元。在本範例中，經由個別SAi_in線將該反相編程資料提供至該感測放大器電路。同樣地，設定該反相狀態位元並編程對應的反相狀態胞元，以指示該編程資料已反相。
在讀取操作中，所有的SI暫存器胞元502從其之個別SAi_out線接收讀取資料，且SI暫存器胞元504接收讀自對應反相狀態胞元之該反相狀態位元的邏輯狀態。若該反相狀態位元在指示該編程資料已反相的邏輯位準，則將讀取反相訊號RD_INV設定為主動邏輯位準。所有SI暫存器胞元502均接收RD_INV，並組態成回應於RD_INV的主動邏輯位準，將彼等的讀取資料位元反相。因此，將該原始編程資料回復並輸出至該等資料匯流排驅動器。因此，SI暫存器胞元502及504可在該暫存器胞元自身內將該編程資料位元或讀取資料位元反相。
圖10係根據本實施例之顯示於圖9的SI暫存器胞元502之電路示意圖。須注意SI暫存器胞元600包括許多與揭示在PAT 3672W-90中之雙功能移位暫存器電路相同的 電路。為簡化該示意圖，有意地省略數個電路。
SI暫存器胞元600包括資料儲存電路602、自動編程禁止電路604、編程資料反相電路606、讀取資料反向電路608、以及資料失配比較邏輯610。應記得該等訊號名稱中的變數「i」代表與其關聯的特定暫存器胞元。
資料儲存電路602負責資料輸入、輸出、及鎖存操作。資料儲存電路602包括連接為主從正反器的主鎖存器612及從屬鎖存器614、轉移閘控裝置616、以及輸入閘控裝置618。鎖存器612及614可實作為具有相對於其輸入之非反相輸出的簡單交叉耦合反相器電路，但將從屬鎖存器614組態成由主鎖存器612覆寫。熟悉本發明之人士將理解可將電晶體尺寸組態成實現此期望功能。將閘控裝置616顯示為n-通道電晶體，但可用傳輸閘或p-通道電晶體置換。閘控裝置616具有連接至時鐘訊號CK的閘極終端，其係受控制的時鐘訊號，以將資料從主鎖存器612序列地移至從屬鎖存器614。當訊號WRITE在主動邏輯位準時，將輸入資料DLi_in經由閘控裝置618提供至主鎖存器612的輸入，該主動邏輯位準在本範例中係高邏輯位準。輸出資料DLi_out係自從屬鎖存器614之輸出提供。將主鎖存器612的輸出，典型地係編程資料，經由終端SAi_in耦合至感測放大器，而將來自該感測放大器的讀取資料從終端SAi_out提供並由從屬鎖存器614儲存。
將自動編程禁止電路604用於驗證編程操作是否成功。自動編程禁止電路604包括串聯地連接於電壓供應，諸 如VDD，及主鎖存器612的輸入之間的預充電裝置620及耦合裝置622。在本實施例中將二裝置620及622顯示為n-通道電晶體。將預充電裝置620的閘極連接至預充電訊號PCH，並將耦合裝置622的閘極連接至從屬鎖存器614的輸出。電壓供應的選擇係取決於由用於選擇待編程記憶體胞元之主鎖存器612所儲存的該邏輯狀態。例如，若主鎖存器612儲存邏輯0(VSS)，以指示編程連接至該位元線之該記憶體胞元，則連接至預充電裝置620的該電壓供應將係VDD。因此，VDD係儲存在用於未待編程的記憶體胞元之主鎖存器612中的邏輯狀態，從而禁止編程連接至該位元線之該胞元。因此若成功地編程該記憶體胞元，該自動編程禁止電路將改變主鎖存器612的狀態。在本範例中，成功編程的記憶體胞元將導致從屬鎖存器614在編程操作後的編程驗證讀取操作中儲存高邏輯狀態。因此，當將PCH驅動至高邏輯位準時，將VDD耦合至主鎖存器612之輸入，以反轉其狀態。
編程資料反相電路606包括由評估訊號EVAL控制的正反器電路624及耦合裝置626。正反器電路624具有接收由主鎖存器612鎖存之編程資料(SAi_in)的D-輸入，並具有非反相輸出(Q)及反相輸出(Q*)，其中該反相輸出連接至耦合裝置626的一終端。將耦合裝置626的另一終端連接至主鎖存器612之輸入，而其閘極終端接收EVAL。正反器電路624回應於在其時鐘輸入接收之PGM_INV的主動邏輯狀態，鎖存出現在其D-輸入的資料並將該資料 的反相版本提供在其反相輸出Q*上。因此，若該編程資料待反相，將PGM_INV驅動至主動邏輯位準，並可將EVAL脈動成簡短地開啟耦合裝置626，以將反相輸出Q*電性連接主鎖存器612之輸入。因此，將主鎖存器612的邏輯狀態反相。可將EVAL的脈衝持續週期選擇成至少長到足以保證覆寫或反轉主鎖存器612。
資料失配比較邏輯610與編程資料反相電路606一起使用，並包括及邏輯閘628及或邏輯閘630。及邏輯閘628具有接收從屬鎖存器614之輸出的第一輸入，及接收主鎖存器612之輸出的第二輸入。及邏輯閘628的目的係偵測待將邏輯「0」編程至設定為永久儲存邏輯「1」之缺陷胞元的情況。如先前針對本範例所討論的，儲存在主鎖存器612中的邏輯「1」禁止編程，因此將邏輯「0」儲存在該選擇胞元中。然而，若該選擇胞元已於先前判定為有缺陷的並預設成儲存邏輯「1」，則在待儲存資料及該胞元的預設邏輯狀態之間有失配。當主鎖存器612及從屬鎖存器614二者儲存邏輯「1」時，此失配情況係藉由及邏輯閘628偵測。因此，及邏輯閘628輸出邏輯「1」輸出，可將其參考為區域DEFECT旗標訊號，然後在或邏輯閘630將其與供應自先前之SI暫存器胞元502的全域DEFECT旗標訊號DEFECTi-1組合。或邏輯閘630的輸出係提供至次一SI暫存器胞元502或SI暫存器胞元504之已更新全域旗標訊號DEFECTi。若SI暫存器胞元600係第一暫存器胞元，由於沒有先前的SI暫存器胞元報告缺 陷，則其或邏輯閘630具有連繫至接地或VSS的一輸入。之後，若DEFECTi係在主動邏輯位準，其在本範例中為邏輯「1」，則將PGM_INV設定成主動邏輯位準以致能該編程資料的反相。
讀取資料反向電路608係連接於SAi_out及從屬鎖存器614的輸入之間，並包括選擇器632及反相器634。當反相器634具有連接至SAi_out的輸入時，將選擇器632顯示成具有用於接收SAi_out的第一輸入及用於接收反相器634之輸出的第二輸入之多工器。選擇器632將來自其第一輸入或第二輸入之一者的資料傳至其輸出，以回應於功能如同選擇訊號的訊號RD_INV。在其預置之非主動邏輯狀態中，RD_INV控制選擇器632以將SAi_out直接傳至從屬鎖存器614。在其主動邏輯狀態中，其中該讀取資料待反相，選擇器632將反相器634之輸出傳至從屬鎖存器614。因此將SAi_out的反相版本儲存在從屬鎖存器614中。
圖11係根據本實施例之圖9的SI暫存器胞元504之電路示意圖。SI暫存器胞元700包括許多與圖10所示之SI暫存器胞元600相同的電路。電路602、604、以及606特別與先前針對SI暫存器胞元600描述的該等電路相同。SI暫存器胞元700不具有用於接收編程資料的輸入閘控裝置618、在用於提供讀取資料的從屬鎖存器614之輸出的輸出終端、讀取資料反向電路608、或資料失配比較邏輯610。SI暫存器胞元700耦合至該記憶體陣列的位元線 及可完全等同地組態成圖8之電路的感測放大器電路。
下文係與圖10之SI暫存器胞元600不同的該等電路之描述。取代具有用於接收編程資料的輸入，SI暫存器胞元700包括由用於回應於重設訊號RST將VDD耦合至主鎖存器612的輸入之電晶體裝置702組成的重設電路。重設訊號RST可係在各編程操作之前提供的脈衝訊號，以設定該反相狀態胞元的預置編程禁止狀態。當該反相狀態位元未設置在該記憶體裝置外部時，SI暫存器胞元700不需要讀取資料反相。可將該SAi_out線使用為該RD_INV訊號，或替代地，從屬鎖存器614的輸出可提供該RD_INV訊號。如先前所描述的，永久地設定或編程為邏輯「1」的該反相狀態位元代表儲存在資料胞元群組201中的該原始編程資料已由於缺陷位元存在於資料胞元群組201中或缺陷反相狀態胞元的存在而反相。
取代資料失配比較邏輯610，缺陷偵測邏輯704將來自最後SI暫存器胞元502的全域旗標DEFECTi-1與從屬鎖存器614的輸出組合。因此，若DEFECTi-1或從屬鎖存器614的輸出之其中一者係在邏輯「1」狀態，則將PGM_INV設定為主動邏輯「1」狀態。在本範例中，若從屬鎖存器614在「1」邏輯狀態，意謂著該對應胞元先前已判定為係有缺陷的，並預編程為特定邏輯狀態。缺陷反相狀態胞元的回收與針對正常資料儲存胞元的回收相同。在本實施例中，缺陷偵測邏輯704包括或邏輯閘706。在先前描述的實施例中，熟悉本發明之人士應理解可將替代 邏輯閘或電路用於實現相同的期望結果，因為編程及未編程邏輯狀態可能相對於針對本實施例之此等討論而反轉。
現在已然描述用於實作本實施例之冗餘方案的範例電路，下文係描述用於操作具有冗餘的已描述記憶體裝置及電路之序列的方法實施例。
圖12係根據本實施例之用於操作具有冗餘方案的記憶體裝置之通用方法的流程圖。該方法在識別並回收缺陷胞元的步驟800開始。此步驟包括在製造時及在終端使用者編程前識別漏胞元，且例如，行為如同已編程胞元之漏胞元的回收包括將彼等預編程為永久邏輯「1」。冗餘已在步驟800之後實作，使得先前之不可使用胞元準備儲存使用者資料。
在步驟802，也可係製造商的該終端使用者將資料編程至該記憶體陣列。將不具有任何缺陷胞元的胞元群組編程，諸如胞元群組200，無須將該編程資料位元及該反相狀態位元反相。具有缺陷胞元的胞元群組，諸如來自步驟800之預編程為「1」的胞元，可能取決於該資料位元位置匹配或失配於對應缺陷胞元之預編程的「1」而反相。
在步驟804，執行讀取操作以從該記憶體陣列讀取資料。若該資料係讀自具有缺陷胞元之胞元群組，則針對輸出將該讀取資料反相為其原始編程資料狀態。否則，將該讀取資料輸出而無須反相。因此，即使編程資料可能以其反相狀態儲存，所產生的讀取資料將始終對應於提供至該記憶體裝置的該原始編程資料。
圖13A及13B顯示於圖12顯示之該方法的特定實施例。在本方法中，假設該等記憶體胞元係OTP記憶體胞元，諸如描述於本申請案中的該等胞元。因此產生對圖10及11之電路示意圖的參考，彼等係針對此等OTP記憶體胞元組態。該方法在使用任何合適測試技術識別缺陷胞元的步驟900開始。例如，在所未編程胞元上實施的讀取操作可協助判定是否有任何「漏胞元」。因為此種漏胞元的行為傾向於如同已編程胞元，在步驟902將已偵測缺陷胞元編程以儲存永久邏輯「1」。此可藉由將編程資料輸入圖7之資料暫存器306而完成，如同針對正常編程操作所實施的。然而，缺陷胞元之預編程典型地將於出貨給用於正常使用及操作的終端使用者之前實施。
步驟900及902將於圖12的步驟800中執行。假設該記憶體裝置已針對正常操作準備就緒。將用於資料胞元群組的編程資料經由DL1_in至DLn_in線提供至圖9之SI暫存器胞元502，並因此儲存在主鎖存器612中。在步驟904，讀取操作係針對意圖將該編程資料編程於其中的該等胞元執行。將此資料儲存在圖10之從屬鎖存器614中，且各SI暫存器胞元502使用資料失配比較邏輯610比較其之從屬鎖存器資料及儲存在主鎖存器612中的對應編程資料位元。
在步驟906，假設一胞元係有缺陷的(邏輯「1」)，且對應的主鎖存器612儲存邏輯「1」，在該反相狀態胞元的永久邏輯狀態及該編程資料位元之間偵測到失配。在此 情形中，該方法前進至將所有編程資料位元反相的步驟908。此係藉由宣告該PGM_INV訊號的SI暫存器胞元504所完成。回應於PGM_INV，該資料胞元群組的所有SI暫存器胞元502對彼等個自的正反器624計時。大約在同時，SI暫存器胞元504也回應於PGM_INV對其個別的正反器624計時。然後可脈動訊號EVAL以反轉主鎖存器612的邏輯狀態。因此將SI暫存器胞元502的編程資料，以及由SI暫存器胞元504之主鎖存器612儲存的重設邏輯「1」狀態反轉為邏輯「0」。作為步驟908的一部分，且在該EVAL訊號已脈動之後，可脈動該PCH訊號。因為耦合裝置622目前藉由對應於該缺陷胞元之從屬鎖存器的「1」邏輯狀態而開啟，SI暫存器胞元502之主鎖存器612將從反相邏輯「0」再反相回邏輯「1」。因為該缺陷胞元已編程，無須再度重編程。在步驟910及912，依據儲存在SI暫存器胞元502及504之主鎖存器612中的該資料，將該等胞元編程。
返回至步驟906，若在該等資料位元之任一者及該缺陷胞元之間無失配，或在該胞元群組中無缺陷胞元，則在步驟914編程該資料，無須任何編程資料反相。同樣地，該反相狀態位元仍保持為未編程。步驟904、908、至912或914針對編程操作重複地執行。在編程之後，可執行讀取操作，其在圖13B中開始。
在步驟916，假設該等位元線已預充電並已宣告用於從至少一胞元群組讀取資料的字組線。該等位元線係由位 元線感測放大器電路感測，並輸出所感測的位元線資料。在本實施例中，此已感測位元線資料係經由SAi_out線提供至SI暫存器胞元600。因為該反相狀態胞元連接至與目前資料胞元群組之該等胞元相同的字組線，在步驟918，該反相狀態位元係在實質相同的時間讀取。在SI暫存器胞元700中，該已感測反相狀態位元係藉由SAd_out線提供。若在步驟920，該反相狀態位元(ISB)係指示該資料胞元群組之該資料已相對於該原始編程資料反相的真，亦即，邏輯「1」，則該方法前進至步驟922。在步驟922，RD_INV係在主動邏輯位準，以控制各SI暫存器胞元600的選擇器632通過反相器630之輸出。現在從屬鎖存器614儲存該原始接收編程資料(反相讀取資料)，然後其可在步驟924經由DLi_out自該記憶體裝置輸出。返回至步驟920，若該反相狀態位元為偽，亦即，邏輯「0」，則各SI暫存器胞元600的選擇器632直接耦合SAi_out至從屬鎖存器614。然後該讀取資料在步驟926以彼等之未反相形式經由DL_out線輸出。
圖14係顯示當該等胞元群組沒有缺陷胞元或具有一個缺陷胞元時的範例記憶體陣列胞元群組200、待儲存在各資料胞元群組201中的編程資料、以及在個別胞元群組200中的最終儲存值之表。從圖14之最左行開始，將不同的編程資料顯示在各列中。第二行顯示資料胞元群組201的列，以及彼等在測試後的對應反相狀態胞元202。意圖將編程資料的各列儲存在資料胞元群組的對應列中。 該測試顯示以「x」標示之胞元係有缺陷的。須注意狀態反相胞元202可係有缺陷的。在本範例中，假設該測試識別漏胞元。第三行顯示該相同列的胞元群組200在將該等缺陷漏胞元編程為邏輯「1」狀態之後的狀態。第四行顯示該列之編程資料的最終狀態，儲存在該胞元群組中。
在圖14中，將一反相狀態胞元202用於一n-位元資料胞元群組201。圖15係顯示替代組態的表，其中可將二反相狀態胞元用於胞元群組200之n-位元資料胞元群組的個別段。圖15係與圖14所示之該表相似的表，除了編程資料的各列由二段組成，各段長度為8-位元。將相鄰行中之該列的對應資料胞元群組201視覺地分割為二個8-位元段，並具有二反相狀態胞元202a及202b。在本範例中，反相狀態胞元202a關聯於資料胞元群組201的最左側8-位元，而反相狀態胞元202b關聯於資料胞元群組201的最右側8-位元。因此，各段可彼此無關地儲存反相編程資料。
其他反相狀態胞元的加入致能多胞元的校正。例如，在具有32位元的列中，該32位元的各8位元可指定一個反相狀態胞元，以針對每8位元校正一個缺陷胞元，因此每列校正多達4個缺陷胞元。項目中之資料段的分佈也可改變，以最佳化該方法。例如，該資料段可係連續的，或分佈的。例如，可將一個反相狀態位元指定用於偶數資料位元，並可將另一個指定用於奇數資料位元。資料段的分佈影響可受校正之缺陷胞元的分佈。例如，32位元之 NVM具有2冗餘位元(每16資料位元具有一冗餘位元)。若該等資料段係連續的，可在第一或第二16-位元段中校正一缺陷胞元。若該等資料段係在偶數或奇數列上，可校正在偶數或奇數位元中的一缺陷胞元。
先前描述的實施例顯示回收及重用缺陷漏胞元的冗餘技術。目前描述的冗餘技術可用於回收並重用缺陷弱胞元。與目前描述之漏胞元相反，弱胞元係邏輯偏壓為已發現難以編程之邏輯「0」的胞元。當已在胞元群組200中偵測到此種胞元時，將本冗餘方案的原理施用至彼等。以下方法可係圖13A之步驟906、908、910、以及912的修改版本。首先假設該記憶體裝置的編程操作係可逆的。因為多個位元待於同時編程，當胞元群組200之一胞元編程其之邏輯「1」狀態的同時，另一胞元不能編程其之邏輯「1」狀態係可能的。使用PAT 3672W-90之雙移位暫存器中的邏輯電路，可偵測編程失敗情況，其中在已嘗試預設編程疊代數量後不能將該胞元編程。因為在該對應胞元已適當地編程之後，SI暫存器胞元600的自動編程禁止電路604可用於反轉儲存在主鎖存器612中的邏輯狀態，在該預設編程疊代後仍未成功地編程之胞元群組200的主鎖存器612將具有儲存於其中的邏輯「0」。未意圖對其編程之胞元將具有儲存在對應主鎖存器612中的邏輯「1」。
因為目前已知胞元不能受編程(因此係弱胞元)，編程位元因此與該失效胞元的永久狀態失配，其對應於圖13A的步驟906。在修改步驟908中，將胞元群組200的編程 反轉為彼等的預置狀態，並將係原始編程資料之反相的新編程資料載入至SI暫存器胞元600中。在修改步驟910，編程該反相資料，且在修改步驟912，編程該反相狀態位元，以指示反相編程資料存在於對應的資料胞元群組中。因此，無法編程邏輯「1」之該胞元現在儲存邏輯「0」。
或者，在該失效編程情況識別之後，可發現無須任何反相之用於編程胞元群組200之具有與該弱胞元的偏壓邏輯狀態匹配之位元位置的資料。在此處理中，將儲存在主鎖存器612中的該資料移位至從屬鎖存器614，並在DLi_out線上輸出，以識別編程失敗的該位元位置。一旦識別到該失敗編程操作的位元位置，將胞元群組200的任何編程反轉並將合適的編程資料載入至用於編程的SI暫存器胞元502。因此，當漏胞元係在使用前的測試期間識別時，弱胞元係在使用編程操作期間識別。
圖16係根據本實施例之說明目前描述的用於回收弱胞元及漏胞元二者之冗餘技術的表。從該表的最左側開始，第一行列出不同編程資料列。第二行列出具有以「x」標記之已偵測漏胞元的對應胞元群組200。第三行列出與顯示在第二行之列中的胞元群組相同之胞元群組200，但具有在編程操作期間偵測到的弱胞元。以「y」標示該等弱胞元。第四行顯示胞元群組200中的最終編程資料，其中若該資料位元與胞元群組200中的對應胞元之預設永久邏輯狀態失配，則將部分編程資料反相。針對傳輸反相編程資料的此等資料胞元群組201，編程其之對應反相狀態 位元202。
從左至右注視該編程資料，若對應於該項目中以「y」標記之該位元位置的左側第一位元位置待寫為邏輯「1」。如最右行所顯示的，當以「1」開始的該等資料值匹配該「y」位置項目時，將該等項目反相。因此當反相時，該「y」位元儲存邏輯「0」，並將該冗餘位元編程為邏輯「1」狀態，以指示該儲存資料的反相狀態。須注意相同的反相狀態可用於二種錯誤類型。
本發明實施例可與任何可編程非揮發性記憶體共用，其中缺陷胞元呈現偏壓邏輯狀態。自反相資料暫存器310之先前描述的實施例係用於實施缺陷胞元偵測、編程資料反相、及讀取資料反相之一機構。替代技術及電路可針對得到相同期望結果而發展。
在上以描述中，為了解釋之目的，已陳述許多細節以提供對本發明實施例的徹底瞭解。然而，對熟悉本發明之人士將係顯而易見的，此等具體細節對實踐本發明係非必要的。在其他實例中，已為人所熟知的電氣結構及電路將以方塊形式顯示，以不混淆本發明。例如，未將具體細節提供為是否將本文描述之本發明實施例實作為軟體常式、硬體電路、韌體、或彼等之組合。
僅將本發明之上述實施例視為範例。變更、修改、及變化可由熟悉本發明之人士應用至特定實施例，而不脫離藉由隨附於此之申請專利範圍所單獨界定的本發明範圍。
201‧‧‧資料胞元群組
202‧‧‧反相狀態胞元
204‧‧‧缺陷胞元
210‧‧‧編程資料

Claims (20)

  1. 一種用於非揮發性記憶體的冗餘方法，包含：(a)儲存編程資料於暫存器胞元中；(b)藉由該暫存器胞元之各者比較記憶體胞元之各者的邏輯狀態與該編程資料的對應位元，且若失配被偵測，提供區域旗標，偵測介於缺陷胞元之永久邏輯狀態與該暫存器胞元之編程資料的位元的邏輯狀態之間的失配；(c)當該失配被偵測時，控制該些暫存器胞元之各者執行反相操作以提供反相編程資料；(d)編程該反相編程資料至該非揮發性記憶體的記憶體胞元；以及(e)若該失配被偵測，編程對應於該記憶體胞元的反相狀態胞元。
  2. 如申請專利範圍第1項之冗餘方法，其中當該永久邏輯狀態對應於編程狀態且該位元禁止該胞元之編程，該缺陷胞元之該永久邏輯狀態失配該編程資料之該位元。
  3. 如申請專利範圍第1項之冗餘方法，其中該些暫存器胞元之一者係反相狀態暫存器胞元，且偵測包括若該缺陷胞元之該永久邏輯狀態與該編程資料的該位元失配，藉由該反相狀態暫存器胞元產生編程反相訊號。
  4. 如申請專利範圍第3項之冗餘方法，其中控制包括回應該編程反相訊號，將於該些暫存器胞元之各者及該反相狀態暫存器胞元之該編程資料反相。
  5. 如申請專利範圍第1項之冗餘方法，其中偵測更 包括藉由將該些暫存器胞元之各者之該些區域旗標彼此結合而於最後暫存器胞元產生全域旗標。
  6. 如申請專利範圍第5項之冗餘方法，其中該最後暫存器胞元係為反相狀態暫存器胞元，且偵測包括藉由該反相狀態暫存器胞元產生編程反相訊號。
  7. 如申請專利範圍第6項之冗餘方法，其中控制包括回應該編程反相訊號，將於該些暫存器胞元之各者及該反相狀態暫存器胞元之該編程資料反相。
  8. 如申請專利範圍第1項之冗餘方法，其中該缺陷胞元係用以儲存該輸入資料之該些記憶體胞元之一者。
  9. 如申請專利範圍第1項之冗餘方法，其中該缺陷胞元係用以儲存該反相狀態資料之該些記憶體胞元之一者。
  10. 如申請專利範圍第1項之冗餘方法，更包括於該反相編程資料及該反相狀態胞元已被編程之後，執行讀取操作。
  11. 如申請專利範圍第10項之冗餘方法，其中該讀取操作包括自該些記憶體胞元讀取資料。
  12. 如申請專利範圍第11項之冗餘方法，其中該資料包括讀取資料及反相狀態資料。
  13. 如申請專利範圍第12項之冗餘方法，其中讀取包括回應對具有指示該些記憶體胞元儲存該讀取資料的反相之邏輯位準的該反相狀態資料之偵測，儲存該讀取資料的反相於該暫存器胞元中。
  14. 如申請專利範圍第13項之冗餘方法，其中儲存包括於儲存在該暫存器胞元中之前，反相該讀取資料。
  15. 一種用於非揮發性記憶體的冗餘方法，包含：(a)儲存編程資料於暫存器胞元中，該編程資料包括藉由該非揮發性記憶體及反相狀態資料所接收之輸入資料；(b)偵測介於缺陷胞元之永久邏輯狀態與該暫存器胞元之編程資料的位元的邏輯狀態之間的失配；(c)當該失配被偵測時，控制該些暫存器胞元之各者執行反相操作以提供反相編程資料；(d)編程該反相編程資料至該非揮發性記憶體的記憶體胞元；以及(e)若該失配被偵測，編程對應於該記憶體胞元的反相狀態胞元。
  16. 如申請專利範圍第15項之冗餘方法，其中當該永久邏輯狀態對應於編程狀態且該位元禁止該胞元之編程，該缺陷胞元之該永久邏輯狀態失配該編程資料之該位元。
  17. 如申請專利範圍第15項之冗餘方法，其中偵測包括藉由該暫存器胞元之各者比較該記憶體胞元之各者的邏輯狀態與該編程資料的對應位元。
  18. 如申請專利範圍第17項之冗餘方法，其中偵測更包括藉由將該些暫存器胞元之各者之該些區域旗標彼此結合而於最後暫存器胞元產生全域旗標。
  19. 如申請專利範圍第18項之冗餘方法，其中該最後暫存器胞元係為反相狀態暫存器胞元，且偵測包括藉由該反相狀態暫存器胞元產生編程反相訊號。
  20. 如申請專利範圍第19項之冗餘方法，其中控制包括回應該編程反相訊號，將於該些暫存器胞元之各者及該反相狀態暫存器胞元之該編程資料反相。
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