JP3106998B2 - メモリ付加型プログラマブルロジックｌｓｉ - Google Patents

メモリ付加型プログラマブルロジックｌｓｉ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はユーザーが自由にハ
ードウェア構成を変更することができるＦＰＧＡ(Field
Programmable Gate Array）やＣＰＬＤ（Complex Prog
rammable Logic device)等のプログラマブルロジックＬ
ＳＩに関し、その中でも特に大容量のメモリを搭載した
メモリ付加型プログラマブルロジックＬＳＩに関するも
のである。
【０００２】
【従来の技術】プログラマブルロジックＬＳＩは、一般
に、複数のロジックエレメントの２次元アレイで構成さ
れる。あるプログラマブルロジックＬＳＩが実現するロ
ジック機能は、個々のロジックエレメントのロジック機
能と、個々のロジックエレメント間の接続関係とを指定
することにより定められる。このようなプログラマブル
ロジックＬＳＩのロジック機能を指定する情報をコンフ
ィギュレーションデータと呼ぶ。個々のロジックエレメ
ントのロジック機能のプログラムは、２から６入力程度
の広い範囲の論理関数を実現できるルックアップテーブ
ルをコンフィギュレーションデータの一部を用いて構成
することなどで実現される。また、個々のロジックエレ
メント間の接続関係のプログラムは、ロジックエレメン
ト間の配線に設けられたスイッチのオン／オフをコンフ
ィギュレーションデータの一部を用いて指定することで
実現される。プログラマブルロジックＬＳＩとしては、
１度しかコンフィギュレーションデータの指定ができな
いものも存在するが、ここでは、何度でもコンフィギュ
レーションの指定を行えるものについて説明する。ま
た、コンフィギュレーションデータを書き換えることに
より、プログラマブルロジックＬＳＩのロジック機能を
別のロジック機能へ変更することを再コンフィギュレー
ションと呼ぶ。
【０００３】従来のプログラマブルロジックＬＳＩは、
内部にコンフィギュレーションデータを記憶するＳＲＡ
Ｍ等のメモリを有している。このメモリを以下ではコン
フィギュレーションメモリと呼ぶ。コンフィギュレーシ
ョンメモリが記憶したコンフィギュレーションデータが
そのままプログラマブルロジックＬＳＩのロジック機能
を指定する。このため、再コンフィギュレーションはコ
ンフィギュレーションメモリの記憶内容を書き換えるこ
とで行われる。従来技術のプログラマブルロジックＬＳ
Ｉでは、以下の二つの方法のいずれかでＬＳＩの外部か
らコンフィギュレーションデータの書き込み、すなわち
再コンフィギュレーションを行っていた。
【０００４】従来の第１の方法は、外部からプログラマ
ブルロジックＬＳＩに対してストリームデータを与え、
プログラマブルロジックＬＳＩ自体がこのストリームデ
ータの内容を自身のコンフィギュレーションメモリに書
き込む方法である。ストリームデータの中にはプログラ
マブルロジックＬＳＩのどの部分（チップ全体か、ある
いは２次元アレイのある行だけか、など）を再コンフィ
ギュレーションするかの指定と書込むべきコンフィギュ
レーションデータの指定が含まれている。多くのプログ
ラマブルロジックＬＳＩはこのような方法を用いて再コ
ンフィギュレーションを行っている。
【０００５】従来の第２の方法は、ＲＡＭ（Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に対して書き込みを
行う場合と同様に、書き込みを行いたいコンフィギュレ
ーションメモリのアドレスと書き込むコンフィギュレー
ションデータを外部から与える方法である。この場合、
ＲＡＭに対する書き込みの場合とまったく同様に、ある
ビット長のワードを単位として、そのワード単位で自由
にコンフィギュレーションデータの書き換えを行うこと
ができる。このような再コンフィギュレーションが可能
な従来技術の例としては、たとえば、Ｘｉｌｉｎｘ社の
ＸＣ６２００などがある。ＸＣ６２００の関しては、Ｘ
ｉｌｉｎｘ社刊行の“ＸＣ６２００ Ｆｉｅｌｄ Ｐｒ
ｏｇｒａｍｍｂｌｅ Ｇａｔｅ Ａｒｒａｙｓ”に詳し
い説明がある。
【０００６】
【発明が解決しようとする課題】従来、プログラマブル
ロジックＬＳＩは、開発期間を短縮できることや、設計
仕様の変更に対して容易に追従可能なことをその利点と
して、これらの利点が有用な機器を中心に応用されてき
た。しかし、近年、プログラマブルロジックＬＳＩがユ
ーザーがプログラム可能なハードウェアであることをも
っと積極的に活用して、カスタムコンピュータ（Ｃｕｓ
ｔｏｍ Ｃｏｍｐｕｔｅｒ）あるいはリコンフィギュラ
ブルコンピュータ（Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｃ
ｏｍｐｕｔｅｒ）などという名前で呼ばれているよう
な、もっと動的に再コンフィギュレーションを行うよう
なプログラマブルロジックＬＳＩの使用方法が注目を集
めている。
【０００７】カスタムコンピュータは、その時点での処
理内容に最も適した形にハードウェアを再コンフィギュ
レーションする（あるいはカスタマイズする）ことをそ
の特徴とするコンピュータである。マイクロプロセッサ
等の汎用的なアーキテクチャではどうしても性能を出す
ことが難しいアプリケーション、例えば符号化処理や暗
号処理などにおいて、その効果を期待されている。
【０００８】従来のプログラマブルロジックＬＳＩをカ
スタムコンピュータに用いようとする時に最大の課題と
なるのが、再コンフィギュレーションに時間がかかり過
ぎるという点である。この問題は、基本的に、プログラ
マブルロジックＬＳＩの外部からコンフィギュレーショ
ンデータの書き込みを行うため、書き込みの際のデータ
バンド幅が十分にとれないという理由に起因する。
【０００９】従来のプログラマブルロジックＬＳＩのチ
ップ全体の再コンフィギュレーション時間は、１００ミ
リ秒から１００マイクロ秒程度である。これは、例えば
５０メガヘルツで動作するプログラマブルロジックＬＳ
Ｉを例にとると、その５００万サイクルから５０００サ
イクル分に相当する。従来のプログラマブルロジックＬ
ＳＩで再コンフィギュレーションにこのように長い時間
がかかるのは以下の簡単な計算からも分かる。今、ある
プログラマブルロジックＬＳＩのコンフィギュレーショ
ンデータのデータ量が２５６キロビットであるとする。
これは、例えば、６４ビットのコンフィギュレーション
データを必要とするロジックエレメントを６４行６４列
並べた平均的かあるいは少し大きめ程度の大きさのプロ
グラマブルロジックＬＳＩのコンフィギュレーションデ
ータのデータ量に相当する。このプログラマブルロジッ
クＬＳＩに対して、５０メガヘルツで３２ビットでコン
フィギュレーションデータの書込みを行うと、チップ全
体の再コンフィギュレーション時間は１６０マイクロ秒
になる。
【００１０】カスタムコンピュータは、アプリケーショ
ン毎や一つのアプリケーション内での処理の内容の変化
に応じて、頻繁にプログラマブルロジックＬＳＩの再コ
ンフィギュレーションを行って最適なハードウェア構成
により処理の高速化を図ることを狙っている。しかしな
がら、従来技術のプログラマブルロジックＬＳＩではこ
のように再コンフィギュレーションに時間がかかるるた
め、あまり頻繁に再コンフィギュレーションを行うよう
な使用方法は現実的ではない。このため、従来のプログ
ラマブルロジックＬＳＩを使用している限り、カスタム
コンピュータの用途は、それほど頻繁に再コンフィギュ
レーションを必要としない用途に限定されることにな
る。例えば、１００マイクロ秒の再コンフィギュレーシ
ョン時間であれば、それよりも一桁から二桁長い時間の
１ミリ秒から１０ミリ秒毎程度以上の時間間隔で再コン
フィギュレーションを行う用途がかろうじて現実的であ
るといえる。
【００１１】本発明の目的は、従来のプログラマブルロ
ジックＬＳＩのこのような問題点を解決し、１サイクル
から数サイクル、すなわち数ナノ秒から数１０ナノ秒程
度でチップ全体の再コンフィギュレーションが行えるよ
うなプログラマブルロジックＬＳＩを実現することにあ
る。
【００１２】
【課題を解決するための手段】本発明は、一つのメモリ
エレメントと一つあるいは複数のロジックエレメントで
構成されるメモリロジックモジュールを２次元アレイ状
に配列することによって構成され、あるロジックエレメ
ントのロジック機能と当該のロジックエレメントの入力
信号および出力信号と他のロジックエレメントの出力信
号および入力信号との接続関係とが当該のロジックエレ
メントに対するコンフィギュレーションデータにより指
示され、コンフィギュレーションデータは当該のロジッ
クエレメント内に設けられたコンフィギュレーションメ
モリに記憶され、任意のロジックエレメントのコンフィ
ギュレーションメモリ内のコンフィギュレーションデー
タを書き換えることにより、当該のロジックエレメント
のロジック機能と他のロジックエレメントとの接続関係
を再コンフィギュレーションして当該のＬＳＩのロジッ
ク機能を再コンフィギュレーションすることが可能なメ
モリ付加型プログラマブルロジックＬＳＩであって、メ
モリエレメントは同一のメモリロジックモジュール内の
全てのロジックエレメントに対するコンフィギュレーシ
ョンデータをそれぞれについて複数個記憶可能であっ
て、メモリエレメントに格納された複数のコンフィギュ
レーションデータの内のいずれかを当該のメモリロジッ
クモジュール内のロジックエレメント内のコンフィギュ
レーションメモリに転送して当該のコンフィギュレーシ
ョンデータの書き込みを行い、コンフィギュレーション
メモリに書き込まれた当該のコンフィギュレーションデ
ータに応じて、当該のロジックエレメントのロジック機
能と他のロジックエレメントとの接続関係とを再コンフ
ィギュレーションして当該のＬＳＩのロジック機能を再
コンフィギュレーションすることが可能なことを特徴と
するメモリ付加型プログラマブルロジックＬＳＩであ
る。
【００１３】また、本発明は、メモリエレメント内のデ
ータの読み出しおよび書き込みを行うビット線もしくは
ビット線対と、ロジックエレメント内のコンフィギュレ
ーションメモリ内の書き込みおよび読み出しを行うビッ
ト線もしくはビット線対とを１対１で接続し、メモリエ
レメントからメモリエレメントのビット線もしくはビッ
ト線対を介して読み出されたコンフィギュレーションデ
ータを、コンフィギュレーションメモリのビット線もし
くはビット線対を介してコンフィギュレーションメモリ
に書き込むことを特徴とするメモリ付加型プログラマブ
ルロジックＬＳＩである。
【００１４】また、本発明は、複数のメモリロジックモ
ジュールが、同時並列に、それぞれのメモリエレメント
からロジックエレメント内のコンフィギュレーションメ
モリへのコンフィギュレーションデータの書き込みを行
うことが可能なことを特徴とするメモリ付加型プログラ
マブルロジックＬＳＩである。
【００１５】また、本発明は、当該のＬＳＩ内に搭載さ
れた全てのメモリロジックモジュールが、同時並列に、
それぞれのメモリエレメントからロジックエレメント内
のコンフィギュレーションメモリへのコンフィギュレー
ションデータの書き込みを行うことが可能なことを特徴
とするメモリ付加型プログラマブルロジックＬＳＩであ
る。
【００１６】また、本発明は、メモリ付加型プログラマ
ブルロジックＬＳＩを構成するメモリロジックモジュー
ルの２次元アレイにおいて、行単位、列単位、正方部分
アレイ単位で複数のメモリロジックモジュールを指定
し、指定された複数のメモリロジックモジュールが、同
時並列に、それぞれのメモリエレメントからロジックエ
レメント内のコンフィギュレーションメモリへのコンフ
ィギュレーションデータの書き込みを行うことが可能な
ことを特徴とするメモリ付加型プログラマブルロジック
ＬＳＩである。
【００１７】また、本発明は、メモリエレメントが、当
該のメモリ付加型プログラマブルロジックＬＳＩが実現
するロジック機能が処理を実行する際に必要となる処理
データの格納のためにも使用されることを特徴とするメ
モリ付加型プログラマブルロジックＬＳＩである。
【００１８】また、本発明は、メモリエレメントが、特
に、同一のメモリロジックモジュール内のロジックエレ
メントが実現するロジック機能が処理を実行する際に必
要となる処理データの格納のためにも使用されることを
特徴とするメモリ付加型プログラマブルロジックＬＳＩ
である。
【００１９】従来のプログラマブルロジックＬＳＩで
は、チップの外部からコンフィギュレーションデータを
与えていた。これに対し、本発明によるメモリ付加型プ
ログラマブルロジックＬＳＩは、チップの内部に複数の
コンフィギュレーションデータを記憶保持することが可
能な大容量のメモリを備えている。この大容量メモリ内
の複数のコンフィギュレーションデータを用いて、必要
に応じて、どれか一つのコンフィギュレーションデータ
によりロジック機能の再コンフィギュレーションを行な
う。この大容量メモリからそれぞれのロジックエレメン
トに対して並列にコンフィギュレーションデータを書き
込めるようにするため、大容量メモリをロジックエレメ
ントに対応づけられた複数のメモリエレメントに分割
し、それぞれのメモリエレメントから対応するロジック
エレメントに対して同時並列にコンフィギュレーション
データを書き込むことが可能なように構成する。これに
より、本発明のメモリ付加型プログラマブルロジックＬ
ＳＩでは、チップ内部で、大量のコンフィギュレーショ
ンデータを一括して書き込むことが可能となり、再コン
フィギュレーション時間の大幅な短縮化を計ることがで
きる。
【００２０】
【発明の実施の形態】図１は本発明に基づくメモリ付加
型プログラマブルロジックＬＳＩにおけるメモリロジッ
クモジュールの２次元アレイ構成の実施の形態を示した
ブロック図である。この実施の形態では、簡単のため
に、２行２列の小さなメモリロジックモジュール２次元
アレイ１０の構成を示している。同図において、メモリ
ロジックモジュール３は、一つのメモリエレメント１と
４つのロジックエレメント２から構成されている。本発
明においては、一つのメモリロジックモジュール３あた
りのロジックエレメント２の個数は任意の整数であって
よい。ロジックエレメント２は、それぞれ水平接続線４
と垂直接続線５にその入力信号端子および出力信号端子
を接続可能である。水平接続線４と垂直接続線５は、そ
れぞれ複数の信号線から構成される。
【００２１】ロジックエレメント２は、その内部にコン
フィギュレーションメモリ６を有している。コンフィギ
ュレーションメモリ６は、当該のロジックエレメント２
のロジック機能と、当該のロジックエレメント２の水平
接続線４および垂直接続線５への接続の仕方とを指定す
るコンフィギュレーションデータを記憶するメモリであ
る。ここで、ロジックエレメント２のロジック機能は、
例えば、コンフィギュレーションデータの内の一部を、
ルックアップテーブルとして用いるかあるいはマルチプ
レクサやセレクタの制御信号として用いるなどの方法に
より指定される。また水平接続線４および垂直接続線５
への接続の仕方は、コンフィギュレーションデータの内
の一部をマルチプレクサやセレクタの制御信号として用
いるなどの方法により指定される。ロジックエレメント
２は水平接続線４と垂直接続線５を介して、メモリロジ
ックモジュール２次元アレイ１０内の他ロジックエレメ
ント２に接続される。また、水平接続線４と垂直接続線
５の間を、ロジックエレメント２を介して相互に接続す
ることも可能である。このようにコンフィギュレーショ
ンデータによりロジックエレメント２のロジック機能と
ロジックエレメント２間の相互接続をプログラムするこ
とができる。すなわち、あるロジックエレメント２のコ
ンフィギュレーションデータを書き換えることでメモリ
ロジックモジュール２次元アレイ１０を再コンフィギュ
レーションすることが可能である。
【００２２】同一のメモリロジックモジュール３内のメ
モリエレメント１とロジックエレメント２内のコンフィ
ギュレーションメモリ６は、コンフィギュレーションデ
ータ転送線７を介して接続される。メモリエレメント１
は、同一のメモリロジックモジュール３内の全てのロジ
ックエレメント２に対するコンフィギュレーションデー
タを、それぞれ複数個記憶することが可能なメモリであ
る。メモリロジックモジュール３は、コンフィギュレー
ションメモリ６内に記憶されたあるロジックエレメント
２に対する複数のコンフィギュレーションデータの内の
いずれをコンフィギュレーションメモリ６に書き込むか
により、違ったロジック機能に再コンフィギュレーショ
ンすることが可能である。
【００２３】図２は本発明に基づくメモリ付加型プログ
ラマブルロジックＬＳＩにおけるメモリロジックモジュ
ールの２次元アレイ構成の実施の形態を示したブロック
図である。この図では、図１と同一のメモリロジックモ
ジュール２次元アレイ１０に関して、図１では簡単のた
めに記載を省略したメモリエレメント１の内部構成とメ
モリエレメント１に関連する信号線とを示している。代
わりに、同図には水平接続線４と垂直接続線５が記載を
省略されている。
【００２４】図２において、メモリエレメント１は、メ
モリセル１６を２次元アレイ状にならべて構成されてい
る。それぞれのメモリセル１６は水平方向のビット線１
２と垂直方向のワード線１１に接続されている。ビット
線１２を介してメモリセル１６とビット線回路１５の間
でデータの読み書きが行われる。メモリロジックモジュ
ール２次元アレイ１０の外部からメモリエレメント１へ
の読み取りもしくは書き込みアクセスの際は、データが
データ線１３を介して外部とやり取りされる。どのビッ
ト線１２に接続されたメモリセル１６のデータを外部と
やり取りするかはビット線選択制御線１４により指定さ
れる。メモリエレメント１のビット線１２は、ビット線
回路１５を介してコンフィギュレーションデータ転送線
７と接続されている。コンフィギュレーションデータを
メモリエレメント１からロジックエレメント２内のコン
フィギュレーションメモリ６に書き込む際には、ワード
線１１を選択していずれかの列のメモリセル１６からコ
ンフィギュレーションデータをビット線１２を介して読
み出し、読み出されたコンフィギュレーションデータを
ビット線回路１５とコンフィギュレーションデータ転送
線７を介してコンフィギュレーションメモリ６に書き込
む。メモリエレメント動作制御線１７は、メモリエレメ
ント１がどのような動作を行うか、具体的には、例えば
外部からのアクセスを行うかコンフィギュレーションデ
ータの転送を行うかなどを指定するために用いられる。
【００２５】図３は、メモリエレメント１からロジック
エレメント２のコンフィギュレーションメモリ６にコン
フィギュレーションデータの転送を行う回路の実施の形
態のより詳細なブロック図である。図３は、メモリエレ
メント１としてＤＲＡＭを用い、コンフィギュレーショ
ンメモリ６としてＳＲＡＭを用いることを想定した実施
の形態を示している。一般に、ＤＲＡＭでは、ビット線
間の配線ピッチが狭いため、メモリセルアレイの両側
に、交互にビット線を引き出す構成をとることが多い。
図３でもこのような構成をとった場合の実施の形態を示
している。
【００２６】図３では、メモリエレメント１のメモリセ
ル１６からビット線１２を介して読み出されたコンフィ
ギュレーションデータをセンスアンプ２０で増幅し、増
幅したコンフィギュレーションデータをコンフィギュレ
ーションデータ転送線７からコンフィギュレーションメ
モリ６のビット線２２を介してコンフィギュレーション
メモリセル２６に転送し、書き込みを行う。メモリエレ
メント１の選択されたワード線１１に接続された全ての
メモリセル１６のデータが読み出され、センスアンプ活
性化信号２５をハイにすることによりセンスアンプ２０
を活性化して増幅し、コンフィギュレーションメモリ６
のワード線２１をハイにすることにより再コンフィギュ
レーションメモリセル２６を書込み可能状態にしてコン
フィギュレーションデータの書込みを行う。ここで、ど
のワード線１１を選択するかにより、どのコンフィギュ
レーションデータをコンフィギュレーションメモリ６に
書き込むかが決定されている。さらに、隣り合う２本の
ビット線１２の内の片方しか読み出しに使用されないた
め、これらが、ビット線対として使用され、差動増幅が
行われる。また、一つのワード線１１を選択してコンフ
ィギュレーションデータを転送することにより、同一の
メモリロジックモジュール３内のすべてのロジックエレ
メント２の再コンフィギュレーションを行うことが可能
である。
【００２７】図３に示されているように、本発明の一つ
の実施の形態では、メモリエレメント１の１対のビット
線１２が、１対のコンフィギュレーションデータ転送線
７にそのまま直結され、この１対のコンフィギュレーシ
ョンデータ転送線７は同じくコンフィギュレーションメ
モリ６の一対のビット線２２にそのまま直結されてい
る。
【００２８】図４は、本発明によるメモリ付加型プログ
ラマブルロジックLSIの実施の形態の構成を示した説明
図である。簡単のために、図１から図３で説明したメモ
リロジックモジュール３間の配線は省略している。図４
において、本発明によるメモリ付加型プログラマブルロ
ジックＬＳＩ４０は、メモリロジックモジュール３を２
次元アレイ状にならべたメモリロジックモジュール２次
元アレイ１０と、その外周にならべられた入出力セル４
１、および制御回路４２から構成されている。制御回路
４２は入出力端子４３に接続されている。メモリ付加型
プログラマブルロジックＬＳＩ４０は、入出力セル４１
を介して他のメモリ付加型プログラマブルロジックＬＳ
Ｉ４０と接続して、１チップで構成可能なメモリロジッ
クモジュール２次元アレイ１０よりも大きなメモリロジ
ックモジュール２次元アレイ１０を実現することができ
る。入出力端子４３からは、コンフィギュレーションデ
ータや再コンフィギュレーションの指示、あるいはコン
フィギュレーションされたロジック機能が実行する処理
の際に必要となる処理データの入出力などが制御回路４
２を介して行われる。
【００２９】図１から図３で説明したように、本発明に
おけるメモリ付加型プログラマブルロジックＬＳＩ４０
は、一つのメモリロジックモジュール３内で、一つのメ
モリエレメント１から複数のロジックエレメント２に対
してコンフィギュレーションデータの転送および書き込
みを同時並列に行うことができる。本発明におけるメモ
リ付加型プログラマブルロジックＬＳＩ４０は、更に、
複数のメモリロジックモジュール３において、コンフィ
ギュレーションデータの転送および書き込みを同時並列
に行うことができる。これを実現するには、コンフィギ
ュレーションデータの転送を行いたいメモリロジックモ
ジュール３に対して、図３で説明したコンフィギュレー
ョンデータの転送及び書込み手順を同時並列に行うよう
にすればよい。具体的には、例えば、１つのメモリロジ
ックモジュール３、部分２次元アレイのメモリロジック
モジュール３、さらには、メモリロジックモジュール２
次元アレイ１０全体のメモリロジックモジュール３など
について、同時並列に、コンフィギュレーションデータ
の転送および書き込みを行うことができる。
【００３０】図５は本発明に基づくメモリ付加型プログ
ラマブルロジックＬＳＩにおけるメモリロジックモジュ
ールの２次元アレイ構成の別の実施の形態を示したブロ
ック図である。図５では、図２で示したメモリロジック
モジュール２次元アレイ１０の実施の形態に加えて、新
たに、メモリエレメント１とロジックエレメント２の間
が処理データ転送線８で接続されている点が異なってい
る。処理データ転送線８は、ロジックエレメント２にお
いてコンフィギュレーションデータの指示により実現さ
れたロジック機能が処理を実行する際に必要となるデー
タを、メモリエレメント１との間で読み書するために用
いられる。すなわちこの実施の形態では、メモリエレメ
ント１は、メモリロジックモジュール３内のロジックエ
レメント２に対するコンフィギュレーションデータだけ
でなく、同じメモリロジックモジュール３内のロジック
エレメント２に対する処理データをも格納するために用
いられる。
【００３１】また、図２および図５の実施形態の構成の
ブロック図から分かるように、本発明のメモリ付加型プ
ログラマブルロジックＬＳＩにおいては、行方向には、
メモリエレメント１とロジックエレメント２が交互に並
んでいるが、列方向には、メモリエレメント１とロジッ
クエレメント２がそれぞれ一列に並んだ構成となってい
る。このため、メモリエレメント１の列は、通常のＤＲ
ＡＭやＳＲＡＭ等のランダムアクセスメモリと同様に外
部からランダムアクセスを行うことが可能である。ま
た、ロジックエレメント２の列も、通常のプログラマブ
ルロジックＬＳＩにおけるロジックエレメントの列と同
様に外部からランダムアクセスを行うことが可能であ
る。このため、例えば、一度メモリロジックモジュール
２次元アレイ１０の任意のメモリエレメント１から外部
に読み出したデータを、任意のロジックエレメント２に
入力するような動作方法も可能である。
【００３２】
【発明の効果】本発明のメモリ付加型プログラマブルロ
ジックＬＳＩでは、再コンフィギュレーションをきわめ
て高速に行なうことが出来る。例えば、６４ビットのコ
ンフィギュレーションデータを必要とするロジックエレ
メントを６４行６４列並べた構成を考えてみる。この構
成は、図１の実施の形態を採用すると、メモリロジック
エレメントを３２行３２列並べた構成に相当する。チッ
プ全体のコンフィギュレーションデータは２５６キロビ
ットとなる。一般に、ＤＲＡＭにおいて一度にセンスア
ンプに読み出されるデータの量は１６キロビットから３
２キロビット程度であり、このセンスアンプへの一括読
み出しに１０ナノ秒程度の時間を必要としている。本発
明の実施の形態の説明から理解できるように、本発明の
メモリ付加型プログラマブルロジックＬＳＩでは、この
ようなＤＲＡＭのセンスアンプへの読み出し動作を利用
して再コンフィギュレーションを行うことが可能であ
る。センスアンプからコンフィギュレーションメモリセ
ルに書き込む時間が加わることを見込むと、例えば、１
６キロビットから３２キロビット程度のコンフィギュレ
ーションデータの書き込みを１５ナノ秒程度で実現でき
ることになる。従って、２５６キロビットの全コンフィ
ギュレーションデータは２４０ナノ秒から１２０ナノ秒
程度で実現することが可能である。
【００３３】更に、ＤＲＡＭにおいて、一度にセンスア
ンプに読み出されるデータの量が上のように１６キロビ
ットから３２キロビット程度である理由は、これ以上を
一度に読み出すと、ピーク消費電流が大きくなりすぎて
誤動作や記憶内容の消失等の危険性があるからである。
従って、たとえばメモリロジックモジュール間でセンス
アンプとコンフィギュレーションメモリセルを活性化す
る時間とを少しづつずらしながらコンフィギュレーショ
ンデータの書込みを行なうことにより、過大なピーク消
費電流の問題を避けながら、上で試算した再コンフィギ
ュレーション時間よりも更に高速な、１００ナノ秒以下
の再コンフィギュレーション時間を実現することが可能
となる。これらの再コンフィギュレーション時間は、従
来のプログラマブルロジックＬＳＩにおけるものよりも
三桁程度かそれ以上に高速なものである。
【００３４】また、本発明のメモリ付加型プログラマブ
ルロジックＬＳＩでは、複数のコンフィギュレーション
データをチップ内に貯えておくことで、簡便に再コンフ
ィギュレーションを実行できるという効果も有する。こ
れは、ＤＲＡＭ等を利用することにより大容量のメモリ
を実現することが可能だからである。例えば、３２メガ
ビットのＤＲＡＭを用いて、上で用いたアレイ構成を実
現した場合、一つのメモリエレメントの記憶容量は３２
キロビットとなる。一つのロジックエレメントのコンフ
ィギュレーションデータが６４ビットであり、４つのロ
ジックエレメントが一つのメモリロジックモジュールあ
たり最大１２８種類のコンフィギュレーションデータを
格納することが可能となる。さらに、それぞれのメモリ
ロジックモジュールが使用するコンフィギュレーション
データを独立に指定できるようにすることで、メモリエ
レメントに格納されたコンフィギュレーションデータを
用いて、チップ全体では莫大な種類のコンフィギュレー
ション、すなわちロジック機能を実現することが可能と
なる。
【００３５】また、本発明のメモリ付加型プログラマブ
ルロジックＬＳＩでは、メモリエレメントを、ロジック
エレメントが使用する処理データの格納場所として使用
することも可能である。このようにすることにより、コ
ンフィギュレーションデータだけでなく処理データに関
しても、メモリエレメントとロジックエレメント間の大
きなバンド幅を利用することが可能となる。また、複数
のロジックエレメントが同時並列にそれぞれのメモリエ
レメントにアクセスしながら処理を行なう並列処理が可
能となる。
【００３６】上で述べたような大きなバンド幅を用いた
並列処理を実現しようとする場合、これまでの技術では
アプリケーションを固定したアプリケーション志向アー
キテクチャをとらざるを得なかった。これは、アプリケ
ーションによってどのような並列処理の方法が最適化が
異なる場合が多いためである。これに対し、本発明のメ
モリ付加型プログラマブルロジックＬＳＩでは、ロジッ
ク機能の再コンフィギュレーションを高速にかつ柔軟に
行なうことができ、それに加えて、大きなデータバンド
幅を用いた並列処理を実現できるという特徴を有してい
る。このため、本発明のメモリ付加型プログラマブルロ
ジックＬＳＩを用いることにより、汎用的なハードウェ
アを用いながら、アプリケーションやそのアプリケーシ
ョン内での処理の局面に応じて柔軟にロジック機能を再
コンフィギュレーションしながら複数のロジックエレメ
ント間で並列に処理を実行することが可能なカスタムコ
ンピュータを実現することができる。
【図面の簡単な説明】
【図１】本発明によるメモリ付加型プログラマブルロジ
ックＬＳＩのメモリロジックモジュール２次元アレイの
実施の形態の構成を示したブロック図である。
【図２】本発明によるメモリ付加型プログラマブルロジ
ックＬＳＩのメモリロジックモジュール２次元アレイの
実施の形態の構成を示したブロック図である。
【図３】本発明によるメモリ付加型プログラマブルロジ
ックＬＳＩのメモリエレメントとコンフィギュレーショ
ンメモリ間の接続回路の実施の形態の構成を示したブロ
ック図である。
【図４】本発明によるメモリ付加型プログラマブルロジ
ックＬＳＩの実施の形態の構成を示した説明図である。
【図５】本発明によるメモリ付加型プログラマブルロジ
ックＬＳＩのメモリロジックモジュール２次元アレイの
別の実施の形態の構成を示したブロック図である。
【符号の説明】
１ メモリエレメント ２ ロジックエレメント ３ メモリロジックモジュール ４ 水平接続線 ５ 垂直接続線 ６ コンフィギュレーションメモリ ７ データ転送線 ８ 処理データ転送線 １０ メモリロジックモジュール２次元アレイ １１ ワード線 １２ ビット線 １３ メモリエレメント動作制御線 １４ ビット線選択制御線 １５ ビット線回路 ２０ センスアンプ ２１ ワード線 ２２ ビット線 ２５ センスアンプ活性化線 ２６ コンフィギュレーションメモリセル ４０ メモリ付加型プログラマブルロジックＬＳＩ ４１ 入出力セル ４２ 制御回路 ４３ 入出力端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/173 - 19/177 H01L 21/82

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】一つのメモリエレメントの両側に一つある
    いは複数のロジックエレメントが配列されたメモリロジ
    ックモジュールを２次元アレイ状に配列することによっ
    て構成され、ある前記ロジックエレメントのロジック機
    能と当該の前記ロジックエレメントの入力信号および出
    力信号と他の前記ロジックエレメントの出力信号および
    入力信号との接続関係とが当該の前記ロジックエレメン
    トに対するコンフィギュレーションデータにより指示さ
    れ、前記コンフィギュレーションデータは当該の前記ロ
    ジックエレメント内に設けられたコンフィギュレーショ
    ンメモリに記憶され、任意の前記ロジックエレメントの
    前記コンフィギュレーションメモリ内の前記コンフィギ
    ュレーションデータを書き換えることにより、当該の前
    記ロジックエレメントのロジック機能と他の前記ロジッ
    クエレメントとの接続関係とを再コンフィギュレーショ
    ンして当該のＬＳＩのロジック機能を再コンフィギュレ
    ーションすることが可能なメモリ付加型プログラマブル
    ロジックＬＳＩであって、前記メモリエレメントは同一
    の前記メモリロジックモジュール内の全ての前記ロジッ
    クエレメントに対する前記コンフィギュレーションデー
    タをそれぞれについて複数個記憶可能であって、前記メ
    モリエレメントに格納された複数の前記コンフィギュレ
    ーションデータの内のいずれかを当該の前記メモリロジ
    ックモジュール内の前記ロジックエレメント内の前記コ
    ンフィギュレーションメモリに転送して当該の前記コン
    フィギュレーションデータの書き込みを行い、前記コン
    フィギュレーションメモリに書き込まれた当該の前記コ
    ンフィギュレーションデータに応じて、当該の前記ロジ
    ックエレメントのロジック機能と他の前記ロジックエレ
    メントとの接続関係とを再コンフィギュレーションして
    当該のＬＳＩのロジック機能を再コンフィギュレーショ
    ンすることが可能なことを特徴とするメモリ付加型プロ
    グラマブルロジックＬＳＩ。
  2. 【請求項２】 前記メモリエレメント内のデータの読み
    出しおよび書き込みを行うビット線もしくはビット線対
    は互いに平行で前記メモリエレメントの外方には相互に
    異なった方向にのみ延在し、前記ビット線対にロジック
    エレメントが接続されていることを特徴とする請求項１
    記載のメモリ付加型プログラマブルロジックＬＳＩ。
  3. 【請求項３】 前記メモリエレメントの両側に配列され
    た前記ロジックエレメントは前記メモリエレメント内の
    データの読み出しおよび書き込みを行うビット線もしく
    はビット線対を共有していることを特徴とする請求項１
    記載のメモリ付加型プログラマブルロジックＬＳＩ。
  4. 【請求項４】一つのメモリエレメントと一つあるいは複
    数のロジックエレメントで構成されるメモリロジックモ
    ジュールを２次元アレイ状に配列することによって構成
    され、ある前記ロジックエレメントのロジック機能と当
    該の前記ロジックエレメントの入力信号および出力信号
    と他の前記ロジックエレメントの出力信号および入力信
    号との接続関係とが当該の前記ロジックエレメントに対
    するコンフィギュレーションデータにより指示され、前
    記コンフィギュレーションデータは当該の前記ロジック
    エレメント内に設けられたコンフィギュレーションメモ
    リに記憶され、任意の前記ロジックエレメントの前記コ
    ンフィギュレーションメモリ内の前記コンフィギュレー
    ションデータを書き換えることにより、当該の前記ロジ
    ックエレメントのロジック機能と他の前記ロジックエレ
    メントとの接続関係とを再コンフィギュレーションして
    当該のＬＳＩのロジック機能を再コンフィギュレーショ
    ンすることが可能なメモリ付加型プログラマブルロジッ
    クＬＳＩであって、前記メモリエレメントは同一の前記
    メモリロジックモジュール内の全ての前記ロジックエレ
    メントに対する前記コンフィギュレーションデータをそ
    れぞれについて複数個記憶可能であって、前記メモリエ
    レメントに格納された複数の前記コンフィギュレーショ
    ンデータの内のいずれかを当該の前記メモリロジックモ
    ジュール内の前記ロジックエレメント内の前記コンフィ
    ギュレーションメモリに転送して当該の前記コンフィギ
    ュレーションデータの書き込みを行い、前記コンフィギ
    ュレーションメモリに書き込まれた当該の前記コンフィ
    ギュレーションデータに応じて、当該の前記ロジックエ
    レメントのロジック機能と他の前記ロジックエレメント
    との接続関係とを再コンフィギュレーションして当該の
    ＬＳＩのロジック機能を再コンフィギュレーションする
    ことが可能であり、 前記メモリエレメント内のデー
    タの読み出しおよび書き込みを行うビット線もしくはビ
    ット線対と、前記ロジックエレメント内の前記コンフィ
    ギュレーションメモリ内の書き込みおよび読み出しを行
    うビット線もしくはビット線対とを１対１で接続し、前
    記メモリエレメントから前記メモリエレメントの前記ビ
    ット線もしくは前記ビット線対を介して読み出された前
    記コンフィギュレーションデータを、前記コンフィギュ
    レーションメモリの前記ビット線もしくは前記ビット線
    対を介して前記コンフィギュレーションメモリに書き込
    むことを特徴とするメモリ付加型プログラマブルロジッ
    クＬＳＩ。
  5. 【請求項５】複数の前記メモリロジックモジュールが、
    同時並列に、それぞれの前記メモリエレメントから前記
    ロジックエレメント内の前記コンフィギュレーションメ
    モリへの前記コンフィギュレーションデータの書き込み
    を行うことが可能なことを特徴とする請求項１乃至４記
    載のメモリ付加型プログラマブルロジックＬＳＩ。
  6. 【請求項６】当該のＬＳＩ内に搭載された全ての前記メ
    モリロジックモジュールが、同時並列に、それぞれの前
    記メモリエレメントから前記ロジックエレメント内の前
    記コンフィギュレーションメモリへの前記コンフィギュ
    レーションデータの書き込みを行うことが可能なことを
    特徴とする請求項５記載のメモリ付加型プログラマブル
    ロジックＬＳＩ。
  7. 【請求項７】前記メモリ付加型プログラマブルロジック
    ＬＳＩを構成する前記メモリロジックモジュールの前記
    ２次元アレイにおいて、行単位、列単位、正方部分アレ
    イ単位で複数の前記メモリロジックモジュールを指定
    し、指定された複数の前記メモリロジックモジュール
    が、同時並列に、それぞれの前記メモリエレメントから
    前記ロジックエレメント内の前記コンフィギュレーショ
    ンメモリへの前記コンフィギュレーションデータの書き
    込みを行うことが可能なことを特徴とする請求項５記載
    のメモリ付加型プログラマブルロジックＬＳＩ。
  8. 【請求項８】前記メモリエレメントが、当該のメモリ付
    加型プログラマブルロジックＬＳＩが実現するロジック
    機能が処理を実行する際に必要となる処理データの格納
    のためにも使用されることを特徴とする請求項１乃至７
    のいずれか一項に記載のメモリ付加型プログラマブルロ
    ジックＬＳＩ。
  9. 【請求項９】前記メモリエレメントが、特に、同一の前
    記メモリロジックモジュール内の前記ロジックエレメン
    トが実現するロジック機能が処理を実行する際に必要と
    なる処理データの格納のためにも使用されることを特徴
    とする請求項８記載のメモリ付加型プログラマブルロジ
    ックＬＳＩ。
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