JPH0230217A - プログラム可能な論理アレイ - Google Patents
プログラム可能な論理アレイInfo
- Publication number
- JPH0230217A JPH0230217A JP63180959A JP18095988A JPH0230217A JP H0230217 A JPH0230217 A JP H0230217A JP 63180959 A JP63180959 A JP 63180959A JP 18095988 A JP18095988 A JP 18095988A JP H0230217 A JPH0230217 A JP H0230217A
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- logic
- output
- input
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 5
- 229920000747 poly(lactic acid) Polymers 0.000 description 5
- 238000007664 blowing Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
論理内容を任意に設定、変更できる汎用論理回路と等価
なプログラマブルロジックアレイ （ＦＰＬＡ）に関し
、 １個のＦＰＬＡで叉点情報の書換えなしで特定の複数の
論理回路を実現出来、かつ別の論理回路が必要な時には
叉点情報を入力することにより、自由な論理回路を実現
できるＦＰＬＡを提供すること目的とし、 複数の入力ラインと複数の出力ラインとの各交叉部分に
半導体スイッチング素子を設けて論理回路とし、該スイ
ッチング素子のオン／オフ情報を外部からのプログラム
可能とするための叉点情報記憶用メモリ素子（ＲＡＭま
たはＦ／’Ｆ）を設け、該メモリ素子の内容を設定する
ことにより前記論理回路の論理内容を任意に設定できる
プログラマブルロジックアレイにおいて、 前記メモリ素子をスイッチング素子の９ｎのＮ整数倍具
備した叉点数ビツトｎ×Ｎワード構成のメモリ回路を設
け、外部からのプログラム番号を設定することにより、
アドレスＮに対応したｎビア）のデータよりなる論理内
容を瞬時に設定、変更できるように構成する。
なプログラマブルロジックアレイ （ＦＰＬＡ）に関し
、 １個のＦＰＬＡで叉点情報の書換えなしで特定の複数の
論理回路を実現出来、かつ別の論理回路が必要な時には
叉点情報を入力することにより、自由な論理回路を実現
できるＦＰＬＡを提供すること目的とし、 複数の入力ラインと複数の出力ラインとの各交叉部分に
半導体スイッチング素子を設けて論理回路とし、該スイ
ッチング素子のオン／オフ情報を外部からのプログラム
可能とするための叉点情報記憶用メモリ素子（ＲＡＭま
たはＦ／’Ｆ）を設け、該メモリ素子の内容を設定する
ことにより前記論理回路の論理内容を任意に設定できる
プログラマブルロジックアレイにおいて、 前記メモリ素子をスイッチング素子の９ｎのＮ整数倍具
備した叉点数ビツトｎ×Ｎワード構成のメモリ回路を設
け、外部からのプログラム番号を設定することにより、
アドレスＮに対応したｎビア）のデータよりなる論理内
容を瞬時に設定、変更できるように構成する。
本発明は、論理内容を任意に設定、変更できる汎用論理
回路と等価なプログラマブルロジックアレイ （以下Ｆ
ＰＬＡと称す）に関する。
回路と等価なプログラマブルロジックアレイ （以下Ｆ
ＰＬＡと称す）に関する。
従来のプログラマブルロジックアレイ （以下ＰＬＡと
称す）は配線内部にあるヒユーズを外部から電圧を加え
て溶断することによって任意の論理回路を構成していた
。しかし、このＰＬＡは論理回路を設定する為に、工場
出荷時において特別な装置を用いて切断していた。この
ように従来のＰＬＡは、ヒユーズを溶断することによっ
て論理を得ているため、利用者が自由に内容を設定でき
ずまた設定できたとしても内容の変更が出来ないという
欠点があった。
称す）は配線内部にあるヒユーズを外部から電圧を加え
て溶断することによって任意の論理回路を構成していた
。しかし、このＰＬＡは論理回路を設定する為に、工場
出荷時において特別な装置を用いて切断していた。この
ように従来のＰＬＡは、ヒユーズを溶断することによっ
て論理を得ているため、利用者が自由に内容を設定でき
ずまた設定できたとしても内容の変更が出来ないという
欠点があった。
この欠点を補うために、ＰＬＡのヒユーズを半導体スイ
ッチング素子に置変え、叉点のオン／オフ情報をメモリ
素子に記憶することによって任意の論理回路を得るＦＰ
ＬＡが提供されている。
ッチング素子に置変え、叉点のオン／オフ情報をメモリ
素子に記憶することによって任意の論理回路を得るＦＰ
ＬＡが提供されている。
従来のＦＰＬＡの回路構成図を第４図に示す。
図において、１は入力端子、２は出力端子、３は入カバ
ソファ、４は出カバソファ、５は半導体スイッチング素
子、６は入力ライン、７は出力ライン、８は叉点数ビツ
ト構成のメモリ回路、９はメモリ回路の出力を示す。
ソファ、４は出カバソファ、５は半導体スイッチング素
子、６は入力ライン、７は出力ライン、８は叉点数ビツ
ト構成のメモリ回路、９はメモリ回路の出力を示す。
入力端子ＩＡから入力された信号は入力バッファ３Ａを
介してＩＡとＩＡ倍信号して入力ライン６Ａ、６Ａに出
力される。さらに、入力ライン６と出力ライン７間には
半導体スイッチング素子５が接続されていて、このスイ
ッチがオンの時のみ人力ライン６の情報は出力ライン７
に伝達され、出カバソファ４を介して出力端子２に出力
される。
介してＩＡとＩＡ倍信号して入力ライン６Ａ、６Ａに出
力される。さらに、入力ライン６と出力ライン７間には
半導体スイッチング素子５が接続されていて、このスイ
ッチがオンの時のみ人力ライン６の情報は出力ライン７
に伝達され、出カバソファ４を介して出力端子２に出力
される。
メモリ回路８の出力９は対応する各叉点の半導体スイッ
チング素子に接続されており、このメモリの内容によっ
て叉点のオン／オフを設定するようになっている。
チング素子に接続されており、このメモリの内容によっ
て叉点のオン／オフを設定するようになっている。
このメモリ回路８は叉点数と同じ数のメモリ素子を内部
に持ち、論理が変わる度にメモリの内容を変更する構造
になっている。したがって・ＦＰＬＡは物理的にヒユー
ズを切断したりする構造でないため、繰返し論理の内容
を設定／変更できるようになっている。これにより、１
個のＦＰＬＡで複数の論理回路を書換えによって実現で
きるようになっている。
に持ち、論理が変わる度にメモリの内容を変更する構造
になっている。したがって・ＦＰＬＡは物理的にヒユー
ズを切断したりする構造でないため、繰返し論理の内容
を設定／変更できるようになっている。これにより、１
個のＦＰＬＡで複数の論理回路を書換えによって実現で
きるようになっている。
しかし、このＦＰＬＡでは実現する論理回路の内容が変
わる度に内部のメモリ回路に叉点情報を書込む必要があ
り、内部の叉点数が増えるに従って叉点情報の書換えに
かかる時間が増える。また−船釣には使用する論理回路
は１個のＦＰＬＡでは数種類程度である。
わる度に内部のメモリ回路に叉点情報を書込む必要があ
り、内部の叉点数が増えるに従って叉点情報の書換えに
かかる時間が増える。また−船釣には使用する論理回路
は１個のＦＰＬＡでは数種類程度である。
そこで本発明は、普通１個のＦＰＬＡでは数種類の論理
回路を実現できれば充分ということを前提として、１個
のＦＰＬＡで叉点情報の書換えなしで特定の複数の論理
回路を実現することができ、かつ別の論理回路が必要な
時には叉点情報を入力することによって自由な論理回路
を実現できるＦＰＬＡを提供することを目的とする。
回路を実現できれば充分ということを前提として、１個
のＦＰＬＡで叉点情報の書換えなしで特定の複数の論理
回路を実現することができ、かつ別の論理回路が必要な
時には叉点情報を入力することによって自由な論理回路
を実現できるＦＰＬＡを提供することを目的とする。
本発明の原理構成図を第１図に示す。図において、ｌは
入力端子、２は出力端子、３は入力バッファ、４は出力
バッファ、５は半導体スイッチング素子、６は入力ライ
ン、７は出力ライン、９はメモリの叉点数ビットｎ１１
０は叉点数ビツトｎ×Ｎワード構成のメモリ回路を示す
。
入力端子、２は出力端子、３は入力バッファ、４は出力
バッファ、５は半導体スイッチング素子、６は入力ライ
ン、７は出力ライン、９はメモリの叉点数ビットｎ１１
０は叉点数ビツトｎ×Ｎワード構成のメモリ回路を示す
。
叉点数ビツトｎ×Ｎワード構成のメモリ回路１０はｎ×
Ｎ構成の一般のＲＡＭと同じ構成であり、アドレス用セ
レクタ及びデータ用セレクタはそれぞれ使用端子数を減
らすために使用されている。
Ｎ構成の一般のＲＡＭと同じ構成であり、アドレス用セ
レクタ及びデータ用セレクタはそれぞれ使用端子数を減
らすために使用されている。
この時、ＲＡＭのビット数ｎは叉点数になり、アドレス
数ＮがこのＦＰＬＡで同時に記憶・実現できる論理回路
数になる。
数ＮがこのＦＰＬＡで同時に記憶・実現できる論理回路
数になる。
入力端子ＩＡから入力された信号は入カバ、７フア３Ａ
を介してＩＡとＩＡ倍信号して入力ライン６Ａ、６Ａに
出力される。さらに、入力ライン６と出力ライン７間に
は半導体スイッチング素子５が接続されていて、このス
イッチがオンの時のみ入力ライン６の情報は出力ライン
７に伝達され、出力バッファ４を介して出力端子２に出
力される。
を介してＩＡとＩＡ倍信号して入力ライン６Ａ、６Ａに
出力される。さらに、入力ライン６と出力ライン７間に
は半導体スイッチング素子５が接続されていて、このス
イッチがオンの時のみ入力ライン６の情報は出力ライン
７に伝達され、出力バッファ４を介して出力端子２に出
力される。
メモリ回路１０の出力９は対応する各叉点の半導体スイ
ッチング素子５に接続されており、このメモリの内容に
よって叉点のオン／オフを設定するようになっている。
ッチング素子５に接続されており、このメモリの内容に
よって叉点のオン／オフを設定するようになっている。
このメモリ回路１０のアドレスをアドレスセレクタによ
り設定することにより、対応するアドレスの叉点情報が
半導体スイッチング素子５に伝達されて瞬時に目的の論
理内容を実現することができる。
り設定することにより、対応するアドレスの叉点情報が
半導体スイッチング素子５に伝達されて瞬時に目的の論
理内容を実現することができる。
本発明のメモリ回路の実施例を第２図に示す。
図において、１０は叉点数ビツトｎ×Ｎワード構成のメ
モリ回路で、ｎ×Ｎ構成のＲＡＭＩＩと、Ｎワードのア
ドレス用セレクタ１２と、ｎビットのデータ用セレクタ
１３とから構成される。データ用セレクタ１３のｎビッ
ト数はオン／オフ用スイッチング素子のビット数と同一
で、かつスイッチング素子と同一順序に設定されている
。アドレス用セレクタ１２ＯＮワード数は組合わせ論理
回路の数を示しアドレスにより論理回路の種類を設定で
きる。
モリ回路で、ｎ×Ｎ構成のＲＡＭＩＩと、Ｎワードのア
ドレス用セレクタ１２と、ｎビットのデータ用セレクタ
１３とから構成される。データ用セレクタ１３のｎビッ
ト数はオン／オフ用スイッチング素子のビット数と同一
で、かつスイッチング素子と同一順序に設定されている
。アドレス用セレクタ１２ＯＮワード数は組合わせ論理
回路の数を示しアドレスにより論理回路の種類を設定で
きる。
例えば、第１図の原理構成図における叉点数ビットｎは
３Ｘ６＝１８であり、論理回路の数を８種類設定すると
すれば、１８×８ビツト構成のメモリ回路１０を使用す
ればよい。
３Ｘ６＝１８であり、論理回路の数を８種類設定すると
すれば、１８×８ビツト構成のメモリ回路１０を使用す
ればよい。
実施例のメモリ回路のタイミングチャートを第３図に示
す。第２図の回路図と第３図のタイミングチャートによ
りメモリ回路の動作説明を行う。
す。第２図の回路図と第３図のタイミングチャートによ
りメモリ回路の動作説明を行う。
書込みスタートによりクロック信号ＣＬにがアドレス用
セレクタ１２とデータ用セレクタ１３とに与えられ、ア
ドレス／データの切替信号ＡＤ／ＤＡを“ビに設定すれ
ば、アドレス用セレクタ１２にプログラム内容を書込み
、アドレス／データの切替信号ＡＤ／ＤＡを“Ｈ”に設
定すれば、データ用セレクタ１３にプログラム内容を書
込むことができる。アドレス用セレクタ１２はシフトレ
ジスタでアドレスを記憶しておき、書込可信号旺により
アドレス毎に設定されたデータをメモリに書込み、複数
種類のプログラム内容の叉点情報をメモリ１１に設定で
きる。
セレクタ１２とデータ用セレクタ１３とに与えられ、ア
ドレス／データの切替信号ＡＤ／ＤＡを“ビに設定すれ
ば、アドレス用セレクタ１２にプログラム内容を書込み
、アドレス／データの切替信号ＡＤ／ＤＡを“Ｈ”に設
定すれば、データ用セレクタ１３にプログラム内容を書
込むことができる。アドレス用セレクタ１２はシフトレ
ジスタでアドレスを記憶しておき、書込可信号旺により
アドレス毎に設定されたデータをメモリに書込み、複数
種類のプログラム内容の叉点情報をメモリ１１に設定で
きる。
本発明によれば、複数の論理回路を瞬時に切替えて使用
できるＦＰＬＡを実現でき、普通１個のＦＰＬＡでは数
種類の論理回路を実現するためには、その都度叉点情報
を書込む必要があったが、１個のＦＰＬＡで叉点情報の
書換えなしで特定の複数の論理回路を実現でき、かつ別
の論理回路が必要な時には叉点情報を入力することによ
って自由な論理回路を実現できる。
できるＦＰＬＡを実現でき、普通１個のＦＰＬＡでは数
種類の論理回路を実現するためには、その都度叉点情報
を書込む必要があったが、１個のＦＰＬＡで叉点情報の
書換えなしで特定の複数の論理回路を実現でき、かつ別
の論理回路が必要な時には叉点情報を入力することによ
って自由な論理回路を実現できる。
タイミングチャート、第４図は従来例の回路構成図を示
す。
す。
図において、１は入力端子、２は出力端子、３は入力バ
ッファ、４は出カバソファ、５は半導体スイッチング素
子、６は入力ライン、７は出力ライン、８は叉点数ビッ
トｎのメモリ回路、９はメモリの叉点数ビットｎ、１０
は叉点数ビツトｎ×Ｎワード構成のメモリ回路を示す。
ッファ、４は出カバソファ、５は半導体スイッチング素
子、６は入力ライン、７は出力ライン、８は叉点数ビッ
トｎのメモリ回路、９はメモリの叉点数ビットｎ、１０
は叉点数ビツトｎ×Ｎワード構成のメモリ回路を示す。
Claims (1)
- 【特許請求の範囲】 複数の入力ラインと複数の出力ラインとの各交叉部分に
半導体スイッチング素子を設けて論理回路とし、該スイ
ッチング素子のオン／オフ情報を外部からプログラム可
能とするために叉点情報記憶用メモリ素子（ＲＡＭまた
はＦ／Ｆ）を設け、該メモリ素子の内容を設定すること
により前記論理回路の論理内容を任意に設定できるプロ
グラマブルロジックアレイにおいて、 前記メモリ素子（９）をスイッチング素子（５）の数ｎ
のＮ整数倍具備した叉点数ビットｎ×Ｎワード構成のメ
モリ回路（１０）を設け、外部からのプログラム番号を
設定することにより、アドレスＮに対応したデータｎビ
ットよりなる論理内容を瞬時に設定、変更できるように
することを特徴としたプログラム可能な論理アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180959A JPH0230217A (ja) | 1988-07-20 | 1988-07-20 | プログラム可能な論理アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180959A JPH0230217A (ja) | 1988-07-20 | 1988-07-20 | プログラム可能な論理アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0230217A true JPH0230217A (ja) | 1990-01-31 |
Family
ID=16092272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180959A Pending JPH0230217A (ja) | 1988-07-20 | 1988-07-20 | プログラム可能な論理アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0230217A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172521B1 (en) | 1997-04-11 | 2001-01-09 | Nec Corporation | Programmable logic IC having memories for previously storing a plurality of configuration data and a method of reconfigurating same |
-
1988
- 1988-07-20 JP JP63180959A patent/JPH0230217A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172521B1 (en) | 1997-04-11 | 2001-01-09 | Nec Corporation | Programmable logic IC having memories for previously storing a plurality of configuration data and a method of reconfigurating same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5256918A (en) | Programmable logic circuit | |
| US5465056A (en) | Apparatus for programmable circuit and signal switching | |
| US6876228B2 (en) | Field programmable gate array | |
| USRE40423E1 (en) | Multiport RAM with programmable data port configuration | |
| US4783606A (en) | Programming circuit for programmable logic array I/O cell | |
| US6556500B2 (en) | Programmable logic array device with random access memory configurable as product terms | |
| JPH03132212A (ja) | 構成を変更可能な論理アレイ | |
| JPH0645912A (ja) | 構成を変更可能な記憶回路 | |
| JPH03166625A (ja) | プログラマブル論理素子のための論理ブロック | |
| US5250859A (en) | Low power multifunction logic array | |
| JPH097393A (ja) | マイクロエレクトロニック集積回路のためのメモリ試験装置 | |
| US5349670A (en) | Integrated circuit programmable sequencing element apparatus | |
| JPH04228174A (ja) | 半導体メモリ | |
| KR940016225A (ko) | 반도체 기억장치 | |
| EP1143452B1 (en) | Memory circuitry for programmable logic integrated circuit devices | |
| JPS61221938A (ja) | シ−ケンス回路 | |
| KR920010650A (ko) | 프로그래머블 집적회로 | |
| US5710550A (en) | Apparatus for programmable signal switching | |
| US5003202A (en) | Coincidence extendable programmable logic device | |
| JPH0191526A (ja) | プログラマブル論理素子 | |
| JPS6118833B2 (ja) | ||
| US20060022704A1 (en) | Reconfigurable electronic device having interconnected data storage devices | |
| JPH0230217A (ja) | プログラム可能な論理アレイ | |
| US6006305A (en) | Method and architecture for non-sequentially programming one-time programmable memory technology without initially erasing the memory | |
| JPH086809A (ja) | フィールドプログラマブルゲートアレイ |