JPH03132212A - 構成を変更可能な論理アレイ - Google Patents
構成を変更可能な論理アレイInfo
- Publication number
- JPH03132212A JPH03132212A JP2201092A JP20109290A JPH03132212A JP H03132212 A JPH03132212 A JP H03132212A JP 2201092 A JP2201092 A JP 2201092A JP 20109290 A JP20109290 A JP 20109290A JP H03132212 A JPH03132212 A JP H03132212A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- configurable logic
- memory cells
- memory
- configurable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 147
- 230000006870 function Effects 0.000 claims abstract description 101
- 230000000295 complement effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 abstract description 10
- 230000003068 static effect Effects 0.000 abstract description 5
- 230000008859 change Effects 0.000 abstract description 4
- 239000000872 buffer Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 238000003491 array Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 101000932768 Conus catus Alpha-conotoxin CIC Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
- H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
〈産業上の利用分野〉
本発明は集積回路からなるロジックデバイスに於てカス
タム化されたロジックファンクションを果すための手段
及び方法に関する。
タム化されたロジックファンクションを果すための手段
及び方法に関する。
〈従来の技術〉
集積回路デバイスが単一の集積回路チップ内により多数
のファンクションを組込み得るようになるのに伴い、集
積回路チップの製造者は、特定の用途のために特定のフ
ァンクションを果すようにカスタム化されたチップに対
する注文に自動的にしかも迅速に応じることができるよ
うな方法を種々開発してきた。しかしながら、ゲートア
レイ製造者は、注文主により注文された特定のロジック
ファンクションを果すように半導体基層内に設けられた
トランジスタを接続するために、標準的な製造プロセス
の最終段階として、カスタム化された金属皮膜を設ける
ようにしている。更に、設計変更をしばしば行ったり、
同一のデバイスを少数必要としたり、新たな設計を十分
にテストしていないような注文主のためには、ユーザに
よりプログラムされる集積回路チップが市販されている
。
のファンクションを組込み得るようになるのに伴い、集
積回路チップの製造者は、特定の用途のために特定のフ
ァンクションを果すようにカスタム化されたチップに対
する注文に自動的にしかも迅速に応じることができるよ
うな方法を種々開発してきた。しかしながら、ゲートア
レイ製造者は、注文主により注文された特定のロジック
ファンクションを果すように半導体基層内に設けられた
トランジスタを接続するために、標準的な製造プロセス
の最終段階として、カスタム化された金属皮膜を設ける
ようにしている。更に、設計変更をしばしば行ったり、
同一のデバイスを少数必要としたり、新たな設計を十分
にテストしていないような注文主のためには、ユーザに
よりプログラムされる集積回路チップが市販されている
。
このようなユーザプログラマブルデバイスに於ては、対
応するラインを、ロジック凹路、他のライン或いは出力
ピンに接続したり、或いは接続を断つようにオンオフし
得るような複数のバストランジスタが設けられている。
応するラインを、ロジック凹路、他のライン或いは出力
ピンに接続したり、或いは接続を断つようにオンオフし
得るような複数のバストランジスタが設けられている。
適切な組合せのバストランジスタを導通させ、適切なラ
インのセットを接続することにより、ユーザは所望のロ
ジックファンクションを得ることができる。ユーザは、
異なる組合せのバストランジスタを導通させることによ
り、異なる設計を即座に再プログラムすることができる
。
インのセットを接続することにより、ユーザは所望のロ
ジックファンクションを得ることができる。ユーザは、
異なる組合せのバストランジスタを導通させることによ
り、異なる設計を即座に再プログラムすることができる
。
本出願人であるジリンクス・インコーホレイテッドは通
常のプログラマブルロジックアレイよりも高いレベルの
集積度を有するコンフィグラブルロジックアレイを製造
している。ジリンクスによるコンフィグラブルロジック
アレイは、ロジックブロックのアレイを含み、それぞれ
が、例えば複数のＡＮＤ、ＯＲＳＭＵＸゲート或いはフ
リップフロップを組合せてなる所望のロジックファンク
ションを果すように設定（ｃｏｎｆｉｇｕｒｅ）するこ
とができる。ジリンクスによるコンフィグラブルロジッ
クアレイは、チップ全体で複雑なロジックファンクショ
ンを形成するように個々のロジックブロックを接続する
べくプログラム可能な相互接続ラインをも備えている。
常のプログラマブルロジックアレイよりも高いレベルの
集積度を有するコンフィグラブルロジックアレイを製造
している。ジリンクスによるコンフィグラブルロジック
アレイは、ロジックブロックのアレイを含み、それぞれ
が、例えば複数のＡＮＤ、ＯＲＳＭＵＸゲート或いはフ
リップフロップを組合せてなる所望のロジックファンク
ションを果すように設定（ｃｏｎｆｉｇｕｒｅ）するこ
とができる。ジリンクスによるコンフィグラブルロジッ
クアレイは、チップ全体で複雑なロジックファンクショ
ンを形成するように個々のロジックブロックを接続する
べくプログラム可能な相互接続ラインをも備えている。
現在のジリンクスの製品に於ては、コンフィグラブルロ
ジックアレイチップ内に於て２種のコンフィグラブルロ
ジックブロックが用いられている。チップの周辺部にあ
って、外部のそれぞれに接続されているのは、入カバッ
ファ或いは出力バッファをピンに接続し、ロジックファ
ンクションを果すようにプログラムされた人力／出力ロ
ジックブロックである。チップの中央部にあるのは、入
力／出力ブロックのオプションのファンクションを有し
てはいないが単一のブロック内に於てより多数の種類の
ロジックファンクションを果し得るようにされたロジッ
クブロックである。
ジックアレイチップ内に於て２種のコンフィグラブルロ
ジックブロックが用いられている。チップの周辺部にあ
って、外部のそれぞれに接続されているのは、入カバッ
ファ或いは出力バッファをピンに接続し、ロジックファ
ンクションを果すようにプログラムされた人力／出力ロ
ジックブロックである。チップの中央部にあるのは、入
力／出力ブロックのオプションのファンクションを有し
てはいないが単一のブロック内に於てより多数の種類の
ロジックファンクションを果し得るようにされたロジッ
クブロックである。
第１図は、自動プログラミングが可能であるようなコン
フィグラブルロジックアレイのチップの一部を示してい
る。コンフィグラブル人力／出力ブロック１０１〜１０
１５が図示されている。また、コンフィグラブルロジッ
クブロックＣＬＢ１１〜ＣＬＢ１４、ＣＬＢ２１〜ＣＬ
Ｂ２４、ＣＬＢ３１〜ＣＬＢ３４及びＣＬＢ４１〜ＣＬ
Ｂ４４も図示されている。コンフィグラブルロジックブ
ロックのそれぞれは、ＡＮＤ１０Ｒ％ＸＯＲ，ＩＮＶＥ
ＲＴ、ＭＵＸなどのロジックゲートばかりでなく、より
複雑な複数のロジックファンクションを果すべく組合せ
得るようなＴＲＩ ５ＴＡＴＥバッファ或いはＦＬ Ｉ
ＰＦＬＯＰなどをなしている。
フィグラブルロジックアレイのチップの一部を示してい
る。コンフィグラブル人力／出力ブロック１０１〜１０
１５が図示されている。また、コンフィグラブルロジッ
クブロックＣＬＢ１１〜ＣＬＢ１４、ＣＬＢ２１〜ＣＬ
Ｂ２４、ＣＬＢ３１〜ＣＬＢ３４及びＣＬＢ４１〜ＣＬ
Ｂ４４も図示されている。コンフィグラブルロジックブ
ロックのそれぞれは、ＡＮＤ１０Ｒ％ＸＯＲ，ＩＮＶＥ
ＲＴ、ＭＵＸなどのロジックゲートばかりでなく、より
複雑な複数のロジックファンクションを果すべく組合せ
得るようなＴＲＩ ５ＴＡＴＥバッファ或いはＦＬ Ｉ
ＰＦＬＯＰなどをなしている。
ロジックブロックのロジックゲートはブロックを設定す
る際に特定されるフレキシブルなファンクションを有す
るものとされている。ロジックブロックの例としては、
４−人力ＡＮＤゲートがある。０．１．２．３．４個の
ＡＮＤゲート入力が必要となり、使用されていない入力
は電源の正の端子に接続されている。人力信号は直接的
に或いはインバータを介してＡＮＤゲートに送られる。
る際に特定されるフレキシブルなファンクションを有す
るものとされている。ロジックブロックの例としては、
４−人力ＡＮＤゲートがある。０．１．２．３．４個の
ＡＮＤゲート入力が必要となり、使用されていない入力
は電源の正の端子に接続されている。人力信号は直接的
に或いはインバータを介してＡＮＤゲートに送られる。
ブロック内のゲートが、半導体材料の基層及び隣接する
層内に物理的に位置し、それぞれ互いに接続されている
ことから２つの入力Ａ及Ｂを有するＡＮＤ、ＮＯＲ，Ｘ
ＯＲなど複数のファンクションの任意のものを、物理的
に近接する電子的要素により実現することができ、ロジ
ックブロックがフレキシブルであってかつ複雑なもので
あるにも拘らず、ロジックブロックにより引起される時
間遅れを極小化している。ロジックブロックの成るもの
は、所望のロジックファンクションを表す真理値表から
なるルックアップテーブルをメモリセルにロードするこ
とにより複数入力信号の所望の関数を与えるようにプロ
グラムすることができる。
層内に物理的に位置し、それぞれ互いに接続されている
ことから２つの入力Ａ及Ｂを有するＡＮＤ、ＮＯＲ，Ｘ
ＯＲなど複数のファンクションの任意のものを、物理的
に近接する電子的要素により実現することができ、ロジ
ックブロックがフレキシブルであってかつ複雑なもので
あるにも拘らず、ロジックブロックにより引起される時
間遅れを極小化している。ロジックブロックの成るもの
は、所望のロジックファンクションを表す真理値表から
なるルックアップテーブルをメモリセルにロードするこ
とにより複数入力信号の所望の関数を与えるようにプロ
グラムすることができる。
このようにして、信号遅れを最小化しつつ極めて高いフ
レキシビリティを得ることができる。
レキシビリティを得ることができる。
これらのコンフィグラブルブロックは、それぞれ入力信
号を受は出力信号を発生するための人力及び出力リード
を備えている。これらのリードが各ブロックから外向き
に延出しているが、アレイの他の部分に接続されていな
い短い線として第１図に示されている。これらのコンフ
ィグラブルブロックは特定のロジックファンクションを
プログラムするための、即ち真理値表をロードするため
の、第１図には示されていない設定用リードを備えてい
る。設定用リードは、その人力リードに加えられた信号
に対して、ブロックによりその出力リードに与えられる
信号に対して、どのようなロジックファンクションを適
用するか定める。このようなロジックブロックについて
は、米国特許４゜７０６．２１６号明細書（登録日１９
８７年１１月１０日）に記載されているので、それを参
照されたい。
号を受は出力信号を発生するための人力及び出力リード
を備えている。これらのリードが各ブロックから外向き
に延出しているが、アレイの他の部分に接続されていな
い短い線として第１図に示されている。これらのコンフ
ィグラブルブロックは特定のロジックファンクションを
プログラムするための、即ち真理値表をロードするため
の、第１図には示されていない設定用リードを備えてい
る。設定用リードは、その人力リードに加えられた信号
に対して、ブロックによりその出力リードに与えられる
信号に対して、どのようなロジックファンクションを適
用するか定める。このようなロジックブロックについて
は、米国特許４゜７０６．２１６号明細書（登録日１９
８７年１１月１０日）に記載されているので、それを参
照されたい。
これらのロジックブロックを互いに接続するために第２
図に示されるようなプログラマブル相互接続線が用いら
れている。第２図は、１つのコンフィグラブルロジック
ブロック（ＣＬ Ｂ）或いは人力／出力ブロック（ＩＯ
Ｂ）を他のＣＬＢまたはＩＯＢと接続するための相互接
続線を備えるコンフィグラブルロジックアレイチップの
一部を詳細に示している。相互接続線の成るものは、ア
レイ全体の距離のほんの一部に亘って延在するのみの短
いセグメントからなり、他の相互接続線はアレイの全長
または全幅に亘る長さをもって延在している。第２ｂ図
は第２ａ図に於て用いられた印の意味を表す。対角線は
、水平ラインを垂直ラインに接続するためのプログラマ
ブルバストランジスタを示している。各トランジスタは
、水平ラインに接続された１つの電流端子及び垂直ライ
ンに接続された１つの電流端子を備えている。トランジ
スタの制御端子は、第２ａ図に図示されていないが、そ
れぞれ、「０」また、「１」を記憶しているメモリセル
に接続されている。メモリセルに記憶されている「０」
或いは「１」は水平ラインを垂直ラインに接続するか否
かを表している。また、トランジスタは、隣接するセグ
メント間の連続性を制御するために、セグメント化され
たラインの端部にも設けられている。これらのトランジ
スタのそれぞれは、メモリセルにより制御される。
図に示されるようなプログラマブル相互接続線が用いら
れている。第２図は、１つのコンフィグラブルロジック
ブロック（ＣＬ Ｂ）或いは人力／出力ブロック（ＩＯ
Ｂ）を他のＣＬＢまたはＩＯＢと接続するための相互接
続線を備えるコンフィグラブルロジックアレイチップの
一部を詳細に示している。相互接続線の成るものは、ア
レイ全体の距離のほんの一部に亘って延在するのみの短
いセグメントからなり、他の相互接続線はアレイの全長
または全幅に亘る長さをもって延在している。第２ｂ図
は第２ａ図に於て用いられた印の意味を表す。対角線は
、水平ラインを垂直ラインに接続するためのプログラマ
ブルバストランジスタを示している。各トランジスタは
、水平ラインに接続された１つの電流端子及び垂直ライ
ンに接続された１つの電流端子を備えている。トランジ
スタの制御端子は、第２ａ図に図示されていないが、そ
れぞれ、「０」また、「１」を記憶しているメモリセル
に接続されている。メモリセルに記憶されている「０」
或いは「１」は水平ラインを垂直ラインに接続するか否
かを表している。また、トランジスタは、隣接するセグ
メント間の連続性を制御するために、セグメント化され
たラインの端部にも設けられている。これらのトランジ
スタのそれぞれは、メモリセルにより制御される。
第２Ｃ図は、第２ａ図に於てを“Ｘｏにより示された全
交換相互接続線（フルインターチェンジ）を詳しく示し
ている。ライン９０−４は、ライン９０−１に対してセ
グメント化されており、メモリセルＭ５が論理「１」を
記憶した時に、ＮチャンネルバストランジスタＴ５によ
りライン９０−４はライン９０−１に接続され、メモリ
セルＭ５が論理「０」を記憶している場合には、ライン
９０−４はライン９０−１から切離される。同様に、メ
モリセルＭ１が論理「１」を記憶している場合には、ラ
イン９０−４をトランジスタＴ１を介してライン９０−
３に接続し、メモリセルＭ１が「０」を記憶している時
には両ラインは互いに分離される。このように、メモリ
セルのセットによリアレイ内のロジックブロックを相互
接続する相互接続線の状態を制御する。第２ａ図〜第２
ｄ図に関する議論の詳細については、米国特許節０７／
１５８，０１１号明細書を参照されたい。
交換相互接続線（フルインターチェンジ）を詳しく示し
ている。ライン９０−４は、ライン９０−１に対してセ
グメント化されており、メモリセルＭ５が論理「１」を
記憶した時に、ＮチャンネルバストランジスタＴ５によ
りライン９０−４はライン９０−１に接続され、メモリ
セルＭ５が論理「０」を記憶している場合には、ライン
９０−４はライン９０−１から切離される。同様に、メ
モリセルＭ１が論理「１」を記憶している場合には、ラ
イン９０−４をトランジスタＴ１を介してライン９０−
３に接続し、メモリセルＭ１が「０」を記憶している時
には両ラインは互いに分離される。このように、メモリ
セルのセットによリアレイ内のロジックブロックを相互
接続する相互接続線の状態を制御する。第２ａ図〜第２
ｄ図に関する議論の詳細については、米国特許節０７／
１５８，０１１号明細書を参照されたい。
第３ａ図は、コンフィグラブルロジックアレイの一部を
なしかつ多種のロジックファンクションを果すように設
定（Ｃｏｎｆｉｇｕｒｅ）可能なコンフィグラブルロジ
ックブロックの１つを示す。
なしかつ多種のロジックファンクションを果すように設
定（Ｃｏｎｆｉｇｕｒｅ）可能なコンフィグラブルロジ
ックブロックの１つを示す。
１３ａ図は、ロジックブロック人力ａ −ｅを受けるた
めの入力ライン３８１〜３８５及びＤ−フリップフロッ
プ３５２及び３５７からの出力信号を受けるための入力
ライン３６７及び３８０を有する組合せファンクション
ジェネレータ３５４を示す。組合せファンクションジェ
ネレータ３５４は更にライン３７４及び３７８上に２つ
の組合せファンクションＦ及びＧを有しており、それぞ
れ、フリップフロップ３５２及び３５７のいずれか或い
は両者の入力として、マルチプレクサ３５０．３５１．
３５５及び３５６により制御された状態で機能する。出
力ファンクションＦ及びＧは、マルチプレクサ３５３及
び３５８により制御された状態でライン３９５及び３９
６上のロジックブロック出力信号Ｘ及びＹとして与えら
れる。第３ａ図のロジックブロックによりどのようなフ
ァンクションが実行されるかは第３ａ図に示された設定
制御ライン上の設定状態に依存する。第３ａ図に於ける
５つの入力ライン３８１〜３８５の代わりに４本の入力
ラインＡ−Ｄを有する第３ａ図に示されたものと類似す
る実施例が、第３ｂ図に示されており、設定制御ライン
が、マルチプレクサ１１０．１１１を選択するべ（、Ｒ
ＡＭ１０８．１０９から延出するラインからなっている
。第３ａ図の組合せファンクションジェネレータ３５４
は、第３ｂ図のブロック１００が２つの組合せファンク
ションＦ１及びＦ２を発生するのと同様に、２つの組合
せファンクションＦ及びＧを発生する。
めの入力ライン３８１〜３８５及びＤ−フリップフロッ
プ３５２及び３５７からの出力信号を受けるための入力
ライン３６７及び３８０を有する組合せファンクション
ジェネレータ３５４を示す。組合せファンクションジェ
ネレータ３５４は更にライン３７４及び３７８上に２つ
の組合せファンクションＦ及びＧを有しており、それぞ
れ、フリップフロップ３５２及び３５７のいずれか或い
は両者の入力として、マルチプレクサ３５０．３５１．
３５５及び３５６により制御された状態で機能する。出
力ファンクションＦ及びＧは、マルチプレクサ３５３及
び３５８により制御された状態でライン３９５及び３９
６上のロジックブロック出力信号Ｘ及びＹとして与えら
れる。第３ａ図のロジックブロックによりどのようなフ
ァンクションが実行されるかは第３ａ図に示された設定
制御ライン上の設定状態に依存する。第３ａ図に於ける
５つの入力ライン３８１〜３８５の代わりに４本の入力
ラインＡ−Ｄを有する第３ａ図に示されたものと類似す
る実施例が、第３ｂ図に示されており、設定制御ライン
が、マルチプレクサ１１０．１１１を選択するべ（、Ｒ
ＡＭ１０８．１０９から延出するラインからなっている
。第３ａ図の組合せファンクションジェネレータ３５４
は、第３ｂ図のブロック１００が２つの組合せファンク
ションＦ１及びＦ２を発生するのと同様に、２つの組合
せファンクションＦ及びＧを発生する。
第３ｂ図については、前記した米国特許４，７０６．２
１６号明細書に於て議論されている。組合せファンクシ
ョンジェネレータ３５４は、５つの変数の任意の組合せ
ファンクションを発生し或いはそれぞれ４つの変数を有
する２つのファンクションを発生することができる。現
在ジリンクスにより製造されているロジックブロック組
合せファンクションジェネレータ３５４は、メモリセル
の列に真理値表をロードすることによりプログラムされ
る。良く知られているようにＮ人力マルチプレクサは、
Ｎビットアドレスに応答して２ｎの位置のいずれかを選
択することができる。ファンクションジェネレータ３５
４はライン３８１〜３８５上の５つの人ツノ信号を含む
アドレスに応答して３２（２５）個のメモリセルのいず
れかを読み、或いは第１の出力ライン上の４つの変数の
第１のファンクションを提供する１６個のメモリセルの
いずれかを読み、第２の出力ライン３７８上の５つの変
数の内の任意の４つの内の変数の第２のファンクション
を提供する１６個の第２のメモリセルのいずれかを読む
。
１６号明細書に於て議論されている。組合せファンクシ
ョンジェネレータ３５４は、５つの変数の任意の組合せ
ファンクションを発生し或いはそれぞれ４つの変数を有
する２つのファンクションを発生することができる。現
在ジリンクスにより製造されているロジックブロック組
合せファンクションジェネレータ３５４は、メモリセル
の列に真理値表をロードすることによりプログラムされ
る。良く知られているようにＮ人力マルチプレクサは、
Ｎビットアドレスに応答して２ｎの位置のいずれかを選
択することができる。ファンクションジェネレータ３５
４はライン３８１〜３８５上の５つの人ツノ信号を含む
アドレスに応答して３２（２５）個のメモリセルのいず
れかを読み、或いは第１の出力ライン上の４つの変数の
第１のファンクションを提供する１６個のメモリセルの
いずれかを読み、第２の出力ライン３７８上の５つの変
数の内の任意の４つの内の変数の第２のファンクション
を提供する１６個の第２のメモリセルのいずれかを読む
。
第３ａ図に示されたロジックブロックの作動の要領は、
米国カリフォルニア州９５１２４・サンノゼ会ロジック
ドライブ２１００に所在するジリンクス・インコーホレ
イテッド（Ｘｉｌｉｎｘ。
米国カリフォルニア州９５１２４・サンノゼ会ロジック
ドライブ２１００に所在するジリンクス・インコーホレ
イテッド（Ｘｉｌｉｎｘ。
Ｉｎｃ、）により頒布されている［プログラマブルゲー
トアレイデータブック（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙ ＤａｔａＢｏｏｋ） 、１
９８８年」に詳しく記載されている。
トアレイデータブック（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ Ａｒｒａｙ ＤａｔａＢｏｏｋ） 、１
９８８年」に詳しく記載されている。
第３ａ図或いは第３ｂ図に示されたコンフィグラブルブ
ロック及び第２ａ図に示された相互接続ライン含むロジ
ックアレイを複数の複雑なロジックファンクションを果
すように設定することができる。例えば、それを第３ｃ
図に模式的に示されたファンクションを実行するように
プログラムすることができる。第３Ｃ図に示されたダイ
ヤグラムは、入力バッファ、ロジックゲートＡＮＤ １
０ＵＴＳＸＯＲＩＯＵＴ、０ＲＩＯＵＴ及び０Ｒ２ＯＵ
Ｔ、フリップフロップＱ１０ＵＴ及びＱ２ＯＵＴ、並び
に出力バッファを含む。第３ｄ図に示されているように
入力及び出力バッファは入力／出力ブロックＰ２〜Ｐ９
により提供される。これらのブロックはロジックアレイ
チップの周辺部に配置されている。ゲートＡＮＤＩＯＵ
Ｔ及び０Ｒ１０ＵＴ並びにフリップフロップＱ１０ＵＴ
はロジックブロックＡＢにより構成されており、ゲー）
ＸＯＲＩＯＵＴ及びフリップフロップＱ２ＯＵＴは、ロ
ジックブロックＡＣにより形成され、ゲート０Ｒ２０Ｕ
ＴはロジックブロックＡＡにより構成されている。ロジ
ックブロックＡＡ、ＡＢ及びＡＣは第３ｂ図に示された
形式のものであってよい。バッファＰ９、Ｐ８及びＰ７
（第３ｄ図）の出力をリードＡ、Ｂ、Ｃ（第３ｂ図）に
導き出し、図示されないメモリセルをロードすることに
より、第３ｂ図のＭＵＸ１０４が信号Ａを発生するよう
にし、ＭＵＸ １０５が信号Ｂを発生するようにし、Ｍ
ＵＸ１０６が信号Ｃを発生するようにし、適当な真理値
表を８ビットＲＡＭ１０９にロードすることにより、信
号Ａ、Ｂ及びＣが、２人力ＯＲゲートの入力をなす第３
の信号及び、２人力ＡＮＤゲートの第３ｄ図に示された
ファンクションを表す値を、ＲＡＭ１０９からマルチプ
レクサ１１１を用いて選択させる。ＭＵＸ１１４が、こ
の出力を信号Ｆ１として出力し、ＭＵＸ１２６が、この
信号をフリップフロップ１２１の入力として与えること
により、フリップフロップ１２１は、第３ｄ図に示され
たフリップフロップＱＩＯＵＴとなるように設定される
。第３ｂ図に示されたマルチプレクサ１２２及び１４２
は、ロジックブロックのＹ出力としてフリップフロップ
１２１のＱｆｆ出力信号を発生するように設定すること
ができる。このようにして第３ｂ図のロジックブロック
は、第３ｄ図のブロックＡＢに示されたロジックを形成
する。同様に、第３ｂ図に示された形式の他のロジック
ブロックも第３ｄ図のブロックＡＣ及びＡＡに示された
ロジックを形成することができる。
ロック及び第２ａ図に示された相互接続ライン含むロジ
ックアレイを複数の複雑なロジックファンクションを果
すように設定することができる。例えば、それを第３ｃ
図に模式的に示されたファンクションを実行するように
プログラムすることができる。第３Ｃ図に示されたダイ
ヤグラムは、入力バッファ、ロジックゲートＡＮＤ １
０ＵＴＳＸＯＲＩＯＵＴ、０ＲＩＯＵＴ及び０Ｒ２ＯＵ
Ｔ、フリップフロップＱ１０ＵＴ及びＱ２ＯＵＴ、並び
に出力バッファを含む。第３ｄ図に示されているように
入力及び出力バッファは入力／出力ブロックＰ２〜Ｐ９
により提供される。これらのブロックはロジックアレイ
チップの周辺部に配置されている。ゲートＡＮＤＩＯＵ
Ｔ及び０Ｒ１０ＵＴ並びにフリップフロップＱ１０ＵＴ
はロジックブロックＡＢにより構成されており、ゲー）
ＸＯＲＩＯＵＴ及びフリップフロップＱ２ＯＵＴは、ロ
ジックブロックＡＣにより形成され、ゲート０Ｒ２０Ｕ
ＴはロジックブロックＡＡにより構成されている。ロジ
ックブロックＡＡ、ＡＢ及びＡＣは第３ｂ図に示された
形式のものであってよい。バッファＰ９、Ｐ８及びＰ７
（第３ｄ図）の出力をリードＡ、Ｂ、Ｃ（第３ｂ図）に
導き出し、図示されないメモリセルをロードすることに
より、第３ｂ図のＭＵＸ１０４が信号Ａを発生するよう
にし、ＭＵＸ １０５が信号Ｂを発生するようにし、Ｍ
ＵＸ１０６が信号Ｃを発生するようにし、適当な真理値
表を８ビットＲＡＭ１０９にロードすることにより、信
号Ａ、Ｂ及びＣが、２人力ＯＲゲートの入力をなす第３
の信号及び、２人力ＡＮＤゲートの第３ｄ図に示された
ファンクションを表す値を、ＲＡＭ１０９からマルチプ
レクサ１１１を用いて選択させる。ＭＵＸ１１４が、こ
の出力を信号Ｆ１として出力し、ＭＵＸ１２６が、この
信号をフリップフロップ１２１の入力として与えること
により、フリップフロップ１２１は、第３ｄ図に示され
たフリップフロップＱＩＯＵＴとなるように設定される
。第３ｂ図に示されたマルチプレクサ１２２及び１４２
は、ロジックブロックのＹ出力としてフリップフロップ
１２１のＱｆｆ出力信号を発生するように設定すること
ができる。このようにして第３ｂ図のロジックブロック
は、第３ｄ図のブロックＡＢに示されたロジックを形成
する。同様に、第３ｂ図に示された形式の他のロジック
ブロックも第３ｄ図のブロックＡＣ及びＡＡに示された
ロジックを形成することができる。
従来のロジックアレイにより果されるロジックファンク
ションを、その設定段階に於て第３ｂ図の８ビットＲＡ
Ｍ１０９などのようなメモリセルに値を書込むことによ
り制御するためにメモリセルが用いられていたが、後記
するように、これらのメモリセルは、ロジックアレイの
通常の作動中にデータを書いたり、記憶したり、読出し
たりするために、ロジックアレイのユーザに対してアク
セスできるものではなかった。
ションを、その設定段階に於て第３ｂ図の８ビットＲＡ
Ｍ１０９などのようなメモリセルに値を書込むことによ
り制御するためにメモリセルが用いられていたが、後記
するように、これらのメモリセルは、ロジックアレイの
通常の作動中にデータを書いたり、記憶したり、読出し
たりするために、ロジックアレイのユーザに対してアク
セスできるものではなかった。
第４図に示された従来技術に基づくメモリセルは、２つ
のインバータ４１及び４２を有しており、これらのイン
バータは、一方のインバータの入力が他方のインバータ
の出力に接続されたループをなしている。データライン
（またはビットライン）Ｄｙは、アドレスライン（また
はワードライン）Ａｘに接続され或いは分離されること
ができる。
のインバータ４１及び４２を有しており、これらのイン
バータは、一方のインバータの入力が他方のインバータ
の出力に接続されたループをなしている。データライン
（またはビットライン）Ｄｙは、アドレスライン（また
はワードライン）Ａｘに接続され或いは分離されること
ができる。
出力ラインＱまたはその補数互が第３ａ図または第３ｂ
図に示されたようなロジックブロックに於ける設定用ト
ランジスタの一つの状態を制御する。
図に示されたようなロジックブロックに於ける設定用ト
ランジスタの一つの状態を制御する。
この従来例に於て、メモリセルはパワーアップ時に既知
の状態をとるが、このことは１９８９年４月１１日に登
録された米国特許節４，８２１．２３３号明細書に記載
されている。第４図のメモリセルはアレイの設定中にロ
ードされる。この設定過程は、アレイの周辺部に位置す
るピンの成るものを設定用信号のために用いることを必
要とする。
の状態をとるが、このことは１９８９年４月１１日に登
録された米国特許節４，８２１．２３３号明細書に記載
されている。第４図のメモリセルはアレイの設定中にロ
ードされる。この設定過程は、アレイの周辺部に位置す
るピンの成るものを設定用信号のために用いることを必
要とする。
この設定過程が完了するとこれらの外部ビンはしばしば
データ入力或いは出力ピンとして用いられるように設定
される。１つまたは２つのビンが、チップ設定モードか
ら通常の作動モードに変換するために用いられるが、従
来、設定過程が終了した作動中にあってはこれらのメモ
リセルの状態を変更することができなかった。このよう
なアレイの作動中にユーザが必要とするようなメモリは
、別個のチップ上に設けられるのが一般的であった。
データ入力或いは出力ピンとして用いられるように設定
される。１つまたは２つのビンが、チップ設定モードか
ら通常の作動モードに変換するために用いられるが、従
来、設定過程が終了した作動中にあってはこれらのメモ
リセルの状態を変更することができなかった。このよう
なアレイの作動中にユーザが必要とするようなメモリは
、別個のチップ上に設けられるのが一般的であった。
成る用途に於ては、メモリをロジックアレイ内に分布さ
せ、アレイの作動中にこれらの分布メモリをユーザに対
してアクセス可能にすることが望まれる。例えばコンフ
ィグラブルロジックアレイチップを組合せ中央処理ユニ
ット、メモリ或いはファーストイン・ファーストアウト
集積回路バッファとして用いたいような用途に於ては、
メモリを、情報が形成される領域の物理的近傍に設ける
のが望ましい。ロジック過程がロジックブロックにより
行われる場合、１バイトの情報をその情報を発生するロ
ジックブロックの物理的近傍に於て記憶することにより
、発生した情報をその記憶領域に送り込むために、相互
接続線により占めるシリコンの面積をそれだけ小さくし
、必要となる相互接続トランジスタを少な（することが
できる。
せ、アレイの作動中にこれらの分布メモリをユーザに対
してアクセス可能にすることが望まれる。例えばコンフ
ィグラブルロジックアレイチップを組合せ中央処理ユニ
ット、メモリ或いはファーストイン・ファーストアウト
集積回路バッファとして用いたいような用途に於ては、
メモリを、情報が形成される領域の物理的近傍に設ける
のが望ましい。ロジック過程がロジックブロックにより
行われる場合、１バイトの情報をその情報を発生するロ
ジックブロックの物理的近傍に於て記憶することにより
、発生した情報をその記憶領域に送り込むために、相互
接続線により占めるシリコンの面積をそれだけ小さくし
、必要となる相互接続トランジスタを少な（することが
できる。
〈発明が解決しようとする課題〉
本発明は、コンフィグラブルロジックブロックをプログ
ラムするための手段及び方法であってブロックの設定メ
モリセルの成るものを、その作動中に変更し、ユーザに
よりデータを記憶したり、ロジックファンクシジンを形
成するためのＲＡＭとして用い得るようにするための手
段及び方法を提供する。また、このようにして作動中に
ユーザ支配下にあったメモリセルを、作動中に変化しな
いスタチックロジックファンクションを提供するように
設定されるべく、同一のロジックブロックを再設定する
こともできる。本発明は、成るメモリセルがどのように
用いられるかばかりではなく、ユーザによりアクセス可
能なデータセルがロジックアレイ内のどこに配置される
かについてのフレキシビリティを提供するものである。
ラムするための手段及び方法であってブロックの設定メ
モリセルの成るものを、その作動中に変更し、ユーザに
よりデータを記憶したり、ロジックファンクシジンを形
成するためのＲＡＭとして用い得るようにするための手
段及び方法を提供する。また、このようにして作動中に
ユーザ支配下にあったメモリセルを、作動中に変化しな
いスタチックロジックファンクションを提供するように
設定されるべく、同一のロジックブロックを再設定する
こともできる。本発明は、成るメモリセルがどのように
用いられるかばかりではなく、ユーザによりアクセス可
能なデータセルがロジックアレイ内のどこに配置される
かについてのフレキシビリティを提供するものである。
［発明の構成］
く課題を解決するための手段〉
成る実施例に於てはデータを記憶するために用い得るメ
モリセルがロジックブロック内の組合せロジックファン
クションを設定するために用いられるルックアップテー
ブルを記憶する。メモリセルの成るものは、設定など機
能のためにのみ用い、データを記憶するために用いない
場合もある。例えば、これらのメモリはロジックブロッ
ク間の相互接続状態を制御するためのものからなる。ロ
ジックブロック内に於て、フリップフロップと他の要素
との間の接続を制御するＭＵＸメモリセルは、成る実施
例に於てデータを記憶するためにも用いられるが、特に
好ましい実施例に於てこれらのＭＵＸ内部設定セルは、
設定動作のためにのみ用いられる。特に、これらのＭＵ
Ｘ内部設定セルが、比較的少数用いられ、少なくとも１
バイトの情報を記憶するのに便利であるように８個のグ
ループをなして配設されていないような場合には、これ
らのＭＵＸ内部設定セルをデータを記憶するために用い
ることは必ずしも好ましくない。ＭＵＸを記憶のために
も用いた場合には、本実施例により得られる強力なロジ
ックオプションを比較的非効率的に利用する結果を招く
。実際、以下に説明する実施例に於ては、これらのセル
をデータを記憶するために用いる場合に必要となるアド
レスラインが設けられていない。
モリセルがロジックブロック内の組合せロジックファン
クションを設定するために用いられるルックアップテー
ブルを記憶する。メモリセルの成るものは、設定など機
能のためにのみ用い、データを記憶するために用いない
場合もある。例えば、これらのメモリはロジックブロッ
ク間の相互接続状態を制御するためのものからなる。ロ
ジックブロック内に於て、フリップフロップと他の要素
との間の接続を制御するＭＵＸメモリセルは、成る実施
例に於てデータを記憶するためにも用いられるが、特に
好ましい実施例に於てこれらのＭＵＸ内部設定セルは、
設定動作のためにのみ用いられる。特に、これらのＭＵ
Ｘ内部設定セルが、比較的少数用いられ、少なくとも１
バイトの情報を記憶するのに便利であるように８個のグ
ループをなして配設されていないような場合には、これ
らのＭＵＸ内部設定セルをデータを記憶するために用い
ることは必ずしも好ましくない。ＭＵＸを記憶のために
も用いた場合には、本実施例により得られる強力なロジ
ックオプションを比較的非効率的に利用する結果を招く
。実際、以下に説明する実施例に於ては、これらのセル
をデータを記憶するために用いる場合に必要となるアド
レスラインが設けられていない。
ユーザがメモリセル内にデータを記憶し得るというオプ
ションが提供されている場合には、これらのセル内にユ
ーザのデータを入力しかつセルからデータを読み出すた
めの構造をも備えていなければならない。このオプショ
ンは、これらの２つのファンクションを有するセルのそ
れぞれに対してアクセスするために２つの手段を設ける
ことにより提供されるもので、これらの２つの手段のう
ちの一方は、セルの設定動作中にオフチップ信号を供給
するために用いられ、他方の手段は、通常の作動中に於
てオンチップ信号として与えられる信号を記憶するため
に用いられる。
ションが提供されている場合には、これらのセル内にユ
ーザのデータを入力しかつセルからデータを読み出すた
めの構造をも備えていなければならない。このオプショ
ンは、これらの２つのファンクションを有するセルのそ
れぞれに対してアクセスするために２つの手段を設ける
ことにより提供されるもので、これらの２つの手段のう
ちの一方は、セルの設定動作中にオフチップ信号を供給
するために用いられ、他方の手段は、通常の作動中に於
てオンチップ信号として与えられる信号を記憶するため
に用いられる。
〈実施例〉
以下、本発明の好適実施例を添付の図面について詳しく
説明する。
説明する。
本発明に基づくロジックアレイチ・ノブの全体的な構造
が第７図に示されている。第７図は１６個のロジックブ
ロックを含む１つのロジックアレイチップを示している
。以下の実施例について説明される原理は任意の数のロ
ジックブロックを含むチップに対して適用し得ることは
言うまでもない。
が第７図に示されている。第７図は１６個のロジックブ
ロックを含む１つのロジックアレイチップを示している
。以下の実施例について説明される原理は任意の数のロ
ジックブロックを含むチップに対して適用し得ることは
言うまでもない。
第７図に示されたロジックブロックは同一ものからなり
、従って全て同一のファンクションを果するようにプロ
グラムすることも可能である。これらのブロックは一旦
設定（Ｃｏｎｆｉｇｕｒｅ）されると、各ロジックブロ
ックは、ユーザにより特定された一般的には互いに等し
くない特定のファンクションを果す。また、ユーザの指
定に従って、１つのロジックブロックの出力を他のロジ
・ンクブロックの入力とするように相互接続ラインが設
けられる。アレイ内のブロックは、一般的に同一に設定
されるものではない。本発明の１つの特徴は、アレイ内
のブロックの幾つかが、ファンクションジェネレータと
してではなくメモリデバイスとして機能し得る点にある
。ユーザは、組合せロジック、論理記憶手段としてフリ
ップフロップ及びデータを記憶するためのメモリセルの
グループなどを含むロジックシステムを構築することが
できる。
、従って全て同一のファンクションを果するようにプロ
グラムすることも可能である。これらのブロックは一旦
設定（Ｃｏｎｆｉｇｕｒｅ）されると、各ロジックブロ
ックは、ユーザにより特定された一般的には互いに等し
くない特定のファンクションを果す。また、ユーザの指
定に従って、１つのロジックブロックの出力を他のロジ
・ンクブロックの入力とするように相互接続ラインが設
けられる。アレイ内のブロックは、一般的に同一に設定
されるものではない。本発明の１つの特徴は、アレイ内
のブロックの幾つかが、ファンクションジェネレータと
してではなくメモリデバイスとして機能し得る点にある
。ユーザは、組合せロジック、論理記憶手段としてフリ
ップフロップ及びデータを記憶するためのメモリセルの
グループなどを含むロジックシステムを構築することが
できる。
第７図は、１６個のロジックブロックＢ１．１〜Ｂ４．
４を設定するためのメモリセルのグリッドＭ７を示して
いる。グリッドＭ７内に於て、アドレスラインＡ１〜Ａ
３２は、水平方向に延在し、データラインＤ１〜Ｄ３２
は垂直方向に延在する。
４を設定するためのメモリセルのグリッドＭ７を示して
いる。グリッドＭ７内に於て、アドレスラインＡ１〜Ａ
３２は、水平方向に延在し、データラインＤ１〜Ｄ３２
は垂直方向に延在する。
Ａｘ及びＤｙは、それぞれ対応するアドレス及びデータ
ラインを示す。第７図に於けるグリッドの各交点に１つ
のメモリセルが配置されている。メモリセルのグループ
Ｃ１，１は、ブロックＢ１．１に於けるファンクション
ジェネレータＦ１．１及びＧ１．１を設定するためのル
ックアップテーブルを含んでいる。アドレスラインＡ１
〜Ａ４とデータラインＤ１〜Ｄ４との間の交点に位置す
るメモリセルはファンクションジェネレータＦ１．１の
ためのルックアップテーブルを記憶し、それぞれが第６
図に示されるように構成されている。
ラインを示す。第７図に於けるグリッドの各交点に１つ
のメモリセルが配置されている。メモリセルのグループ
Ｃ１，１は、ブロックＢ１．１に於けるファンクション
ジェネレータＦ１．１及びＧ１．１を設定するためのル
ックアップテーブルを含んでいる。アドレスラインＡ１
〜Ａ４とデータラインＤ１〜Ｄ４との間の交点に位置す
るメモリセルはファンクションジェネレータＦ１．１の
ためのルックアップテーブルを記憶し、それぞれが第６
図に示されるように構成されている。
アドレスラインＡ５〜Ａ８とデータラインＤ１〜Ｄ４と
の間の交点に位置するメモリセルは、ファンクションジ
ェネレータＧ１．１のルックアップテーブルを記憶する
。アドレスラインＡ１〜Ａ８とデータラインＤ５〜Ｄ８
との間の交点に位置するメモリセルは組合せファンクシ
ョンジェネレータＦ１．１及びＧ１．１の一部をなさな
いブロックＢ１．１の他の部分のための設定（Ｃｏｎｆ
ｉｇｕｒａｔｉｏｎ）情報を記憶する。これらのメモリ
セルも第４図に示されたように構成されたものであって
良い。第７図に示された他のブロックのメモリセルも概
ね同様の構造を有する。
の間の交点に位置するメモリセルは、ファンクションジ
ェネレータＧ１．１のルックアップテーブルを記憶する
。アドレスラインＡ１〜Ａ８とデータラインＤ５〜Ｄ８
との間の交点に位置するメモリセルは組合せファンクシ
ョンジェネレータＦ１．１及びＧ１．１の一部をなさな
いブロックＢ１．１の他の部分のための設定（Ｃｏｎｆ
ｉｇｕｒａｔｉｏｎ）情報を記憶する。これらのメモリ
セルも第４図に示されたように構成されたものであって
良い。第７図に示された他のブロックのメモリセルも概
ね同様の構造を有する。
成る実施例に於ては、アドレスラインＡ１〜Ａ３２及び
データラインＤ１〜４、Ｄ９〜Ｄ１２、ＤＩ７〜Ｄ２０
及びＤ２５〜Ｄ２８の交点に位置する組合せロジックテ
ーブルメモリセルは、第６図に示されるような２重の制
御ファンクションを有しており、それぞれ設定動作中に
、アドレスＡ１〜Ａ３２を介してセルに対してアクセス
を行う間にラインＤ１〜Ｄ４、Ｄ９〜Ｄ１２、Ｄ１７〜
Ｄ２０及びＤ２５〜Ｄ２８に対してデータを加えること
によりロードし、ロジックアレイの通常の動作中の任意
の時点に於てチップ上の他のロジックによりロード（書
込み）或いは、読取られるものであって良い、他のメモ
リセルは第４図に示されるように単一のアクセスのみが
可能であるのが好ましい。
データラインＤ１〜４、Ｄ９〜Ｄ１２、ＤＩ７〜Ｄ２０
及びＤ２５〜Ｄ２８の交点に位置する組合せロジックテ
ーブルメモリセルは、第６図に示されるような２重の制
御ファンクションを有しており、それぞれ設定動作中に
、アドレスＡ１〜Ａ３２を介してセルに対してアクセス
を行う間にラインＤ１〜Ｄ４、Ｄ９〜Ｄ１２、Ｄ１７〜
Ｄ２０及びＤ２５〜Ｄ２８に対してデータを加えること
によりロードし、ロジックアレイの通常の動作中の任意
の時点に於てチップ上の他のロジックによりロード（書
込み）或いは、読取られるものであって良い、他のメモ
リセルは第４図に示されるように単一のアクセスのみが
可能であるのが好ましい。
第５ａ図は、第７図に示されたロジックブロックＢｊ、
にの一般化された例を示している。第５ｂ図は、同様に
第７図のコンフィグラブルロジックアレイの一部をなす
相互接続構造により囲繞された第５ａ図のコンフィグラ
ブルロジックブロックを示す。第５ｂ図に於ては第５ａ
図と同様の符号が用いられており、それぞれ同様の部分
を示している。第５ａ図に於てファンクションジェネレ
ータＦ１．１は、４人カラインＦ１、Ｆ２、Ｆ３及びＦ
４に与えられたアドレスに応答して（第７図に於ては、
アドレスラインＡｌ−Ａ４及びデータＤ１〜Ｄ４の交点
として与えられているが、第５ａ図には図示省略された
）１６個のメモリセルの１つを読み取るマルチプレクサ
をなす。第６図に示されたスタッチクメモリセルが２通
りのロードが可能なものであることから、アレイが設定
された後、或いは、設定動作中にメモリセル内にデータ
を書き込むことが可能であり、アレイ内の各ロジックブ
ロックの成るメモリセル、例えばメモリセルＢｊ、ｋを
、プログラムされたロジックのために別個に供用し得る
ようにしである。従来は、ファンクションジェネレータ
を設定するためのデータはチップ外から得られた。本発
明に於ては、第５ａ図に図示されたＦｌ、ｌ及びＤｌ、
１などのファンクションジェネレータに於けるデータは
、チップ上に於て形成されたものである。ユーザは、ロ
ジックアレイを設定する際に、適当な回路をプログラム
することによりデータの記憶に用いられている任意のフ
ァンクションジェネレータ内のメモリセルのためのデー
タを形成し、かつこれらのファンクションジェネレータ
メモリセルをアドレスすることができる。更に、本発明
によれば、通常の作動中にメモリセルの内容を読んだり
、メモリセルが属するロジックブロックにより果される
ロジック動作を設定するためにメモリセルの内容を利用
することができる。ユーザはデータをメモリセルに書込
み、新たなデータにより表される新なファンクションを
実行したり、ロジックアレイの他の部分で利用するため
にデータを読出したりすることができる。データは、ア
レイ内にプログラムされたロジックの制御により、テー
ブルごとに変更することができる。このようにして、同
一のメモリセルを複数の用途に用い得ることから、本発
明に基づく構造はそれだけフレキシブルであり、効率的
である。本実施例に於ては、ロジックブロックがアレイ
中に於て全て同様の構造を有するものであることから、
本発明により提供される分布メモリはメモリが必要とさ
れるチップ上の領域に於て利用することができる。
にの一般化された例を示している。第５ｂ図は、同様に
第７図のコンフィグラブルロジックアレイの一部をなす
相互接続構造により囲繞された第５ａ図のコンフィグラ
ブルロジックブロックを示す。第５ｂ図に於ては第５ａ
図と同様の符号が用いられており、それぞれ同様の部分
を示している。第５ａ図に於てファンクションジェネレ
ータＦ１．１は、４人カラインＦ１、Ｆ２、Ｆ３及びＦ
４に与えられたアドレスに応答して（第７図に於ては、
アドレスラインＡｌ−Ａ４及びデータＤ１〜Ｄ４の交点
として与えられているが、第５ａ図には図示省略された
）１６個のメモリセルの１つを読み取るマルチプレクサ
をなす。第６図に示されたスタッチクメモリセルが２通
りのロードが可能なものであることから、アレイが設定
された後、或いは、設定動作中にメモリセル内にデータ
を書き込むことが可能であり、アレイ内の各ロジックブ
ロックの成るメモリセル、例えばメモリセルＢｊ、ｋを
、プログラムされたロジックのために別個に供用し得る
ようにしである。従来は、ファンクションジェネレータ
を設定するためのデータはチップ外から得られた。本発
明に於ては、第５ａ図に図示されたＦｌ、ｌ及びＤｌ、
１などのファンクションジェネレータに於けるデータは
、チップ上に於て形成されたものである。ユーザは、ロ
ジックアレイを設定する際に、適当な回路をプログラム
することによりデータの記憶に用いられている任意のフ
ァンクションジェネレータ内のメモリセルのためのデー
タを形成し、かつこれらのファンクションジェネレータ
メモリセルをアドレスすることができる。更に、本発明
によれば、通常の作動中にメモリセルの内容を読んだり
、メモリセルが属するロジックブロックにより果される
ロジック動作を設定するためにメモリセルの内容を利用
することができる。ユーザはデータをメモリセルに書込
み、新たなデータにより表される新なファンクションを
実行したり、ロジックアレイの他の部分で利用するため
にデータを読出したりすることができる。データは、ア
レイ内にプログラムされたロジックの制御により、テー
ブルごとに変更することができる。このようにして、同
一のメモリセルを複数の用途に用い得ることから、本発
明に基づく構造はそれだけフレキシブルであり、効率的
である。本実施例に於ては、ロジックブロックがアレイ
中に於て全て同様の構造を有するものであることから、
本発明により提供される分布メモリはメモリが必要とさ
れるチップ上の領域に於て利用することができる。
本発明に基づくメモリセルをＲＡＭとして用いることが
できる。ユーザが１６バイトのレジスタにより１バイト
幅のレジスタのセットを得たいと望む場合、８個のファ
ンクションブロックをＲＡＭとしてロードされるべくプ
ログラムし、これら８個のファンクションブロックをレ
ジスタとして制御することができる。同様に、ユーザが
２５６ビツトのデータ構造が必要である場合には、それ
ぞれ３２ビツトの能力を有するファンクションブロック
の出力をマルチプレックスし、アレイの設定中に、適当
なメモリセルの設定を行うことにより所要のデータ構造
を得ることができる。
できる。ユーザが１６バイトのレジスタにより１バイト
幅のレジスタのセットを得たいと望む場合、８個のファ
ンクションブロックをＲＡＭとしてロードされるべくプ
ログラムし、これら８個のファンクションブロックをレ
ジスタとして制御することができる。同様に、ユーザが
２５６ビツトのデータ構造が必要である場合には、それ
ぞれ３２ビツトの能力を有するファンクションブロック
の出力をマルチプレックスし、アレイの設定中に、適当
なメモリセルの設定を行うことにより所要のデータ構造
を得ることができる。
−旦アレイが設定され第５ａ図のメモリセルＭ１〜Ｍ５
がセットされると、ファンクションジェネレータＧ１．
１及びＦｌ、１を制御するために使用されるメモリセル
が決定される。これらがメモリとして用いられる場合に
は、通常のＲＡＭメモリがデータの書換えを自由に許容
するのであるのと同様にメモリの内容を自由に変更する
ことができるが、ファンクションジェネレータＧ１．１
及びＦｌ、１のメモリの内容を変更し得るという事実は
、メモリセルＭ１〜Ｍ５が変更されるまで変更されない
。ファンクションジェネレータＦ１．１のメモリの内容
は、入力Ｆ１、Ｆ２、Ｆ３及びＦ４のファンクションＦ
′を形成するためにも用いることができる。この事は、
ファンクションジェネレータＧ１．１についても成立す
る。しかしながら、ファンクションジェネレータは、ユ
ーザによりロジックアレイ全体を再設定することなく、
ロジックブロックにより果たされるファンクションを、
アレイ内の他のロジックにより変更し得るという特性が
ファンクションジェネレータに与えられた。
がセットされると、ファンクションジェネレータＧ１．
１及びＦｌ、１を制御するために使用されるメモリセル
が決定される。これらがメモリとして用いられる場合に
は、通常のＲＡＭメモリがデータの書換えを自由に許容
するのであるのと同様にメモリの内容を自由に変更する
ことができるが、ファンクションジェネレータＧ１．１
及びＦｌ、１のメモリの内容を変更し得るという事実は
、メモリセルＭ１〜Ｍ５が変更されるまで変更されない
。ファンクションジェネレータＦ１．１のメモリの内容
は、入力Ｆ１、Ｆ２、Ｆ３及びＦ４のファンクションＦ
′を形成するためにも用いることができる。この事は、
ファンクションジェネレータＧ１．１についても成立す
る。しかしながら、ファンクションジェネレータは、ユ
ーザによりロジックアレイ全体を再設定することなく、
ロジックブロックにより果たされるファンクションを、
アレイ内の他のロジックにより変更し得るという特性が
ファンクションジェネレータに与えられた。
第５ａ図に示された回路は、第６図に示されたメモリセ
ルをアクセスするための２つの手段を備えている。ライ
トイネーブルラインＷＥは、セルの作動中にユーザによ
り制御可能であって、ラインＤＩＮ上のデータをファン
クションジェネレータＦ１．１にロードし、或いはライ
ンＤＩＮ或いはＨ１上のデータをラインＤＩＮを介して
ファンクションジェネレータＧ１．１にロードすること
ができる。
ルをアクセスするための２つの手段を備えている。ライ
トイネーブルラインＷＥは、セルの作動中にユーザによ
り制御可能であって、ラインＤＩＮ上のデータをファン
クションジェネレータＦ１．１にロードし、或いはライ
ンＤＩＮ或いはＨ１上のデータをラインＤＩＮを介して
ファンクションジェネレータＧ１．１にロードすること
ができる。
ファンクションジェネレータＦ１．１の１６個のメモリ
セル或いはファンクションジェネレータＧ１．１の１６
個のメモリセルにロードされたデータは、ライン６１〜
Ｇ４或いはＦ１〜Ｆ４上に発生したアドレスに応答して
与えられる真理値表の内容を定める。ライトイネーブル
ラインＷＥは、ＡＮＤゲート５５．５６にローレベルの
ライトイネーブル信号を加えることにより、フリップフ
ロップからなる記憶手段ＦＦＩ、及びＦＦ２をディスエ
ーブルし、フリップフロップＦＦＩ及びＦＦ２のセット
人力及びリセット入力にフリップフロップＦＦＩ及びＦ
Ｆ２のＤ入力及びクロック入力ラインに加えられた信号
に関わらず、それらのＱ出力ポートに現われた信号を保
持させる。このように、ファンクションジェネレータの
Ｆｌ、１或いはＧ１．１のメモリセルにロードするべく
ラインＤＩＮに得られたデータは、マルチプレクサ５３
．５４を介してフリップフロップＦＦＩ及びＦＦ２に提
供されない。第５ａ図に示されるように、（ファンクシ
ョンジェネレータＦ１．１及びＧ１．１がロードされて
おらず）ライトイネーブルラインがハイレベルである場
合には、ラインＤＩＮを用いてフリップフロップＦＦＩ
及びまたはＦＦ２にデータを提供する。但し、メモリセ
ルＭ２〜Ｍ１３が、フリップフロップＦＦＩ及びまたは
ＦＦ２のＤ入力ポートにラインＤＩＮ上のデータが与え
られるようにプログラムされているものとする。
セル或いはファンクションジェネレータＧ１．１の１６
個のメモリセルにロードされたデータは、ライン６１〜
Ｇ４或いはＦ１〜Ｆ４上に発生したアドレスに応答して
与えられる真理値表の内容を定める。ライトイネーブル
ラインＷＥは、ＡＮＤゲート５５．５６にローレベルの
ライトイネーブル信号を加えることにより、フリップフ
ロップからなる記憶手段ＦＦＩ、及びＦＦ２をディスエ
ーブルし、フリップフロップＦＦＩ及びＦＦ２のセット
人力及びリセット入力にフリップフロップＦＦＩ及びＦ
Ｆ２のＤ入力及びクロック入力ラインに加えられた信号
に関わらず、それらのＱ出力ポートに現われた信号を保
持させる。このように、ファンクションジェネレータの
Ｆｌ、１或いはＧ１．１のメモリセルにロードするべく
ラインＤＩＮに得られたデータは、マルチプレクサ５３
．５４を介してフリップフロップＦＦＩ及びＦＦ２に提
供されない。第５ａ図に示されるように、（ファンクシ
ョンジェネレータＦ１．１及びＧ１．１がロードされて
おらず）ライトイネーブルラインがハイレベルである場
合には、ラインＤＩＮを用いてフリップフロップＦＦＩ
及びまたはＦＦ２にデータを提供する。但し、メモリセ
ルＭ２〜Ｍ１３が、フリップフロップＦＦＩ及びまたは
ＦＦ２のＤ入力ポートにラインＤＩＮ上のデータが与え
られるようにプログラムされているものとする。
メモリセルの二重制御の応用
第５ａ図のファンクションジェネレータＦ１．１及びＧ
１．１に用いられた第６図のメモリセルを制御するため
の二重制御手段について次に説明する。ファンクション
ジェネレータＦ１．１及びＧ１．１の動作に関しては第
８図に更に詳細に図示されている。第５ａ図に示された
ファンクションジェネレータ人力Ｆ１〜Ｆ４が複数の信
号から選択されたものとして第８図に示されている。成
る実施例に於ては、Ｆ４人力信号を選択する対象として
１８本のラインが設けられている。複数の信号から選択
を行うための種々の変形例及び手段が可能である。第５
ｂ図は、Ｆ１信号を選択するりべき１６本のライン及び
Ｆ４信号を選択するべき１４本のラインを示しており、
各ラインは個別のメモリセルにより制御される。第８図
に示された変形例によれば、二段階の選択過程により１
８本のラインの１本のみから信号を選択する。１８本の
それぞれに於て得られる信号はＢ８１により示されるバ
ッファ回路を介して次段に送られる。
１．１に用いられた第６図のメモリセルを制御するため
の二重制御手段について次に説明する。ファンクション
ジェネレータＦ１．１及びＧ１．１の動作に関しては第
８図に更に詳細に図示されている。第５ａ図に示された
ファンクションジェネレータ人力Ｆ１〜Ｆ４が複数の信
号から選択されたものとして第８図に示されている。成
る実施例に於ては、Ｆ４人力信号を選択する対象として
１８本のラインが設けられている。複数の信号から選択
を行うための種々の変形例及び手段が可能である。第５
ｂ図は、Ｆ１信号を選択するりべき１６本のライン及び
Ｆ４信号を選択するべき１４本のラインを示しており、
各ラインは個別のメモリセルにより制御される。第８図
に示された変形例によれば、二段階の選択過程により１
８本のラインの１本のみから信号を選択する。１８本の
それぞれに於て得られる信号はＢ８１により示されるバ
ッファ回路を介して次段に送られる。
これらの信号は、５つの信号からなる３つのグループ及
び３つの信号からなる１つのグループに分類される。ト
ランジスタＭ８１などのようなバストランジスタは、各
信号のグループから１つの信号を選択するようにマルチ
プレクサにより制御され、トランジスタＭ８２などのよ
うなバストランジスタは、信号のグループのいずれか１
つのグループを選択するようにこのマルチプレクサによ
り制御され、１８本のラインから単一の信号のみがＦ４
信号として取り出される。このＦ４信号はインバータ１
８１により反転され、−ＮＯＲゲートＮ０Ｒ８１及びＮ
０Ｒ８２の入力として与えられる。
び３つの信号からなる１つのグループに分類される。ト
ランジスタＭ８１などのようなバストランジスタは、各
信号のグループから１つの信号を選択するようにマルチ
プレクサにより制御され、トランジスタＭ８２などのよ
うなバストランジスタは、信号のグループのいずれか１
つのグループを選択するようにこのマルチプレクサによ
り制御され、１８本のラインから単一の信号のみがＦ４
信号として取り出される。このＦ４信号はインバータ１
８１により反転され、−ＮＯＲゲートＮ０Ｒ８１及びＮ
０Ｒ８２の入力として与えられる。
この信号は再びインバータ８２により反転され、ＮＯＲ
ゲートＮ０Ｒ８３及びＮ０Ｒ８４（７）入力として与え
られる。
ゲートＮ０Ｒ８３及びＮ０Ｒ８４（７）入力として与え
られる。
同様の動作によりファンクションＦ２が得られ、このフ
ァンクションはインバータ１８３により反転さｔＬＮＯ
ＲゲートＮ０Ｒ８２及びＮ０Ｒ８４の人力として与えら
れ、更にインバータＩ８４により反転され、ＮＯＲゲー
トＮ０Ｒ８１及びＮ０Ｒ８３に供給される。この構成に
於ては、ＮＯＲゲートＮ０Ｒ８１〜Ｎ０Ｒ８４のうちの
１つのみが論理「１」出力を発生し、従ってトランジス
タＴ８１ｂ−Ｔ８４ｂいずれか１つのみが導通する。
ァンクションはインバータ１８３により反転さｔＬＮＯ
ＲゲートＮ０Ｒ８２及びＮ０Ｒ８４の人力として与えら
れ、更にインバータＩ８４により反転され、ＮＯＲゲー
トＮ０Ｒ８１及びＮ０Ｒ８３に供給される。この構成に
於ては、ＮＯＲゲートＮ０Ｒ８１〜Ｎ０Ｒ８４のうちの
１つのみが論理「１」出力を発生し、従ってトランジス
タＴ８１ｂ−Ｔ８４ｂいずれか１つのみが導通する。
第８図に示されるように、複数のメモリセル（その内メ
モリセルＭ１．１及びＭｌ、２のみが図示されている。
モリセルＭ１．１及びＭｌ、２のみが図示されている。
）がそれぞれファンクションジェネレータＦ１．１に記
憶されたワードのビットを提供する。メモリセルＭ１．
１及びＭｌ、２などのようなメモリセルのそれぞれが第
６図に示されているように構成される。第８図に於てロ
ジックアレイ全体を設定する動作の間にメモリセルＭ１
．１及びＭｌ、２を設定するためのラインにラベルＤｙ
ｌ及びＤｙ２がそれぞれ付される。それぞれのアドレス
ラインにはラベルＡ ｘ １ 、Ａ ｘ ２が与えられ
ている。云うまでもなく、メモリセルＭ１．１及びＭｌ
、２は、例えばＡｘｌからなる同一のアドレスラインの
制御下に於て加えられたデータにより設定されるもので
あって良い。
憶されたワードのビットを提供する。メモリセルＭ１．
１及びＭｌ、２などのようなメモリセルのそれぞれが第
６図に示されているように構成される。第８図に於てロ
ジックアレイ全体を設定する動作の間にメモリセルＭ１
．１及びＭｌ、２を設定するためのラインにラベルＤｙ
ｌ及びＤｙ２がそれぞれ付される。それぞれのアドレス
ラインにはラベルＡ ｘ １ 、Ａ ｘ ２が与えられ
ている。云うまでもなく、メモリセルＭ１．１及びＭｌ
、２は、例えばＡｘｌからなる同一のアドレスラインの
制御下に於て加えられたデータにより設定されるもので
あって良い。
ロジックアレイの動作中にメモリセルＭ１．１〜ＭＬ
１６に対してアクセスを行いたい場合には、設定動作中
にメモリセルＷＥ−Ｆに対して論理「０」をロードし、
ＮＯＲゲートＮ０ＲＦＨＩに対して論理「１」を与え、
ＮＯＲゲートＮ０ＲＦＨＩをイネーブルすることにより
、ＮＯＲゲートＮ０ＲＦＨＩもＡＮＤゲートＡＮＤＦＨ
Ｉによりイネーブルされたことを条件として、ラインＷ
Ｅ上のライトイネーブル信号に応答してＮＯＲゲ−）Ｎ
ＯＲＦＨＩをイネーブルする。
１６に対してアクセスを行いたい場合には、設定動作中
にメモリセルＷＥ−Ｆに対して論理「０」をロードし、
ＮＯＲゲートＮ０ＲＦＨＩに対して論理「１」を与え、
ＮＯＲゲートＮ０ＲＦＨＩをイネーブルすることにより
、ＮＯＲゲートＮ０ＲＦＨＩもＡＮＤゲートＡＮＤＦＨ
Ｉによりイネーブルされたことを条件として、ラインＷ
Ｅ上のライトイネーブル信号に応答してＮＯＲゲ−）Ｎ
ＯＲＦＨＩをイネーブルする。
第８図は、ＧファンクションジェネレータＧ１．１のメ
モリセル或いはＧファンクションジェネレータのメモリ
セルにアドレスを行うための手段を示し、ていない。し
かしながら、ＧファンクションジェネレータＦ１．１の
メモリセルは、第８図に示されたＦファンクションジェ
ネレータをアドレスするためのものと以下の意思外に関
しては同様の構成を有する回路によりアドレスされ、読
み取られ、書込が行われる。信号Ｈ１がＡＮＤゲートＡ
ＮＤＦＨＩに与えられ、その補数「］がＡＮＤゲートＡ
ＮＤＧＨＩに与えられる。マルチプレクサＭＵＸ５１は
、信号ＤＩＮ及びπ］のいずれがＧファンクションジェ
ネレータに供給されるべきかを選択する。信号ＤＩＮが
Ｇファンクションジェネレータに供給された場合には、
Ｈｌ及び「ゴが互いに補数信号であることから、Ｆファ
ンクションジェネレータ及びＧファンクションジェネレ
ータのいずれか一方のみが各時点に於てアドレスされる
。このようにして、データラインＤＩＮは、Ｆファンク
ションジェネレータＦ１．１及びＧファンクションジェ
ネレータＧ１．１の両者のメモリセルに対してデータを
提供するために用いることができる。本明細書に於て詳
しく説明された実施例に於ては、各ファンクションジェ
ネレータＦ１．１及びＧ１．１に於て１６個のメモリセ
ルが用いられ、各メモリセルのそれぞれをアドレスする
ために４本の入力ラインが用いられている。しかしなが
ら１２８個のメモリセル及び６本のアドレスラインとい
った他の数のメモリセル及びアドレスラインを用い得る
ことから、本発明はこの実施例に限定されないとはこと
は云うまでもない。
モリセル或いはＧファンクションジェネレータのメモリ
セルにアドレスを行うための手段を示し、ていない。し
かしながら、ＧファンクションジェネレータＦ１．１の
メモリセルは、第８図に示されたＦファンクションジェ
ネレータをアドレスするためのものと以下の意思外に関
しては同様の構成を有する回路によりアドレスされ、読
み取られ、書込が行われる。信号Ｈ１がＡＮＤゲートＡ
ＮＤＦＨＩに与えられ、その補数「］がＡＮＤゲートＡ
ＮＤＧＨＩに与えられる。マルチプレクサＭＵＸ５１は
、信号ＤＩＮ及びπ］のいずれがＧファンクションジェ
ネレータに供給されるべきかを選択する。信号ＤＩＮが
Ｇファンクションジェネレータに供給された場合には、
Ｈｌ及び「ゴが互いに補数信号であることから、Ｆファ
ンクションジェネレータ及びＧファンクションジェネレ
ータのいずれか一方のみが各時点に於てアドレスされる
。このようにして、データラインＤＩＮは、Ｆファンク
ションジェネレータＦ１．１及びＧファンクションジェ
ネレータＧ１．１の両者のメモリセルに対してデータを
提供するために用いることができる。本明細書に於て詳
しく説明された実施例に於ては、各ファンクションジェ
ネレータＦ１．１及びＧ１．１に於て１６個のメモリセ
ルが用いられ、各メモリセルのそれぞれをアドレスする
ために４本の入力ラインが用いられている。しかしなが
ら１２８個のメモリセル及び６本のアドレスラインとい
った他の数のメモリセル及びアドレスラインを用い得る
ことから、本発明はこの実施例に限定されないとはこと
は云うまでもない。
更に、ロジックブロックも２つのファンクションを提供
するものに限定される必要はない。
するものに限定される必要はない。
第８図に示された実施例に於てはファンクションジェネ
レータＦ１．１には、１６個のメモリセルＭ１．１〜Ｍ
１．１６が用いられており、その内の２つのみが図示さ
れている。第８ａ図から他のメモリセルの制御の要領も
容易に理解されよう。
レータＦ１．１には、１６個のメモリセルＭ１．１〜Ｍ
１．１６が用いられており、その内の２つのみが図示さ
れている。第８ａ図から他のメモリセルの制御の要領も
容易に理解されよう。
メモリセルＭ１はＡＮＤゲートＡＮＤＦＨＩ及びＡＮＤ
ゲートＡＮＤＧＨ１の両者をイネーブルし、第５ａ図の
ロジックブロックが８本のラインＦ１〜Ｆ４．０１〜Ｇ
４に与えられた信号に応答した単一の出力が選択される
べき３２個のセルからなる単一のセルバンクとして、フ
ァンクションジェネレータＦ１．１及びＤｌ、１内の３
２個のメモリセルを処理するべきか否かを定め、或いは
、第５ａ図のロジックブロックが、それぞれ別個の出力
が選択された２つの、１６個のセルからなるセルバンク
として、ファンクションジェネレータＦ１．１及びＧ１
．１内の３２個のメモリセルを処理することにより、ラ
インＦ１〜Ｆ４に与えられた信号に応じてＦ出力を発生
し、ライン６１〜Ｇ４に与えられた信号に応答してＧ出
力を発生するか否かを定める。Ｆファンクションジェネ
レータＦ１．１のメモリセル（例えばメモリセルＭ１．
１及びＭｌ、２）に書込まれるべきデータは、第５ａ図
及び第８図の両者に示されたラインＤＩＮ上に与えられ
る。
ゲートＡＮＤＧＨ１の両者をイネーブルし、第５ａ図の
ロジックブロックが８本のラインＦ１〜Ｆ４．０１〜Ｇ
４に与えられた信号に応答した単一の出力が選択される
べき３２個のセルからなる単一のセルバンクとして、フ
ァンクションジェネレータＦ１．１及びＤｌ、１内の３
２個のメモリセルを処理するべきか否かを定め、或いは
、第５ａ図のロジックブロックが、それぞれ別個の出力
が選択された２つの、１６個のセルからなるセルバンク
として、ファンクションジェネレータＦ１．１及びＧ１
．１内の３２個のメモリセルを処理することにより、ラ
インＦ１〜Ｆ４に与えられた信号に応じてＦ出力を発生
し、ライン６１〜Ｇ４に与えられた信号に応答してＧ出
力を発生するか否かを定める。Ｆファンクションジェネ
レータＦ１．１のメモリセル（例えばメモリセルＭ１．
１及びＭｌ、２）に書込まれるべきデータは、第５ａ図
及び第８図の両者に示されたラインＤＩＮ上に与えられ
る。
メモリセルＭ１内の論理「１」は、メモリセルＭ１の反
転された出力を論理「０」とすることにより、ＭＵＸ５
１のトランジスタ７５１ｂを遮断し、ＡＮＤゲートＡＮ
ＤＦＨＩ及びＡＮＤＧＨｌの人力Ｈ１及びπ］をそれぞ
れディスエーブルする。メモリセルＭ１が論理「１」で
ある場合には、ＭＵＸ５１のトランジスタＴ５１ａが導
通し、ラインド１上の信号をファンクションジェネレー
タＧ１．１に送られるべきデータ信号として利用可能と
する。メモリセルＭ１が論理「０」である場合には、ト
ランジスタ７５１ａが遮断され、ラインπゴ上の信号が
、ＧファンクションジェネレータＧ１．１に送られるべ
きデータを提供しない。
転された出力を論理「０」とすることにより、ＭＵＸ５
１のトランジスタ７５１ｂを遮断し、ＡＮＤゲートＡＮ
ＤＦＨＩ及びＡＮＤＧＨｌの人力Ｈ１及びπ］をそれぞ
れディスエーブルする。メモリセルＭ１が論理「１」で
ある場合には、ＭＵＸ５１のトランジスタＴ５１ａが導
通し、ラインド１上の信号をファンクションジェネレー
タＧ１．１に送られるべきデータ信号として利用可能と
する。メモリセルＭ１が論理「０」である場合には、ト
ランジスタ７５１ａが遮断され、ラインπゴ上の信号が
、ＧファンクションジェネレータＧ１．１に送られるべ
きデータを提供しない。
メモリセルＭ１の反転出力がハイレベル信号である場合
には、トランジスタＴ５１ｂが導通し、Ｇファンクショ
ンジェネレータＧ１．１がラインＤＩＮ上のデータを受
は取るようになる。メモリセルＭ１の反転出力に得られ
たハイレベル信号は、ＡＮＤゲートＡＮＤＦＨＩ及びＡ
ＮＤＧＨｌにも供給され、ラインＨ１及びπ］上の信号
がＮＯＲゲー）ＮＯＲＦＨＩ及びＮ０ＲＧＨＩに供給さ
れるべくイネーブルする。第８図に示されたように、メ
モリセルＷＥ−Ｆに論理「１」が得られた場合には、Ｎ
ＯＲゲートＮ０ＲＦＨＩが論理「０」状態となる。メモ
リセルＷＥ−Ｆが論理「１」であって、Ｍｌが論理「０
」であって（ＡＮＤゲートＡＮＤＦＨＩを論理「０」と
し）、ライトイネーブルラインＷＥにローレベル信号が
得られた場合には、ラインＨ１にハイレベル信号が得ら
れ（ラインＨ１には論理「０」信号が得られる。）、Ｎ
ＯＲゲー）ＮＯＲＦＨＩによりトランジスタＴ８１Ｈに
ハイレベル信号が与えられる。従って、トランジスタＴ
８５．１及びＴ８１ａなどのトランジスタを制御するべ
く、ＮＯＲゲートＮ０Ｒ８１〜Ｎ０Ｒ８８によりデコー
ドされ、ラインＦ１〜Ｆ４に与えられたアドレスに応答
して、ファンクションジェネレータＦ１．１のメモリセ
ルＭ１．１及びＭｌ、２並びに他のメモリセル（本実施
例の場合１４個のメモリセル）に書込みがなされる。
には、トランジスタＴ５１ｂが導通し、Ｇファンクショ
ンジェネレータＧ１．１がラインＤＩＮ上のデータを受
は取るようになる。メモリセルＭ１の反転出力に得られ
たハイレベル信号は、ＡＮＤゲートＡＮＤＦＨＩ及びＡ
ＮＤＧＨｌにも供給され、ラインＨ１及びπ］上の信号
がＮＯＲゲー）ＮＯＲＦＨＩ及びＮ０ＲＧＨＩに供給さ
れるべくイネーブルする。第８図に示されたように、メ
モリセルＷＥ−Ｆに論理「１」が得られた場合には、Ｎ
ＯＲゲートＮ０ＲＦＨＩが論理「０」状態となる。メモ
リセルＷＥ−Ｆが論理「１」であって、Ｍｌが論理「０
」であって（ＡＮＤゲートＡＮＤＦＨＩを論理「０」と
し）、ライトイネーブルラインＷＥにローレベル信号が
得られた場合には、ラインＨ１にハイレベル信号が得ら
れ（ラインＨ１には論理「０」信号が得られる。）、Ｎ
ＯＲゲー）ＮＯＲＦＨＩによりトランジスタＴ８１Ｈに
ハイレベル信号が与えられる。従って、トランジスタＴ
８５．１及びＴ８１ａなどのトランジスタを制御するべ
く、ＮＯＲゲートＮ０Ｒ８１〜Ｎ０Ｒ８８によりデコー
ドされ、ラインＦ１〜Ｆ４に与えられたアドレスに応答
して、ファンクションジェネレータＦ１．１のメモリセ
ルＭ１．１及びＭｌ、２並びに他のメモリセル（本実施
例の場合１４個のメモリセル）に書込みがなされる。
入力データ信号Ｆ１〜Ｆ４のデコード
ライトイネーブルトランジスタＴ８５．１、Ｔ８１ａ及
びＴ８１Ｈを全て導通状態とすることにより、各時点に
於てＭ１〜Ｍ１６のいずれか１つのみがラインＤＩＮに
接続される。第８図に示された実施例に於ては、デコー
ド過程が２段階で行われる。良く知られているように他
のデコードロジックを用いることもできる。メモリセル
Ｍ１．２〜Ｍ１．４への書込は、ラインＦ１及びＦ３が
ローである時のみにハイレベルの出力信号を発生するＮ
ＯＲゲートＮ０Ｒ８５により制御される。
びＴ８１Ｈを全て導通状態とすることにより、各時点に
於てＭ１〜Ｍ１６のいずれか１つのみがラインＤＩＮに
接続される。第８図に示された実施例に於ては、デコー
ド過程が２段階で行われる。良く知られているように他
のデコードロジックを用いることもできる。メモリセル
Ｍ１．２〜Ｍ１．４への書込は、ラインＦ１及びＦ３が
ローである時のみにハイレベルの出力信号を発生するＮ
ＯＲゲートＮ０Ｒ８５により制御される。
メモリセルＭ５〜Ｍ１６（図示せず）の３つの他のグル
ープは、ラインＦ１及びＦ３の信号の異なる組合せによ
りアドレスされる。
ープは、ラインＦ１及びＦ３の信号の異なる組合せによ
りアドレスされる。
Ｆｌ及びＦ３がローレベルである場合、トランジスタＴ
８５．１〜Ｔ８５．４がハイレベルとなる。ラインＦ２
及びＦ４がローレベルであれば、ＮＯＲゲートＮ０Ｒ８
１はハイレベル出力信号を発生し、ＮＯＲゲートＮ０Ｒ
８２〜Ｎ０Ｒ８４は全てローレベル出力信号を発生する
。ＮＯＲゲー）ＮＯＲ８１からハイレベル出力信号が発
生することから、トランジスタＴ８１ａ及びＴ８１ｂが
導通する。トランジスタＴ８１Ｈも導通状態となれば、
インバータＩＩＮにより反転されたラインＤＩＮ上のデ
ータがメモリセルＭ１．１に書込まれる。
８５．１〜Ｔ８５．４がハイレベルとなる。ラインＦ２
及びＦ４がローレベルであれば、ＮＯＲゲートＮ０Ｒ８
１はハイレベル出力信号を発生し、ＮＯＲゲートＮ０Ｒ
８２〜Ｎ０Ｒ８４は全てローレベル出力信号を発生する
。ＮＯＲゲー）ＮＯＲ８１からハイレベル出力信号が発
生することから、トランジスタＴ８１ａ及びＴ８１ｂが
導通する。トランジスタＴ８１Ｈも導通状態となれば、
インバータＩＩＮにより反転されたラインＤＩＮ上のデ
ータがメモリセルＭ１．１に書込まれる。
トランジスタＴ８１ｂ及びＴ８５ｂが、ラインＦ１〜Ｆ
４に於けるローレベル信号の組合せによっても導通する
ことから、反転され、かつメモリセルＭ１．１に入力さ
れるＤＩＮ上のデータは、インバータ１１．１により再
び反転され、Ｆファンクシジンジェネレータ出力ライン
ＦＡに供給される。云うまでもなく、別個のインバータ
１１．１を用いる代わりに、メモリセルＭ１、ｌの回出
力をファンクションジェネレータＦ１．１の出力ライン
ＦＡに供給することもできる。また、１５個のセルＭ１
．１〜Ｍｌ、１６のそれぞれにインバータ■１．１及び
１１．２などを設ける代わりに、ノードＮ８５に於て信
号を反転し、バッファするために単一のインバータを設
けることもできる。しかしながら、そうすることは、信
号の伝達がやや遅延する点で好ましくない。
４に於けるローレベル信号の組合せによっても導通する
ことから、反転され、かつメモリセルＭ１．１に入力さ
れるＤＩＮ上のデータは、インバータ１１．１により再
び反転され、Ｆファンクシジンジェネレータ出力ライン
ＦＡに供給される。云うまでもなく、別個のインバータ
１１．１を用いる代わりに、メモリセルＭ１、ｌの回出
力をファンクションジェネレータＦ１．１の出力ライン
ＦＡに供給することもできる。また、１５個のセルＭ１
．１〜Ｍｌ、１６のそれぞれにインバータ■１．１及び
１１．２などを設ける代わりに、ノードＮ８５に於て信
号を反転し、バッファするために単一のインバータを設
けることもできる。しかしながら、そうすることは、信
号の伝達がやや遅延する点で好ましくない。
メモリセルＭ１〜Ｍ１６が第８図の実施例に於てＲＡＭ
記憶ユニットとして設定された場合に、それらをＦファ
ンクションジェネレータＦ１．１からのＦＡ出カライン
に於けるシリアル出力として読取ることができる。第５
ａ図に示されたファンクションジェネレータＦ１．１か
らのＦ１出力信号は、第８図のＶ】出力ラインをインバ
ータに供給することにより得られる。このデータは、ア
レイの設定動作中に、第５ｂ図に示されたＦ出力ライン
を、アレイの他の部分に位置する第５図に示されたよう
な別のコンフィグラブルロジックブロックの所望の人力
ラインに接続することにより、アクセスすることができ
る、第５ｂ図に示された４つの信号π］、ＤＩＮ、ＷＥ
及びクロックイネーブル信号ＣＥは、ロジックブロック
の周りに物理的に間隔をおいて設けられた相互接続ライ
ンから得ることができる。成る実施例に於ては、これら
の信号はロジックブロック内にてデコードされ、所望の
ラインに加えられることにより、プログラム可能性を一
層高めるようにしている。
記憶ユニットとして設定された場合に、それらをＦファ
ンクションジェネレータＦ１．１からのＦＡ出カライン
に於けるシリアル出力として読取ることができる。第５
ａ図に示されたファンクションジェネレータＦ１．１か
らのＦ１出力信号は、第８図のＶ】出力ラインをインバ
ータに供給することにより得られる。このデータは、ア
レイの設定動作中に、第５ｂ図に示されたＦ出力ライン
を、アレイの他の部分に位置する第５図に示されたよう
な別のコンフィグラブルロジックブロックの所望の人力
ラインに接続することにより、アクセスすることができ
る、第５ｂ図に示された４つの信号π］、ＤＩＮ、ＷＥ
及びクロックイネーブル信号ＣＥは、ロジックブロック
の周りに物理的に間隔をおいて設けられた相互接続ライ
ンから得ることができる。成る実施例に於ては、これら
の信号はロジックブロック内にてデコードされ、所望の
ラインに加えられることにより、プログラム可能性を一
層高めるようにしている。
云うまでもなく、ロジックアレイの設定動作中及びロジ
ックアレイセルの通常の動作中にデータをロードするた
めの他の実施例も可能である。
ックアレイセルの通常の動作中にデータをロードするた
めの他の実施例も可能である。
以上から、当業者であれば、本発明の他の実施例を容易
に思い至ることができる。例えば組合せロジックファン
クションを提供するようにメモリセルを用いるテーブル
ルックアップ手段について記載したが、ＡＮＤ、ＯＲ，
ＸＯＲ，インバータロジックゲートを接続或いは遮断す
るためにメモリセルを用いるなど他の構成も可能である
。更に、直列接続された２つのインバータを含むメモリ
セルについて説明したが、一般的な６−ドランジスタス
タチツクメモリセルを用い、２つのソースからアクセス
し得るようにすることもできる。更に、上記したロジッ
クブロックは２つのファンクションジェネレータを有す
るものであったが他の数のファンクションジェネレータ
を有するロジックブロックを用い、複数のファンクショ
ンジェネレータ内のメモリセルが異なるワード数の出力
を提供するように制御されるものであっても良い。いず
れにせよ、このような本発明の種々の変形・変更は、本
発明の概念に含まれることを了解されたい。
に思い至ることができる。例えば組合せロジックファン
クションを提供するようにメモリセルを用いるテーブル
ルックアップ手段について記載したが、ＡＮＤ、ＯＲ，
ＸＯＲ，インバータロジックゲートを接続或いは遮断す
るためにメモリセルを用いるなど他の構成も可能である
。更に、直列接続された２つのインバータを含むメモリ
セルについて説明したが、一般的な６−ドランジスタス
タチツクメモリセルを用い、２つのソースからアクセス
し得るようにすることもできる。更に、上記したロジッ
クブロックは２つのファンクションジェネレータを有す
るものであったが他の数のファンクションジェネレータ
を有するロジックブロックを用い、複数のファンクショ
ンジェネレータ内のメモリセルが異なるワード数の出力
を提供するように制御されるものであっても良い。いず
れにせよ、このような本発明の種々の変形・変更は、本
発明の概念に含まれることを了解されたい。
第１図は、自動プログラミングが可能であるようなコン
フィグラブルロジックアレイチップの一部を示すダイヤ
グラム図である。 １２ａ図〜第２ｄ図は、１つのＣＬＢ （コンフィグラ
ブルロジックブロック）またはＩＯＢを他のＣＬＢまた
はＩＯＢに接続するための相互接続ラインを有するコン
フィグラブルロジックアレイチップの一部を示すダイヤ
グラム図である。 第３ａ図は、従来技術に基づくコンフィグラブルロジッ
クブロックを示す。 第３ｂ図は、組合せロジックファンクションの設定条件
を記憶するためのメモリセルを備える別の従来技術に基
づくコンフィグラブルロジックブロックを示す。 第３Ｃ図は、第３ｂ図に示された形式の２つのロジック
ブロックにより実現し得るような典型的なロジックファ
ンクションを示す、 第３ｄ図は、各ロジックブロックにより実現し得るロジ
ックの一部を示す。 第４図は、第３ａ図または第３ｂ図のコンフィグラブル
ロジックブロックを設定するために用いることのできる
形式の従来技術に基づく５−トランジスタメモリセルを
示す。 第５ａ図は、本発明に基づくコンフィグラブルロジック
ブロックを示す。 第５ｂ図は、第５ａ図に示されたコンフィグラブルロジ
ックブロックを備えるコンフィグラブルロジックアレイ
の一部を示す。 第６図は、本発明に於て用いることのできる二重アクセ
ス手段を備える５−トランジスタメモリセルを示す。 第７図は、それぞれ設定メモリアレイの制御下に於て２
つのロジックファンクションを提供するようなロジック
ブロックを備えるロジックアレイチップを示すダイヤグ
ラム図である。 第８図は、第５ａ図のロジックブロック内に於て第６図
に示された分布メモリセルを提供する１つの回路の一部
を示す。 特 許 出 願 人 ジリンクス・インコーボレ イテッ ド 代 理 人
フィグラブルロジックアレイチップの一部を示すダイヤ
グラム図である。 １２ａ図〜第２ｄ図は、１つのＣＬＢ （コンフィグラ
ブルロジックブロック）またはＩＯＢを他のＣＬＢまた
はＩＯＢに接続するための相互接続ラインを有するコン
フィグラブルロジックアレイチップの一部を示すダイヤ
グラム図である。 第３ａ図は、従来技術に基づくコンフィグラブルロジッ
クブロックを示す。 第３ｂ図は、組合せロジックファンクションの設定条件
を記憶するためのメモリセルを備える別の従来技術に基
づくコンフィグラブルロジックブロックを示す。 第３Ｃ図は、第３ｂ図に示された形式の２つのロジック
ブロックにより実現し得るような典型的なロジックファ
ンクションを示す、 第３ｄ図は、各ロジックブロックにより実現し得るロジ
ックの一部を示す。 第４図は、第３ａ図または第３ｂ図のコンフィグラブル
ロジックブロックを設定するために用いることのできる
形式の従来技術に基づく５−トランジスタメモリセルを
示す。 第５ａ図は、本発明に基づくコンフィグラブルロジック
ブロックを示す。 第５ｂ図は、第５ａ図に示されたコンフィグラブルロジ
ックブロックを備えるコンフィグラブルロジックアレイ
の一部を示す。 第６図は、本発明に於て用いることのできる二重アクセ
ス手段を備える５−トランジスタメモリセルを示す。 第７図は、それぞれ設定メモリアレイの制御下に於て２
つのロジックファンクションを提供するようなロジック
ブロックを備えるロジックアレイチップを示すダイヤグ
ラム図である。 第８図は、第５ａ図のロジックブロック内に於て第６図
に示された分布メモリセルを提供する１つの回路の一部
を示す。 特 許 出 願 人 ジリンクス・インコーボレ イテッ ド 代 理 人
Claims (9)
- （１）複数のコンフィグラブルロジックブロックを有す
るコンフィグラブルロジックアレイであって、 対応する複数のメモリセル内にメモリビットをロードす
ることにより各コンフィグラブルロジックブロックを設
定するための手段と、 前記コンフィグラブルロジックブロックに対応する前記
メモリセルの少なくとも残りの部分の設定が終了した後
に、前記メモリセルの少なくとも幾つかに書込みを行う
ための手段とを備えることを特徴とするコンフィグラブ
ルロジックアレイ。 - （２）前記コンフィグラブルロジックブロックの設定終
了後に前記メモリセルの少なくとも幾つかに書込みを行
うための前記手段が、前記コンフィグラブルロジックブ
ロックにプログラムされたロジックにより制御されるこ
とを特徴とする特許請求の範囲第１項に記載のコンフィ
グラブルロジックアレイ。 - （３）前記コンフィグラブルロジックブロックの少なく
ともいずれか１つが複数のコンフィグラブルロジックブ
ロックからなり、それぞれが前記設定動作の後に前記メ
モリセルの少なくとも幾つかに書込みを行うための手段
を備えていることにより、前記コンフィグラブルロジッ
クアレイが分布メモリを提供することを特徴とする特許
請求の範囲第１項に記載のコンフィグラブルロジックア
レイ。 - （４）前記メモリセルのそれぞれが、互いに補数をなす
出力信号を発生するための２つのノードを備えているこ
とを特徴とする特許請求の範囲第１項に記載のコンフィ
グラブルロジックアレイ。 - （５）前記メモリセルのそれぞれが、該メモリセルの読
み取り或いは書き込みを、第１のアクセスライン上にて
可能にするための第１のバストランジスタを備えている
ことを特徴とする特許請求の範囲第４項に記載のコンフ
ィグラブルロジックアレイ。 - （６）前記コンフィグラブルロジックアレイの設定終了
後に、前記メモリセルの少なくとも幾つかに対して書込
みを行うための前記手段が、第２のアクセスラインと、
該メモリセルを前記第２のアクセイラインに対して書込
み得るようにするため第２のバストランジスタとを備え
ていることを特徴とする特許請求の範囲第５項に記載の
コンフィグラブルロジックアレイ。 - （７）前記コンフィグラブルロジックブロックの設定を
行った後に書込みを行うための手段を有する前記メモリ
セルが、ランダムアクセスメモリとして機能するように
、前記コンフィグラブルロジックブロックの他のものに
よりアクセスし得ることを特徴とする特許請求の範囲第
３項に記載のコンフィグラブルロジックアレイ。 - （８）前記メモリビットが、所望のロジックファンクシ
ョンのための真理値表を表すことを特徴とする特許請求
の範囲第１項に記載コンフィグラブルロジックアレイ。 - （９）前記コンフィグラブルロジックブロックに対応す
る前記複数のメモリセルが、アドレスされた時に単一の
グループのメモリビットを提供するべく設定可能であり
、かつアドレスされた時に複数のグループのメモリビッ
トを提供するべく設定可能であることを特徴とする特許
請求の範囲第１項に記載のコンフィグラブルロジックア
レイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/387,566 US5343406A (en) | 1989-07-28 | 1989-07-28 | Distributed memory architecture for a configurable logic array and method for using distributed memory |
| US387,566 | 1989-07-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132212A true JPH03132212A (ja) | 1991-06-05 |
| JP2703397B2 JP2703397B2 (ja) | 1998-01-26 |
Family
ID=23530436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2201092A Expired - Lifetime JP2703397B2 (ja) | 1989-07-28 | 1990-07-27 | 構成を変更可能な論理アレイ |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US5343406A (ja) |
| EP (1) | EP0410759B1 (ja) |
| JP (1) | JP2703397B2 (ja) |
| CA (1) | CA2022056C (ja) |
| DE (2) | DE69031525T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013176199A1 (en) * | 2012-05-25 | 2013-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
Families Citing this family (232)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452231A (en) * | 1988-10-05 | 1995-09-19 | Quickturn Design Systems, Inc. | Hierarchically connected reconfigurable logic assembly |
| US5343406A (en) * | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
| US5255221A (en) * | 1991-04-02 | 1993-10-19 | At&T Bell Laboratories | Fully configurable versatile field programmable function element |
| US20020130681A1 (en) * | 1991-09-03 | 2002-09-19 | Cliff Richard G. | Programmable logic array integrated circuits |
| US5550782A (en) * | 1991-09-03 | 1996-08-27 | Altera Corporation | Programmable logic array integrated circuits |
| US6759870B2 (en) | 1991-09-03 | 2004-07-06 | Altera Corporation | Programmable logic array integrated circuits |
| KR100320605B1 (ko) * | 1992-07-02 | 2002-04-22 | 페레고스 조지, 마이크 로스 | 방해없이임의로주소지정가능한메모리시스템 |
| US5646547A (en) * | 1994-04-28 | 1997-07-08 | Xilinx, Inc. | Logic cell which can be configured as a latch without static one's problem |
| CA2091860A1 (en) * | 1992-07-29 | 1994-01-30 | F. Erich Goetting | Configuration control unit for programming a field programmable gate array and reading array status |
| GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
| GB9303084D0 (en) * | 1993-02-16 | 1993-03-31 | Inmos Ltd | Programmable logic circuit |
| JPH06243677A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | 半導体記憶装置とメモリ装置及びその品種設定方法 |
| US5550839A (en) * | 1993-03-12 | 1996-08-27 | Xilinx, Inc. | Mask-programmed integrated circuits having timing and logic compatibility to user-configured logic arrays |
| US5438295A (en) | 1993-06-11 | 1995-08-01 | Altera Corporation | Look-up table using multi-level decode |
| US5815024A (en) * | 1993-06-11 | 1998-09-29 | Altera Corporation | Look-up table using multi-level decode |
| US5457410A (en) * | 1993-08-03 | 1995-10-10 | Btr, Inc. | Architecture and interconnect scheme for programmable logic circuits |
| US5546018A (en) * | 1993-09-02 | 1996-08-13 | Xilinx, Inc. | Fast carry structure with synchronous input |
| US5481206A (en) | 1993-09-02 | 1996-01-02 | Xilinx, Inc. | Circuit for fast carry and logic |
| US6154053A (en) * | 1993-09-02 | 2000-11-28 | Xilinx, Inc. | Look-ahead carry structure with homogeneous CLB structure and pitch larger than CLB pitch |
| US6288570B1 (en) | 1993-09-02 | 2001-09-11 | Xilinx, Inc. | Logic structure and circuit for fast carry |
| US5898319A (en) * | 1993-09-02 | 1999-04-27 | Xilinx, Inc. | Method and structure for providing fast conditional sum in a field programmable gate array |
| JPH09509797A (ja) * | 1993-12-13 | 1997-09-30 | ラティス・セミコンダクター・コーポレイション | プログラマブル論理デバイスに於ける特定用途向けモジュール |
| US5682107A (en) * | 1994-04-01 | 1997-10-28 | Xilinx, Inc. | FPGA architecture with repeatable tiles including routing matrices and logic matrices |
| US5661660A (en) * | 1994-05-09 | 1997-08-26 | Xilinx, Inc. | Method for providing multiple function symbols |
| US5802540A (en) * | 1995-11-08 | 1998-09-01 | Altera Corporation | Programming and verification address generation for random access memory blocks in programmable logic array integrated circuit devices |
| US5680518A (en) * | 1994-08-26 | 1997-10-21 | Hangartner; Ricky D. | Probabilistic computing methods and apparatus |
| US5566123A (en) * | 1995-02-10 | 1996-10-15 | Xilinx, Inc. | Synchronous dual port ram |
| US5572148A (en) * | 1995-03-22 | 1996-11-05 | Altera Corporation | Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory |
| US6049223A (en) | 1995-03-22 | 2000-04-11 | Altera Corporation | Programmable logic array integrated circuit with general-purpose memory configurable as a random access or FIFO memory |
| US5570040A (en) * | 1995-03-22 | 1996-10-29 | Altera Corporation | Programmable logic array integrated circuit incorporating a first-in first-out memory |
| US5757207A (en) * | 1995-03-22 | 1998-05-26 | Altera Corporation | Programmable logic array integrated circuit incorporating a first-in first-out memory |
| GB9508932D0 (en) * | 1995-05-02 | 1995-06-21 | Xilinx Inc | FPGA with parallel and serial user interfaces |
| GB9508931D0 (en) * | 1995-05-02 | 1995-06-21 | Xilinx Inc | Programmable switch for FPGA input/output signals |
| US5652529A (en) * | 1995-06-02 | 1997-07-29 | International Business Machines Corporation | Programmable array clock/reset resource |
| US5559450A (en) * | 1995-07-27 | 1996-09-24 | Lucent Technologies Inc. | Field programmable gate array with multi-port RAM |
| US5784313A (en) | 1995-08-18 | 1998-07-21 | Xilinx, Inc. | Programmable logic device including configuration data or user data memory slices |
| US5646545A (en) * | 1995-08-18 | 1997-07-08 | Xilinx, Inc. | Time multiplexed programmable logic device |
| US5821773A (en) * | 1995-09-06 | 1998-10-13 | Altera Corporation | Look-up table based logic element with complete permutability of the inputs to the secondary signals |
| US5719507A (en) * | 1995-10-12 | 1998-02-17 | Xilinx, Inc. | Logic gate having transmission gate for electrically configurable device multiplexer |
| US5600264A (en) * | 1995-10-16 | 1997-02-04 | Xilinx, Inc. | Programmable single buffered six pass transistor configuration |
| US5914906A (en) * | 1995-12-20 | 1999-06-22 | International Business Machines Corporation | Field programmable memory array |
| US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
| WO2002029600A2 (de) | 2000-10-06 | 2002-04-11 | Pact Informationstechnologie Gmbh | Zellenarordnung mit segmentierterwischenzellstruktur |
| US5894228A (en) | 1996-01-10 | 1999-04-13 | Altera Corporation | Tristate structures for programmable logic devices |
| US6882177B1 (en) | 1996-01-10 | 2005-04-19 | Altera Corporation | Tristate structures for programmable logic devices |
| US5760602A (en) * | 1996-01-17 | 1998-06-02 | Hewlett-Packard Company | Time multiplexing a plurality of configuration settings of a programmable switch element in a FPGA |
| US5841295A (en) | 1996-02-09 | 1998-11-24 | Hewlett-Packard Company | Hybrid programmable logic device |
| US5737766A (en) * | 1996-02-14 | 1998-04-07 | Hewlett Packard Company | Programmable gate array configuration memory which allows sharing with user memory |
| US5744980A (en) * | 1996-02-16 | 1998-04-28 | Actel Corporation | Flexible, high-performance static RAM architecture for field-programmable gate arrays |
| US5623217A (en) * | 1996-02-26 | 1997-04-22 | Lucent Technologies Inc. | Field programmable gate array with write-port enabled memory |
| GB9604496D0 (en) * | 1996-03-01 | 1996-05-01 | Xilinx Inc | Embedded memory for field programmable gate array |
| US5924115A (en) * | 1996-03-29 | 1999-07-13 | Interval Research Corporation | Hierarchical memory architecture for a programmable integrated circuit having an interconnect structure connected in a tree configuration |
| US6570404B1 (en) | 1996-03-29 | 2003-05-27 | Altera Corporation | High-performance programmable logic architecture |
| US6346824B1 (en) | 1996-04-09 | 2002-02-12 | Xilinx, Inc. | Dedicated function fabric for use in field programmable gate arrays |
| US6034540A (en) | 1997-04-08 | 2000-03-07 | Altera Corporation | Programmable logic integrated circuit architecture incorporating a lonely register |
| US5796269A (en) * | 1996-04-09 | 1998-08-18 | Xilinx, Inc. | Composable memory array for a programmable logic device and method for implementing same |
| US6184709B1 (en) * | 1996-04-09 | 2001-02-06 | Xilinx, Inc. | Programmable logic device having a composable memory array overlaying a CLB array |
| US5977791A (en) | 1996-04-15 | 1999-11-02 | Altera Corporation | Embedded memory block with FIFO mode for programmable logic device |
| US5894565A (en) * | 1996-05-20 | 1999-04-13 | Atmel Corporation | Field programmable gate array with distributed RAM and increased cell utilization |
| US5801551A (en) * | 1996-08-01 | 1998-09-01 | Advanced Micro Devices, Inc. | Depletion mode pass gates with controlling decoder and negative power supply for a programmable logic device |
| US5933023A (en) * | 1996-09-03 | 1999-08-03 | Xilinx, Inc. | FPGA architecture having RAM blocks with programmable word length and width and dedicated address and data lines |
| US6624658B2 (en) * | 1999-02-04 | 2003-09-23 | Advantage Logic, Inc. | Method and apparatus for universal program controlled bus architecture |
| US6034547A (en) * | 1996-09-04 | 2000-03-07 | Advantage Logic, Inc. | Method and apparatus for universal program controlled bus |
| US5826006A (en) * | 1996-09-30 | 1998-10-20 | International Business Machines Corporation | Method and apparatus for testing the data output system of a memory system |
| US5844422A (en) * | 1996-11-13 | 1998-12-01 | Xilinx, Inc. | State saving and restoration in reprogrammable FPGAs |
| US6297665B1 (en) | 1996-11-22 | 2001-10-02 | Xilinx, Inc. | FPGA architecture with dual-port deep look-up table RAMS |
| US6323682B1 (en) | 1996-11-22 | 2001-11-27 | Xilinx, Inc. | FPGA architecture with wide function multiplexers |
| US6288568B1 (en) | 1996-11-22 | 2001-09-11 | Xilinx, Inc. | FPGA architecture with deep look-up table RAMs |
| US5889413A (en) * | 1996-11-22 | 1999-03-30 | Xilinx, Inc. | Lookup tables which double as shift registers |
| DE19651075A1 (de) | 1996-12-09 | 1998-06-10 | Pact Inf Tech Gmbh | Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen |
| DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
| EP1329816B1 (de) | 1996-12-27 | 2011-06-22 | Richter, Thomas | Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.) |
| US5959466A (en) | 1997-01-31 | 1999-09-28 | Actel Corporation | Field programmable gate array with mask programmed input and output buffers |
| US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
| US5889411A (en) * | 1997-02-26 | 1999-03-30 | Xilinx, Inc. | FPGA having logic element carry chains capable of generating wide XOR functions |
| US5963050A (en) | 1997-02-26 | 1999-10-05 | Xilinx, Inc. | Configurable logic element with fast feedback paths |
| US5942913A (en) * | 1997-03-20 | 1999-08-24 | Xilinx, Inc. | FPGA repeatable interconnect structure with bidirectional and unidirectional interconnect lines |
| US6204689B1 (en) | 1997-02-26 | 2001-03-20 | Xilinx, Inc. | Input/output interconnect circuit for FPGAs |
| US6201410B1 (en) | 1997-02-26 | 2001-03-13 | Xilinx, Inc. | Wide logic gate implemented in an FPGA configurable logic element |
| US5920202A (en) * | 1997-02-26 | 1999-07-06 | Xilinx, Inc. | Configurable logic element with ability to evaluate five and six input functions |
| US5914616A (en) * | 1997-02-26 | 1999-06-22 | Xilinx, Inc. | FPGA repeatable interconnect structure with hierarchical interconnect lines |
| US6150837A (en) * | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
| US6014038A (en) * | 1997-03-21 | 2000-01-11 | Lightspeed Semiconductor Corporation | Function block architecture for gate array |
| US5905385A (en) * | 1997-04-01 | 1999-05-18 | Advanced Micro Devices, Inc. | Memory bits used to couple look up table inputs to facilitate increased availability to routing resources particularly for variable sized look up tables for a field programmable gate array (FPGA) |
| US6551857B2 (en) | 1997-04-04 | 2003-04-22 | Elm Technology Corporation | Three dimensional structure integrated circuits |
| US6321366B1 (en) | 1997-05-02 | 2001-11-20 | Axis Systems, Inc. | Timing-insensitive glitch-free logic system and method |
| US6421251B1 (en) | 1997-05-02 | 2002-07-16 | Axis Systems Inc | Array board interconnect system and method |
| US6009256A (en) * | 1997-05-02 | 1999-12-28 | Axis Systems, Inc. | Simulation/emulation system and method |
| US6134516A (en) * | 1997-05-02 | 2000-10-17 | Axis Systems, Inc. | Simulation server system and method |
| US6026230A (en) * | 1997-05-02 | 2000-02-15 | Axis Systems, Inc. | Memory simulation system and method |
| US6389379B1 (en) | 1997-05-02 | 2002-05-14 | Axis Systems, Inc. | Converification system and method |
| US6249143B1 (en) | 1997-05-23 | 2001-06-19 | Altera Corporation | Programmable logic array integrated circuit with distributed random access memory array |
| TW371758B (en) * | 1997-06-04 | 1999-10-11 | Siemens Ag | Method to optimize the signal-propagation-time in a reprogrammable switching circuit and reprogrammable switching circuit with program-code optimized in said signal-propagation time |
| US6034857A (en) * | 1997-07-16 | 2000-03-07 | Altera Corporation | Input/output buffer with overcurrent protection circuit |
| US6020760A (en) * | 1997-07-16 | 2000-02-01 | Altera Corporation | I/O buffer circuit with pin multiplexing |
| US6011744A (en) * | 1997-07-16 | 2000-01-04 | Altera Corporation | Programmable logic device with multi-port memory |
| US8686549B2 (en) | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
| US6289494B1 (en) | 1997-11-12 | 2001-09-11 | Quickturn Design Systems, Inc. | Optimized emulation and prototyping architecture |
| US6611932B2 (en) | 1997-12-05 | 2003-08-26 | Lightspeed Semiconductor Corporation | Method and apparatus for controlling and observing data in a logic block-based ASIC |
| US6223313B1 (en) | 1997-12-05 | 2001-04-24 | Lightspeed Semiconductor Corporation | Method and apparatus for controlling and observing data in a logic block-based asic |
| DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
| US6172520B1 (en) | 1997-12-30 | 2001-01-09 | Xilinx, Inc. | FPGA system with user-programmable configuration ports and method for reconfiguring the FPGA |
| US6028445A (en) * | 1997-12-30 | 2000-02-22 | Xilinx, Inc. | Decoder structure and method for FPGA configuration |
| WO1999040492A1 (de) * | 1998-02-06 | 1999-08-12 | Siemens Aktiengesellschaft | Verfahren und vorrichtung zum verarbeiten von daten gemäss einer vorgegebenen verarbeitungsfunktion mit hilfe einer programmierbaren logikschaltung |
| US6467017B1 (en) | 1998-06-23 | 2002-10-15 | Altera Corporation | Programmable logic device having embedded dual-port random access memory configurable as single-port memory |
| US6184707B1 (en) | 1998-10-07 | 2001-02-06 | Altera Corporation | Look-up table based logic element with complete permutability of the inputs to the secondary signals |
| US6467009B1 (en) | 1998-10-14 | 2002-10-15 | Triscend Corporation | Configurable processor system unit |
| US6163168A (en) * | 1998-12-09 | 2000-12-19 | Vantis Corporation | Efficient interconnect network for use in FPGA device having variable grain architecture |
| US6160418A (en) * | 1999-01-14 | 2000-12-12 | Xilinx, Inc. | Integrated circuit with selectively disabled logic blocks |
| US6324676B1 (en) | 1999-01-14 | 2001-11-27 | Xilinx, Inc. | FPGA customizable to accept selected macros |
| US6301695B1 (en) | 1999-01-14 | 2001-10-09 | Xilinx, Inc. | Methods to securely configure an FPGA using macro markers |
| US6357037B1 (en) | 1999-01-14 | 2002-03-12 | Xilinx, Inc. | Methods to securely configure an FPGA to accept selected macros |
| US6305005B1 (en) | 1999-01-14 | 2001-10-16 | Xilinx, Inc. | Methods to securely configure an FPGA using encrypted macros |
| US6262933B1 (en) | 1999-01-29 | 2001-07-17 | Altera Corporation | High speed programmable address decoder |
| US6654889B1 (en) | 1999-02-19 | 2003-11-25 | Xilinx, Inc. | Method and apparatus for protecting proprietary configuration data for programmable logic devices |
| US6184712B1 (en) | 1999-02-25 | 2001-02-06 | Xilinx, Inc. | FPGA configurable logic block with multi-purpose logic/memory circuit |
| US6400180B2 (en) | 1999-02-25 | 2002-06-04 | Xilinix, Inc. | Configurable lookup table for programmable logic devices |
| US6396302B2 (en) | 1999-02-25 | 2002-05-28 | Xilinx, Inc. | Configurable logic element with expander structures |
| WO2002013000A2 (de) | 2000-06-13 | 2002-02-14 | Pact Informationstechnologie Gmbh | Pipeline ct-protokolle und -kommunikation |
| US6150838A (en) * | 1999-02-25 | 2000-11-21 | Xilinx, Inc. | FPGA configurable logic block with multi-purpose logic/memory circuit |
| US6366120B1 (en) * | 1999-03-04 | 2002-04-02 | Altera Corporation | Interconnection resources for programmable logic integrated circuit devices |
| AU5805300A (en) | 1999-06-10 | 2001-01-02 | Pact Informationstechnologie Gmbh | Sequence partitioning in cell structures |
| GB2351824B (en) | 1999-07-02 | 2004-03-31 | Altera Corp | Embedded memory blocks for programmable logic |
| US6464142B1 (en) * | 1999-10-29 | 2002-10-15 | Si/Baker, Inc. | Automated will call system |
| US6633181B1 (en) * | 1999-12-30 | 2003-10-14 | Stretch, Inc. | Multi-scale programmable array |
| US6331790B1 (en) | 2000-03-10 | 2001-12-18 | Easic Corporation | Customizable and programmable cell array |
| US6756811B2 (en) * | 2000-03-10 | 2004-06-29 | Easic Corporation | Customizable and programmable cell array |
| US6356110B1 (en) | 2000-04-03 | 2002-03-12 | Altera Corporation San Jose Ca | Multifunction memory array in a programmable logic device |
| US6462577B1 (en) | 2000-04-28 | 2002-10-08 | Altera Corporation | Configurable memory structures in a programmable logic device |
| US6857043B1 (en) * | 2000-04-28 | 2005-02-15 | Altera Corporation | Shift register implementations of first-in/first-out memories utilizing a double increment gray code counter |
| US6411124B2 (en) | 2000-04-28 | 2002-06-25 | Altera Corporation | Programmable logic device logic modules with shift register capabilities |
| US6738962B1 (en) | 2000-06-12 | 2004-05-18 | Altera Corporation | Configuration and/or reconfiguration of integrated circuit devices that include programmable logic and microprocessor circuitry |
| US6721840B1 (en) | 2000-08-18 | 2004-04-13 | Triscend Corporation | Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory |
| US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
| US6724810B1 (en) | 2000-11-17 | 2004-04-20 | Xilinx, Inc. | Method and apparatus for de-spreading spread spectrum signals |
| US6384627B1 (en) | 2001-02-16 | 2002-05-07 | Xilinx, Inc. | Logic block used as dynamically configurable logic function |
| US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
| US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
| US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
| US6725364B1 (en) | 2001-03-08 | 2004-04-20 | Xilinx, Inc. | Configurable processor system |
| US6388466B1 (en) | 2001-04-27 | 2002-05-14 | Xilinx, Inc. | FPGA logic element with variable-length shift register capability |
| US6720796B1 (en) | 2001-05-06 | 2004-04-13 | Altera Corporation | Multiple size memories in a programmable logic device |
| EP2224330B1 (de) * | 2001-06-20 | 2012-05-09 | Krass, Maren | Verfahren und gerät zum partitionieren von grossen rechnerprogrammen |
| US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
| US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
| US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
| US6696856B1 (en) | 2001-10-30 | 2004-02-24 | Lightspeed Semiconductor Corporation | Function block architecture with variable drive strengths |
| US7577822B2 (en) | 2001-12-14 | 2009-08-18 | Pact Xpp Technologies Ag | Parallel task operation in processor and reconfigurable coprocessor configured based on information in link list including termination information for synchronization |
| WO2003060747A2 (de) | 2002-01-19 | 2003-07-24 | Pact Xpp Technologies Ag | Reconfigurierbarer prozessor |
| US8127061B2 (en) | 2002-02-18 | 2012-02-28 | Martin Vorbach | Bus systems and reconfiguration methods |
| US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
| US7162644B1 (en) | 2002-03-29 | 2007-01-09 | Xilinx, Inc. | Methods and circuits for protecting proprietary configuration data for programmable logic devices |
| US6996713B1 (en) | 2002-03-29 | 2006-02-07 | Xilinx, Inc. | Method and apparatus for protecting proprietary decryption keys for programmable logic devices |
| US20040004251A1 (en) * | 2002-07-08 | 2004-01-08 | Madurawe Raminda U. | Insulated-gate field-effect thin film transistors |
| US7312109B2 (en) * | 2002-07-08 | 2007-12-25 | Viciciv, Inc. | Methods for fabricating fuse programmable three dimensional integrated circuits |
| US7129744B2 (en) * | 2003-10-23 | 2006-10-31 | Viciciv Technology | Programmable interconnect structures |
| US7673273B2 (en) * | 2002-07-08 | 2010-03-02 | Tier Logic, Inc. | MPGA products based on a prototype FPGA |
| US6992503B2 (en) * | 2002-07-08 | 2006-01-31 | Viciciv Technology | Programmable devices with convertibility to customizable devices |
| US7112994B2 (en) * | 2002-07-08 | 2006-09-26 | Viciciv Technology | Three dimensional integrated circuits |
| AU2003286131A1 (en) | 2002-08-07 | 2004-03-19 | Pact Xpp Technologies Ag | Method and device for processing data |
| US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
| AU2003255254A1 (en) | 2002-08-08 | 2004-02-25 | Glenn J. Leedy | Vertical system integration |
| WO2004038599A1 (de) | 2002-09-06 | 2004-05-06 | Pact Xpp Technologies Ag | Rekonfigurierbare sequenzerstruktur |
| US7349498B2 (en) * | 2002-10-07 | 2008-03-25 | International Business Machines Corporation | Method and system for data and edge detection with correlation tables |
| US7812458B2 (en) * | 2007-11-19 | 2010-10-12 | Tier Logic, Inc. | Pad invariant FPGA and ASIC devices |
| US8643162B2 (en) * | 2007-11-19 | 2014-02-04 | Raminda Udaya Madurawe | Pads and pin-outs in three dimensional integrated circuits |
| US7042756B2 (en) * | 2002-10-18 | 2006-05-09 | Viciciv Technology | Configurable storage device |
| US7084666B2 (en) * | 2002-10-21 | 2006-08-01 | Viciciv Technology | Programmable interconnect structures |
| US6842039B1 (en) | 2002-10-21 | 2005-01-11 | Altera Corporation | Configuration shift register |
| US6937064B1 (en) | 2002-10-24 | 2005-08-30 | Altera Corporation | Versatile logic element and logic array block |
| DE10255768B3 (de) * | 2002-11-28 | 2004-06-24 | Infineon Technologies Ag | Anordnung von konfigurierbaren Logik Blöcken |
| US7111110B1 (en) | 2002-12-10 | 2006-09-19 | Altera Corporation | Versatile RAM for programmable logic device |
| US6798240B1 (en) * | 2003-01-24 | 2004-09-28 | Altera Corporation | Logic circuitry with shared lookup table |
| US7800401B1 (en) | 2003-02-10 | 2010-09-21 | Altera Corporation | Fracturable lookup table and logic element |
| US6943580B2 (en) * | 2003-02-10 | 2005-09-13 | Altera Corporation | Fracturable lookup table and logic element |
| US6888373B2 (en) * | 2003-02-11 | 2005-05-03 | Altera Corporation | Fracturable incomplete look up table for area efficient logic elements |
| US7590829B2 (en) * | 2003-03-31 | 2009-09-15 | Stretch, Inc. | Extension adapter |
| US7613900B2 (en) * | 2003-03-31 | 2009-11-03 | Stretch, Inc. | Systems and methods for selecting input/output configuration in an integrated circuit |
| US7581081B2 (en) | 2003-03-31 | 2009-08-25 | Stretch, Inc. | Systems and methods for software extensible multi-processing |
| US7000211B2 (en) * | 2003-03-31 | 2006-02-14 | Stretch, Inc. | System and method for efficiently mapping heterogeneous objects onto an array of heterogeneous programmable logic resources |
| US8001266B1 (en) | 2003-03-31 | 2011-08-16 | Stretch, Inc. | Configuring a multi-processor system |
| US7255437B2 (en) * | 2003-10-09 | 2007-08-14 | Howell Thomas A | Eyeglasses with activity monitoring |
| US7418575B2 (en) * | 2003-07-29 | 2008-08-26 | Stretch, Inc. | Long instruction word processing with instruction extensions |
| US7373642B2 (en) * | 2003-07-29 | 2008-05-13 | Stretch, Inc. | Defining instruction extensions in a standard programming language |
| JP4700611B2 (ja) | 2003-08-28 | 2011-06-15 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データ処理装置およびデータ処理方法 |
| US7185035B1 (en) | 2003-10-23 | 2007-02-27 | Altera Corporation | Arithmetic structures for programmable logic devices |
| US7565388B1 (en) | 2003-11-21 | 2009-07-21 | Altera Corporation | Logic cell supporting addition of three binary words |
| US7219325B1 (en) * | 2003-11-21 | 2007-05-15 | Xilinx, Inc. | Exploiting unused configuration memory cells |
| US7317264B2 (en) * | 2003-11-25 | 2008-01-08 | Eaton Corporation | Method and apparatus to independently control contactors in a multiple contactor configuration |
| US7176716B2 (en) * | 2003-12-24 | 2007-02-13 | Viciciv Technology | Look-up table structure with embedded carry logic |
| US7019557B2 (en) * | 2003-12-24 | 2006-03-28 | Viciciv Technology | Look-up table based logic macro-cells |
| US7030651B2 (en) | 2003-12-04 | 2006-04-18 | Viciciv Technology | Programmable structured arrays |
| US7336097B2 (en) * | 2003-12-24 | 2008-02-26 | Viciciv, Inc. | Look-up table structure with embedded carry logic |
| US7176713B2 (en) * | 2004-01-05 | 2007-02-13 | Viciciv Technology | Integrated circuits with RAM and ROM fabrication options |
| KR100564611B1 (ko) * | 2004-02-14 | 2006-03-29 | 삼성전자주식회사 | 하드 디스크 드라이브의 완충 구조체 |
| US7167022B1 (en) | 2004-03-25 | 2007-01-23 | Altera Corporation | Omnibus logic element including look up table based logic elements |
| US7030652B1 (en) | 2004-04-23 | 2006-04-18 | Altera Corporation | LUT-based logic element with support for Shannon decomposition and associated method |
| US7489164B2 (en) * | 2004-05-17 | 2009-02-10 | Raminda Udaya Madurawe | Multi-port memory devices |
| US7084665B1 (en) | 2004-07-22 | 2006-08-01 | Altera Corporation | Distributed random access memory in a programmable logic device |
| US7358762B1 (en) | 2005-05-18 | 2008-04-15 | Xilinx, Inc. | Parallel interface for configuring programmable devices |
| US7301822B1 (en) * | 2005-05-18 | 2007-11-27 | Xilinx, Inc. | Multi-boot configuration of programmable devices |
| JP2007012773A (ja) * | 2005-06-29 | 2007-01-18 | Nec Electronics Corp | 多層配線を有する半導体装置 |
| US7391236B2 (en) * | 2005-12-27 | 2008-06-24 | Altera Corporation | Distributed memory in field-programmable gate array integrated circuit devices |
| EP1974265A1 (de) | 2006-01-18 | 2008-10-01 | PACT XPP Technologies AG | Hardwaredefinitionsverfahren |
| US7486111B2 (en) * | 2006-03-08 | 2009-02-03 | Tier Logic, Inc. | Programmable logic devices comprising time multiplexed programmable interconnect |
| US8331549B2 (en) * | 2006-05-01 | 2012-12-11 | Verint Americas Inc. | System and method for integrated workforce and quality management |
| US20080024165A1 (en) * | 2006-07-28 | 2008-01-31 | Raminda Udaya Madurawe | Configurable embedded multi-port memory |
| US7508231B2 (en) | 2007-03-09 | 2009-03-24 | Altera Corporation | Programmable logic device having redundancy with logic element granularity |
| US7456653B2 (en) * | 2007-03-09 | 2008-11-25 | Altera Corporation | Programmable logic device having logic array block interconnect lines that can interconnect logic elements in different logic blocks |
| US7576561B1 (en) | 2007-11-13 | 2009-08-18 | Xilinx, Inc. | Device and method of configuring a device having programmable logic |
| US20090128189A1 (en) * | 2007-11-19 | 2009-05-21 | Raminda Udaya Madurawe | Three dimensional programmable devices |
| US7635988B2 (en) * | 2007-11-19 | 2009-12-22 | Tier Logic, Inc. | Multi-port thin-film memory devices |
| US7795913B2 (en) * | 2007-12-26 | 2010-09-14 | Tier Logic | Programmable latch based multiplier |
| US7573294B2 (en) * | 2007-12-26 | 2009-08-11 | Tier Logic, Inc. | Programmable logic based latches and shift registers |
| US7602213B2 (en) * | 2007-12-26 | 2009-10-13 | Tier Logic, Inc. | Using programmable latch to implement logic |
| US7573293B2 (en) * | 2007-12-26 | 2009-08-11 | Tier Logic, Inc. | Programmable logic based latches and shift registers |
| US7816947B1 (en) | 2008-03-31 | 2010-10-19 | Man Wang | Method and apparatus for providing a non-volatile programmable transistor |
| US8230375B2 (en) | 2008-09-14 | 2012-07-24 | Raminda Udaya Madurawe | Automated metal pattern generation for integrated circuits |
| US7969812B2 (en) * | 2009-07-13 | 2011-06-28 | Seagate Technology Llc | Semiconductor control line address decoding circuit |
| US20110085304A1 (en) * | 2009-10-14 | 2011-04-14 | Irvine Sensors Corporation | Thermal management device comprising thermally conductive heat spreader with electrically isolated through-hole vias |
| US8159266B1 (en) | 2010-11-16 | 2012-04-17 | Raminda Udaya Madurawe | Metal configurable integrated circuits |
| US8159265B1 (en) | 2010-11-16 | 2012-04-17 | Raminda Udaya Madurawe | Memory for metal configurable integrated circuits |
| US8159268B1 (en) | 2010-11-16 | 2012-04-17 | Raminda Udaya Madurawe | Interconnect structures for metal configurable integrated circuits |
| WO2014061567A1 (en) | 2012-10-17 | 2014-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device |
| JP6254834B2 (ja) | 2012-12-06 | 2017-12-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TWI611419B (zh) | 2012-12-24 | 2018-01-11 | 半導體能源研究所股份有限公司 | 可程式邏輯裝置及半導體裝置 |
| JP6541376B2 (ja) | 2014-03-13 | 2019-07-10 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイスの動作方法 |
| TWI643457B (zh) | 2014-04-25 | 2018-12-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| US9824024B1 (en) * | 2014-10-31 | 2017-11-21 | Altera Corporation | Configurable storage blocks with embedded first-in first-out and delay line circuitry |
| DE112017004148T5 (de) | 2016-08-19 | 2019-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Verfahren zum Steuern der Stromzufuhr in einer Halbleitervorrichtung |
| US10990290B2 (en) | 2017-05-15 | 2021-04-27 | Alibaba Group Holding Limited | High-volume, low-latency data processing in flexibly configured local heterogeneous computing environments |
| US10779430B2 (en) * | 2017-12-19 | 2020-09-15 | Hamilton Sundstrand Corporation | Multilevel hierarchical architecture for power distribution systems |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558135A (en) * | 1978-07-04 | 1980-01-21 | Mamoru Tanaka | Rewritable programable logic array |
| JPS61292414A (ja) * | 1985-04-12 | 1986-12-23 | アルテラ・コ−ポレ−シヨン | プログラム可能な論理アレイ |
| JPS62107520A (ja) * | 1985-11-01 | 1987-05-18 | Matsushita Electric Ind Co Ltd | プログラマブル・ロジツク・アレイ |
| JPH01136416A (ja) * | 1987-11-20 | 1989-05-29 | Mitsubishi Electric Corp | プログラマブル・ロジック・アレイ |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117168A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
| US4791602A (en) * | 1983-04-14 | 1988-12-13 | Control Data Corporation | Soft programmable logic array |
| JPH073862B2 (ja) * | 1983-07-27 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
| US4870302A (en) * | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| US4706216A (en) * | 1985-02-27 | 1987-11-10 | Xilinx, Inc. | Configurable logic element |
| US4896296A (en) * | 1985-03-04 | 1990-01-23 | Lattice Semiconductor Corporation | Programmable logic device configurable input/output cell |
| US4670748A (en) * | 1985-08-09 | 1987-06-02 | Harris Corporation | Programmable chip select decoder |
| US4821233A (en) * | 1985-09-19 | 1989-04-11 | Xilinx, Incorporated | 5-transistor memory cell with known state on power-up |
| JPH0778993B2 (ja) * | 1985-11-05 | 1995-08-23 | 株式会社日立製作所 | 半導体メモリ |
| US4845633A (en) * | 1985-12-02 | 1989-07-04 | Apple Computer Inc. | System for programming graphically a programmable, asynchronous logic cell and array |
| JPH0648724B2 (ja) * | 1986-04-09 | 1994-06-22 | 株式会社日立製作所 | マスタスライス型半導体集積回路装置 |
| US4791603A (en) * | 1986-07-18 | 1988-12-13 | Honeywell Inc. | Dynamically reconfigurable array logic |
| US4758745B1 (en) * | 1986-09-19 | 1994-11-15 | Actel Corp | User programmable integrated circuit interconnect architecture and test method |
| DD259935B5 (de) * | 1987-04-16 | 1993-10-14 | Mikroelektronik Und Technologi | Schreib - lese - schaltung |
| JPH01109599A (ja) * | 1987-10-22 | 1989-04-26 | Nec Corp | 書込み・消去可能な半導体記憶装置 |
| US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
| US5021689A (en) * | 1989-01-19 | 1991-06-04 | National Semiconductor Corp. | Multiple page programmable logic architecture |
| US4942319A (en) * | 1989-01-19 | 1990-07-17 | National Semiconductor Corp. | Multiple page programmable logic architecture |
| JP2582439B2 (ja) * | 1989-07-11 | 1997-02-19 | 富士通株式会社 | 書き込み可能な半導体記憶装置 |
| US5343406A (en) * | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
| US5231588A (en) * | 1989-08-15 | 1993-07-27 | Advanced Micro Devices, Inc. | Programmable gate array with logic cells having symmetrical input/output structures |
| US4972105A (en) * | 1989-09-22 | 1990-11-20 | The U.S. Government As Represented By The Director, National Security Agency | Programmable configurable logic memory |
| US4975601A (en) * | 1989-09-29 | 1990-12-04 | Sgs-Thomson Microelectronics, Inc. | User-writable random access memory logic block for programmable logic devices |
| KR930009704B1 (ko) * | 1991-09-07 | 1993-10-08 | 재단법인 한국전자통신연구소 | 칩선택 단자쌍(chip select pair)을 구비한 반도체장치 |
| US5216636A (en) * | 1991-09-16 | 1993-06-01 | Advanced Micro Devices, Inc. | Cmos memory cell |
| US5315178A (en) * | 1993-08-27 | 1994-05-24 | Hewlett-Packard Company | IC which can be used as a programmable logic cell array or as a register file |
-
1989
- 1989-07-28 US US07/387,566 patent/US5343406A/en not_active Expired - Lifetime
-
1990
- 1990-07-26 DE DE69031525T patent/DE69031525T2/de not_active Expired - Lifetime
- 1990-07-26 DE DE199090308210T patent/DE410759T1/de active Pending
- 1990-07-26 CA CA002022056A patent/CA2022056C/en not_active Expired - Lifetime
- 1990-07-26 EP EP90308210A patent/EP0410759B1/en not_active Expired - Lifetime
- 1990-07-27 JP JP2201092A patent/JP2703397B2/ja not_active Expired - Lifetime
-
1994
- 1994-08-01 US US08/284,935 patent/US5432719A/en not_active Expired - Lifetime
-
1995
- 1995-04-26 US US08/429,434 patent/US5488316A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558135A (en) * | 1978-07-04 | 1980-01-21 | Mamoru Tanaka | Rewritable programable logic array |
| JPS61292414A (ja) * | 1985-04-12 | 1986-12-23 | アルテラ・コ−ポレ−シヨン | プログラム可能な論理アレイ |
| JPS62107520A (ja) * | 1985-11-01 | 1987-05-18 | Matsushita Electric Ind Co Ltd | プログラマブル・ロジツク・アレイ |
| JPH01136416A (ja) * | 1987-11-20 | 1989-05-29 | Mitsubishi Electric Corp | プログラマブル・ロジック・アレイ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013176199A1 (en) * | 2012-05-25 | 2013-11-28 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| KR20150021021A (ko) * | 2012-05-25 | 2015-02-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 프로그래머블 로직 디바이스 및 반도체 장치 |
| US9337843B2 (en) | 2012-05-25 | 2016-05-10 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
| JP2017079474A (ja) * | 2012-05-25 | 2017-04-27 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| US10122364B2 (en) | 2012-05-25 | 2018-11-06 | Semiconductor Energy Laboratory Co., Ltd. | Programmable logic device and semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2703397B2 (ja) | 1998-01-26 |
| EP0410759A3 (en) | 1992-05-27 |
| EP0410759A2 (en) | 1991-01-30 |
| EP0410759B1 (en) | 1997-10-01 |
| DE69031525T2 (de) | 1998-01-29 |
| US5432719A (en) | 1995-07-11 |
| CA2022056C (en) | 1994-05-31 |
| US5488316A (en) | 1996-01-30 |
| DE69031525D1 (de) | 1997-11-06 |
| CA2022056A1 (en) | 1991-01-29 |
| US5343406A (en) | 1994-08-30 |
| DE410759T1 (de) | 1991-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03132212A (ja) | 構成を変更可能な論理アレイ | |
| US5715197A (en) | Multiport RAM with programmable data port configuration | |
| US6556500B2 (en) | Programmable logic array device with random access memory configurable as product terms | |
| US6028808A (en) | Programmable logic array integrated circuits | |
| US5986470A (en) | Programmable logic array integrated circuit devices | |
| US6501296B2 (en) | Logic/memory circuit having a plurality of operating modes | |
| US6150839A (en) | Rapidly reconfigurable FPGA having a multiple region architecture with reconfiguration caches useable as data RAM | |
| US5315178A (en) | IC which can be used as a programmable logic cell array or as a register file | |
| US7530033B2 (en) | Method and apparatus for decomposing functions in a configurable IC | |
| US5256918A (en) | Programmable logic circuit | |
| US6897679B2 (en) | Programmable logic array integrated circuits | |
| US5027012A (en) | Programmable logic circuit using wired-or tristate gates | |
| JP3576837B2 (ja) | プログラマブルロジックｌｓｉの基本セル及び基本セル２次元アレイ | |
| JPH02124633A (ja) | プログラマブル論理素子 | |
| US8400865B2 (en) | Memory macro configuration and method | |
| US6356110B1 (en) | Multifunction memory array in a programmable logic device | |
| JP3430231B2 (ja) | 論理セル及びこれを用いた半導体集積回路 | |
| JP2019057336A (ja) | 半導体集積回路 | |
| US20040120207A1 (en) | Memory having multiple write ports and method of operation | |
| JPH1195979A (ja) | 集積回路装置 | |
| JPH02309418A (ja) | 大規模集積回路 | |
| JP2000132454A (ja) | 半導体集積回路 | |
| JPH01134786A (ja) | ランダム・アクセス・メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 13 |