JPH02309418A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPH02309418A JPH02309418A JP1131080A JP13108089A JPH02309418A JP H02309418 A JPH02309418 A JP H02309418A JP 1131080 A JP1131080 A JP 1131080A JP 13108089 A JP13108089 A JP 13108089A JP H02309418 A JPH02309418 A JP H02309418A
- Authority
- JP
- Japan
- Prior art keywords
- data
- pla
- storage means
- data output
- output line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 abstract description 4
- 238000002407 reforming Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は大規模集積回路に関し、特にＰＬＡ（プログラ
マブルロジックアレイ）を内蔵する大規模集積回路に関
するものである。
マブルロジックアレイ）を内蔵する大規模集積回路に関
するものである。
従来技術
従来のこの種の大規模集積回路に内蔵されるＰＬＡは、
入力部、アンドアレ一部、オアアレ一部及び出力部によ
り構成されている。そして、入力線と積項線とを接続す
ることにより必要とされる論理信号を生成して出力する
機能を有しており、命令コードからのマイクロプログラ
ムの制御信号生成時に使用されるものである。
入力部、アンドアレ一部、オアアレ一部及び出力部によ
り構成されている。そして、入力線と積項線とを接続す
ることにより必要とされる論理信号を生成して出力する
機能を有しており、命令コードからのマイクロプログラ
ムの制御信号生成時に使用されるものである。
この場合、命令コードが増加すると、ＰＬＡの論理変更
が必要となり、そのために大規模集積回路の設計変更を
行って作り直しをしているのが現状である。
が必要となり、そのために大規模集積回路の設計変更を
行って作り直しをしているのが現状である。
この様に、従来の大規模集積回路では、内蔵するＰＬＡ
の論理変更を行うときに大規模集積回路全体を作り直す
必要があるという欠点がある。
の論理変更を行うときに大規模集積回路全体を作り直す
必要があるという欠点がある。
発明の目的
そこで、本発明はかかる従来技術の欠点を解決すべくな
されたものであって、その目的とするとことは、回路全
体を作り直すことなくＰＬＡの論理変更に充分対応でき
るようにした大規模集積回路を提供することにある。
されたものであって、その目的とするとことは、回路全
体を作り直すことなくＰＬＡの論理変更に充分対応でき
るようにした大規模集積回路を提供することにある。
発明の構成
本発明によれば、ＰＬＡ（プログラマブルロジツクアレ
イ）を有する大規模集積回路であって、前記ＰＬＡの入
力をアドレスとする記憶手段と、前記記憶手段の第１の
記憶出力の内容に応じて前記ＰＬＡの出力データと前記
記憶手段の第２の記憶出力データとを択一的に導出する
選択手段とを含むことを特徴とする大規模集積回路が得
られる。
イ）を有する大規模集積回路であって、前記ＰＬＡの入
力をアドレスとする記憶手段と、前記記憶手段の第１の
記憶出力の内容に応じて前記ＰＬＡの出力データと前記
記憶手段の第２の記憶出力データとを択一的に導出する
選択手段とを含むことを特徴とする大規模集積回路が得
られる。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
データ入力線２はＰＬＡＩの入力になるとともに記憶手
段３のアドレスとなる。
段３のアドレスとなる。
ＰＬＡＩはデータ入力線２により入力されたデータから
出力データを生成し、データ出力線５゜９に送出する。
出力データを生成し、データ出力線５゜９に送出する。
記憶手段３は、ＰＬＡのデータ入力線２で示されたアド
レスに対応した内容を読出して第１のデータ出力線４と
第２のデータ出力線６とに夫々送出する。
レスに対応した内容を読出して第１のデータ出力線４と
第２のデータ出力線６とに夫々送出する。
切換手段７は記憶手段３の第１のデータ出力線４の値が
“０”のときＰＬＡＩのデータ出力線５を選択してデー
タ出力線８に送出し、記憶手段３の第１のデータ出力線
４の値が“１″のとき記憶手段３の第２のデータ出力線
６を選択してデータ出力線８に送出する。
“０”のときＰＬＡＩのデータ出力線５を選択してデー
タ出力線８に送出し、記憶手段３の第１のデータ出力線
４の値が“１″のとき記憶手段３の第２のデータ出力線
６を選択してデータ出力線８に送出する。
ＰＬＡＩのデータ出力線５を１ビツトとし、ＰＬＡのデ
ータ入力線２を８ビツトとすると、記憶手段３は２５６
ワード×２ビツトの構成になる。記憶手段３のワード構
成のうち、１ビツト目は第２のデータ出力線６に出力さ
れるデータを格納し、２ビツト目は第１のデータ出力線
４に出力されるデータを格納するものとする。
ータ入力線２を８ビツトとすると、記憶手段３は２５６
ワード×２ビツトの構成になる。記憶手段３のワード構
成のうち、１ビツト目は第２のデータ出力線６に出力さ
れるデータを格納し、２ビツト目は第１のデータ出力線
４に出力されるデータを格納するものとする。
ここで、予め記憶手段３のアドレス８０ （１６進）に
は“１１” （２進）を設定し、アドレス８０（１６進
）以外の全ワードの２ビツト目に“０”（２進）を設定
しておくものとする。このとき、ＰＬＡＩのデータ入力
線２に８０（１６進）が入力されると、記憶手段３の第
１のデータ出力線４に“１”が出力され、切換手段７は
入力として記憶手段３の第２のデータ出力線６を選択し
、切換手段７のデータ出力線８には記憶手段３のアドレ
ス８０（１６進）の１ビツト目のデータである”１”が
出力される。
は“１１” （２進）を設定し、アドレス８０（１６進
）以外の全ワードの２ビツト目に“０”（２進）を設定
しておくものとする。このとき、ＰＬＡＩのデータ入力
線２に８０（１６進）が入力されると、記憶手段３の第
１のデータ出力線４に“１”が出力され、切換手段７は
入力として記憶手段３の第２のデータ出力線６を選択し
、切換手段７のデータ出力線８には記憶手段３のアドレ
ス８０（１６進）の１ビツト目のデータである”１”が
出力される。
また、ＰＬＡＩのデータ入力線２に８０ （１６進）以
外が入力されると、記憶手段３の第１のデータ出力線４
に“０″が出力され、切換手段７は入力としてＰＬＡＩ
のデータ出力線５を選択し、ＰＬＡＩの出力データがそ
のまま出力される。
外が入力されると、記憶手段３の第１のデータ出力線４
に“０″が出力され、切換手段７は入力としてＰＬＡＩ
のデータ出力線５を選択し、ＰＬＡＩの出力データがそ
のまま出力される。
この様に、記憶手段３の内容を予め設定しておくことに
より、ＰＬＡの入力データ毎にＰＬＡの出力データを変
更することが可能となる。
より、ＰＬＡの入力データ毎にＰＬＡの出力データを変
更することが可能となる。
発明の詳細
な説明したように、本発明によれば、ＰＬＡの入力デー
タに対応するデータを保持する記憶手段を設け、外部指
定によりその記憶手段の内容をＰＬＡの出力と置換える
ことにより、ＰＬＡの論理変更を行うために大規模集積
回路を作り直さずに済むという効果がある。
タに対応するデータを保持する記憶手段を設け、外部指
定によりその記憶手段の内容をＰＬＡの出力と置換える
ことにより、ＰＬＡの論理変更を行うために大規模集積
回路を作り直さずに済むという効果がある。
第１図は本発明の実施例のプロ・ツク図である。
主要部分の符号の説明
１ ・・・・・・ＰＬＡ
３・・・・・・記憶手段
７・・・・・・切替手段
Claims (1)
- （１）ＰＬＡ（プログラマブルロジックアレイ）を有す
る大規模集積回路であって、前記ＰＬＡの入力をアドレ
スとする記憶手段と、前記記憶手段の第１の記憶出力の
内容に応じて前記ＰＬＡの出力データと前記記憶手段の
第２の記憶出力データとを択一的に導出する選択手段と
を含むことを特徴とする大規模集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131080A JPH02309418A (ja) | 1989-05-24 | 1989-05-24 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131080A JPH02309418A (ja) | 1989-05-24 | 1989-05-24 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309418A true JPH02309418A (ja) | 1990-12-25 |
Family
ID=15049523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1131080A Pending JPH02309418A (ja) | 1989-05-24 | 1989-05-24 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309418A (ja) |
-
1989
- 1989-05-24 JP JP1131080A patent/JPH02309418A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4394735A (en) | Data processor controlled by microprograms | |
| JPH0684346A (ja) | レジスタ制御回路 | |
| JPH02309418A (ja) | 大規模集積回路 | |
| JP3459330B2 (ja) | 高速バレルシフタ | |
| US4484276A (en) | Shift matrix preselector control circuit | |
| JPS5853099A (ja) | メモリ−の有効利用方法 | |
| JP3931593B2 (ja) | データ書込回路 | |
| JPH10116226A (ja) | 半導体記憶装置のアドレス整列装置 | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| JPH0259560B2 (ja) | ||
| JPS642177Y2 (ja) | ||
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JPS61134982A (ja) | メモリ・アクセス回路 | |
| JPS58220298A (ja) | Ｒｏｍ内蔵半導体集積回路 | |
| JPS59207743A (ja) | 汎用論理回路 | |
| JPS638937A (ja) | シングルチツプマイクロコンピユ−タ | |
| JPS5917460B2 (ja) | 計算機の制御装置 | |
| JPH0218728B2 (ja) | ||
| JPH05144289A (ja) | 半導体記憶装置 | |
| JPH03152796A (ja) | Ｉｃメモリ | |
| JPH0230217A (ja) | プログラム可能な論理アレイ | |
| JPS63234490A (ja) | メモリ素子 | |
| JP2005044379A (ja) | 半導体集積回路装置 | |
| JPH0667974A (ja) | メモリアクセス回路 | |
| JPS6039223A (ja) | マイクロコンピユ−タ装置 |