JPS63234490A - メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置や各種制御装置に使用される書き
込みおよび読み出し可能なメモリ素子に゛関し、特に複
数のメモリ素子を接続して容易に記憶容量の大きなメモ
リを構成できるメモリ素子に関するものである。

〔従来の技術〕

第３図に従来のメモリ素子の回路図を示す。このメモリ
素子は信号線として、アドレスデータを与えるアドレス
４ｍＡＯ−Ａ９、書き込みデータを入力するデータ入力
線Ｄ　ｉ　Ｏ〜Ｄｉ３、読み出したデータを出力するデ
ータ出力線り、０〜Ｄ０３、制御信号を入力する選択制
御線ＣＯ〜Ｃ３、ならびに書き込みまたは読み出しを切
り替える信号を入力する読み書き制御線ＲＷを持つ。デ
ータ出力線り、０・〜Ｄ、３は３ステートドライバ２０
５の出力にそれぞれ接続されている。３ステートドライ
バ２０５は選択制御線ＣＯ〜Ｃ３に与えられる選択信号
および読み書き制御線ＲＷに与えられる読み書き切替信
号によって能動状態あるいは非能動状態となり、論理レ
ヘル“Ｑ、Ｏ，！、１”の選択信号と論理レベル“１”
の読み書き切替信号がそれぞれ与えられたとき能動状態
、それ以外では非能動状態となる。

このメモリ素子からデータを読み出す場合には、読み書
き制御線ＲＷに論理レベル“１”の読み書き切替信号を
与え、さらに、選択制御線Ｃ０−Ｃ５には論理レベル″
Ｏ，０，１，１”の選択信号をそれぞれ与える。これに
よりメモリ素子は読み出し動作状態となり、３ステート
ドライバ２０５は能動状態となる。その後、アドレス線
ＡＯ−Ａ９にアドレスデータを入力することによって、
そのアドレスデータが指定するメモリセルのデータが読
み出され、データ出力線Ｄ　、　Ｏ〜Ｄ、３がら出力さ
れる。

一方、このメモリ素子にデータを書き込む場合には、読
み書き制御線ＲＷに論理レベル“０”の信号を与える。

これによりデータ出力線り。０〜Ｄ、３は非能動状態と
なり、メモリ素子は書き込み動作状態となる。書き込む
べきデータをデータ入力線り、０〜Ｄ、３に入力し、ア
ドレス％７ｆＡＯ〜Ａ９にアドレスデータを入力するこ
とによって、そのアドレスデータが指定するメモリセル
にデータが書き込まれる。

このメモリ素子を複数個接続して記憶容量のより大きい
メモリを構成する場合には、各メモリ素子のデータ出力
線をワイヤードオア接続する。そして、アドレスデータ
の上位ピントをもとに各素子の選択制御線Ｃｏ−Ｃ５に
与える選択信号を生成し、これにより各素子の３ステー
トドライバの能動状態／非能動状態を制御する。

〔発明が解決しようとする問題点〕

このように、従来のメモリ素子には、複数個のメモリを
接続する場合に用いる選択制御線の端子が、アドレスデ
ータ線およびデータ人力／出力線の端子とは別に設けら
れている。そして、その端子の数は、複数接続によって
構成するメモリの記憶容量を大きくしようとするほど、
多くなる。

また、選択制御線の端子数を増加させずに複数のメモリ
素子を接続して記憶容量の大きいメモリを構成すること
も可能であるが、その場合には記憶容量があまり大きく
ないときでも各素子の選択信号を生成する回路が複雑に
なる。

本発明の口約は、このような問題を解決し、端子の数が
少なく、簡単な外付は回路を設けるのみで記憶容量の大
きなメモリを構成できるメモリ素子を従供することにあ
る。

〔問題点を解決するための手段〕

本発明は、複数のメモリセルにより構成されたメモリセ
ルアレーと、このメモリセルアレーから読み出したデー
タを出力するための３ステートドライバとを備え、デー
タ入力線に入力されたデータを、与えられたアドレスデ
ータが指定する前記メモリセルに書き込み、また与えら
れたアドレスデータが指定する前記メモリセルからデー
タを読み出すメモリ素子において、 読み出し動作時に前記データ入力線に所定の論理信号が
入力されたとき、前記３ステートドライバを能動状態と
する信号を前記３ステートドライバに出力する論理回路
を備えたことを特徴とする。

〔実施例〕

次に本発明の一実施例について、第１図に示した回路図
を用いて説明する：メモリセルアレー１は１０２４Ｘ４
ビツトの記憶容量を持つ。アドレスデコーダ２はアドレ
ス線ＡＯ〜Ａ９に入力される１０ビツトのアドレスデー
タを所定の形式に変換し、メモリセルアレー１に与える
。メモリセルアレー１の各メモリセルはアドレスデコー
ダ２からの変換されたアドレスデータによって指定され
、そのメモリセルに対してデータの書き込みあるいは読
み出しが行われる。

入力データ書き込み回路３は読み書き制御信号ＲＷが論
理レベル“０”のとき、データ入力線ａ〜ｄに与えられ
た４ビツトのデータを取り込み、メモリセルアレー１に
書き込む。一方、読み書き制御信号ＲＷが論理レベル″
１”のときは、メモリセルアレー１へ書き込みは行わな
い。

アンドゲート４はデータ入力線ａ　−ｄに選択信号とし
て論理レベル“０，０．１．１”ノ信号カそれぞれ入力
され、読み書き制御線ＲＷに論理レベル″１”の信号が
入力されたときにのみ論理レベル“１”の信号を３ステ
ートドライバ５に出力する。

３ステートドライバ５はアンドゲート４から論理レベル
“１”の信号が入力されたとき、能動状態となり、メモ
リセルアレー１から読み出されたデータをデータ出力’
？（９Ｄ　６０〜Ｄ、３に出力する。

一方、アンドゲート４から論理レベル“Ｏ”の信号が入
力されたときは、非能動状態となり、メモリセルアレー
１からのデータはデータ出力ｋａ　Ｄ　ｏ　Ｏ〜Ｄ、３
に出力されない。

このように構成されたメモリ素子にデータを書き込むと
きは、アドレス線ＡＯ〜Ａ９に１０ビツトのアドレスデ
ータをまず与える。これはアドレスデコーダ２により所
定の形式に変換され、メモリセルアレー１に、メモリセ
ルを指定するデータとして入力される。また、書き込む
べき４ビツトのデータはデータ人力ＶＡａ〜ｄに入力す
る。そして、読み書き制御線ＲＷに論理レベル′０”の
信号を与えることにより、データ入力線ａ　−ｂに入力
されたデータは入力データ書き込み回路３によって、ア
ドレスデータで指定した前記メモリセルに書き込まれる
。このとき、読み書き制御線ＲＷには論理レベル“０”
の信号が与えられているため、アンドゲート４は論理レ
ベル“Ｏ”の信号を出力する。従って、３ステートドラ
イバ５は非能動状態となり、データ出力線り、Ｏ〜Ｄ、
３には出力されない。

一方、データを読み出すときは、アドレス線ＡＯ−Ａ９
にアドレスデータを与え、読み書き制御線ＲＷには論理
レベル“１”の信号を、データ入力綿ａ　−ｄには選択
信号として論理レベル°０゜０．１．１”の信号をそれ
ぞれ入力する。これによって、アンドゲート４は論理レ
ベル“１”の信号を出力し、３ステートドライバ５は能
動状態となってメモリセルアレー１から読み出された４
ビツトのデータをデータ出力線り、０〜Ｄ、３に出力す
る。

第２図に、このようなメモリ素子を１６個使用して構成
した記憶容ｆｉｔ１６３８４　Ｘ　４ビツトのメモリの
回路図を示す。ただし、各素子のデータ人力線ａ〜ｄの
部分は読み出し動作を行う場合の結線および外付は回路
を示す。

メモリ素子１０１〜１１６は上述した本発明によるメモ
リ素子である。各素子の１０本のアドレス線Δ０〜Ａ９
は並列に接続して下位１０ビツトのアドレスデータを入
力する下位アドレス線ＡＭとし、４木のデータ出力ｖＡ
Ｄ　、　０〜Ｄ、３はそれぞれワイヤードオア接続とし
てこのメモリの４本のデータ出力線ＤＭとする。各素子
の読み書き制御線ＲＷはこのメモリの読み書き制御線Ｒ
Ｗ　Ｍにすべて接続する。

また、このメモリに与える上位４ビツトのアドレスデー
タは上位アドレス線ＢＯ−Ｂ３に入力する。上位アドレ
ス線ＢＯ〜Ｂ３はデコード回路としてのインバータを通
して各メモリ素子のデータ入力線ａ　％　ｄにそれぞれ
接続することにより、上位４ビツトが０のときはメモリ
素子１０１の３ステートドライバが能動状態となり、上
位ビットの表わす数が一つ大きくなるごとにドライバが
能動状態となるメモリ素子は一つずつ右に移動するよう
にする。このとき、各メモリ素子１０１〜１１６はそれ
ぞれ００００（１６進数、以下同じ）〜０３ＦＦ番地、
０４００〜０７ＦＦ番地、・・・、３ＣＯＯ〜３ＦＦＦ
番地に対応する。

このような構成とすることにより、読み書き制御線ＲＷ
Ｍに論理レベル“１″の信号を与えたときメモリは読み
出し動作を行い、下位アドレス線ＡＭに与えられた１０
ビツトのアドレスデータによって各素子のメモリセルが
指定され、上位アドレス線ＢＯ−８３に与えられたアド
レスデータの上位４ビツトによって１６個のメモリ素子
のうちの１つが選択される。選択されたメモリ素子の３
ステートドライバは能動状態となり、そのメモリ素子の
メモリセルアレーから読み出された４ピントのデータが
データ出力線ＤＭに出力される。すなわち、１４本のア
ドレス線を持つ記憶容ｆｔ１６３８４　Ｘ　４ビツトの
メモリとして動作する。

〔発明の効果〕

以上説明したように本発明のメモリ素子は、読み出し動
作時にデータ入力線に所定の論理信号が入力されたとき
、所定の信号を出力して出力段の３ステートドライバを
能動状態とする論理回路を備えている。

従って、選択信号はデータ人力線から人力でき、選択信
号用の端子は不要である。また、複数のメモリ素子を用
いた記憶容量の大きなメモリを、複雑なデコード回路を
外部に設けることなく、容易に構成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は同実
施例のメモリ素子により構成したメモリを示す回路図、 第３図は従来のメモリ素子を示す回路図である。 １・・・メモリセルアレー ２・・・アドレスデコーダ ３・・・入力データ書き込み回路 ４・・・アンドゲート ５・・・３ステートドライバ １０１〜１１６・・・メモリ素子 ＡＯ〜Ａ９・・・アドレス線 ａ−ｄ・・・データ入力線 ＡＭ・・・下位アドレス線

Claims (1)

【特許請求の範囲】
1. （１）複数のメモリセルにより構成されたメモリセルア
   レーと、このメモリセルアレーから読み出したデータを
   出力するための３ステートドライバとを備え、データ入
   力線に入力されたデータを、与えられたアドレスデータ
   が指定する前記メモリセルに書き込み、また与えられた
   アドレスデータが指定する前記メモリセルからデータを
   読み出すメモリ素子において、 読み出し動作時に前記データ入力線に所定の論理信号が
   入力されたとき、前記３ステートドライバを能動状態と
   する信号を前記３ステートドライバに出力する論理回路
   を備えたことを特徴とするメモリ素子。