JPH05325582A - Ｐ−ｒｏｍ内蔵型半導体装置のデータ入出力方法 - Google Patents
Ｐ−ｒｏｍ内蔵型半導体装置のデータ入出力方法Info
- Publication number
- JPH05325582A JPH05325582A JP13321192A JP13321192A JPH05325582A JP H05325582 A JPH05325582 A JP H05325582A JP 13321192 A JP13321192 A JP 13321192A JP 13321192 A JP13321192 A JP 13321192A JP H05325582 A JPH05325582 A JP H05325582A
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- bit
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Abstract
(57)【要約】
【目的】 Ｐ−ＲＯＭ内蔵型半導体装置のデータ入出力
に必要な端子数を少なくする。 【構成】 ビット選択回路６とビット選択回路７が、ビ
ット選択信号発生回路８の発生するビット選択信号ＢＳ
０〜ＢＳ２の信号により、データのビットＤ０〜Ｄ７の
内の１ビットを選択し、選択されたビットをデータ入出
力端子４により入出力する。ここで、１データを入力ま
たは出力する最も短い期間内にビット選択信号発生回路
８が、データのビットＤ０〜Ｄ７の全てのビットを１回
以上選択するように、ビット選択信号ＢＳ０〜ＢＳ２を
発生させることにより、少ない端子数で、データの入出
力が可能となる。
に必要な端子数を少なくする。 【構成】 ビット選択回路６とビット選択回路７が、ビ
ット選択信号発生回路８の発生するビット選択信号ＢＳ
０〜ＢＳ２の信号により、データのビットＤ０〜Ｄ７の
内の１ビットを選択し、選択されたビットをデータ入出
力端子４により入出力する。ここで、１データを入力ま
たは出力する最も短い期間内にビット選択信号発生回路
８が、データのビットＤ０〜Ｄ７の全てのビットを１回
以上選択するように、ビット選択信号ＢＳ０〜ＢＳ２を
発生させることにより、少ない端子数で、データの入出
力が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、Ｐ−ＲＯＭ内蔵型半導
体装置に内蔵されたＰ−ＲＯＭのデータのリード／ライ
トを行うときの、Ｐ−ＲＯＭ内蔵型半導体装置のデータ
入出力方法に関するものである。
体装置に内蔵されたＰ−ＲＯＭのデータのリード／ライ
トを行うときの、Ｐ−ＲＯＭ内蔵型半導体装置のデータ
入出力方法に関するものである。
【０００２】
【従来の技術】以下、従来のＰ−ＲＯＭ内蔵型半導体装
置のデータ入出力方法について説明する。
置のデータ入出力方法について説明する。
【０００３】図３は従来のＰ−ＲＯＭ内蔵型半導体装置
のデータ入出力方法の構成図である。１はＰ−ＲＯＭ内
蔵型半導体装置、２はＰ−ＲＯＭ内蔵型半導体装置１に
内蔵されたＰ−ＲＯＭ、３はＰ−ＲＯＭ２のリード／ラ
イトを行うＰ−ＲＯＭライター、４（０）〜４（７）は
Ｐ−ＲＯＭ２のデータの入出力を行うＰ−ＲＯＭ内蔵型
半導体装置１のデータ入出力端子、Ｄ０〜Ｄ７は８ビッ
トで構成されたデータのビットである。
のデータ入出力方法の構成図である。１はＰ−ＲＯＭ内
蔵型半導体装置、２はＰ−ＲＯＭ内蔵型半導体装置１に
内蔵されたＰ−ＲＯＭ、３はＰ−ＲＯＭ２のリード／ラ
イトを行うＰ−ＲＯＭライター、４（０）〜４（７）は
Ｐ−ＲＯＭ２のデータの入出力を行うＰ−ＲＯＭ内蔵型
半導体装置１のデータ入出力端子、Ｄ０〜Ｄ７は８ビッ
トで構成されたデータのビットである。
【０００４】以上のように構成されたＰ−ＲＯＭ内蔵型
半導体装置のデータ入出力方法について、以下その動作
を説明する。
半導体装置のデータ入出力方法について、以下その動作
を説明する。
【０００５】Ｐ−ＲＯＭ２のデータをＰ−ＲＯＭライタ
ー３によりリードする場合は、Ｐ−ＲＯＭ２のデータを
ビットＤ０〜Ｄ７に割り当てられたデータ入出力端子４
（０）〜４（７）より出力し、出力されたデータをＰ−
ＲＯＭライター３がリードする。
ー３によりリードする場合は、Ｐ−ＲＯＭ２のデータを
ビットＤ０〜Ｄ７に割り当てられたデータ入出力端子４
（０）〜４（７）より出力し、出力されたデータをＰ−
ＲＯＭライター３がリードする。
【０００６】Ｐ−ＲＯＭ２にデータをＰ−ＲＯＭライタ
ー３によりライトする場合は、Ｐ−ＲＯＭライター３か
らのデータをビットＤ０〜Ｄ７に割り当てられたをデー
タ入出力端子４（０）〜４（７）より入力し、入力され
たデータをＰ−ＲＯＭ２にライトする。
ー３によりライトする場合は、Ｐ−ＲＯＭライター３か
らのデータをビットＤ０〜Ｄ７に割り当てられたをデー
タ入出力端子４（０）〜４（７）より入力し、入力され
たデータをＰ−ＲＯＭ２にライトする。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の構成のデータ入出力方法では、データのビット数だ
け端子が必要であるという問題点があった。
来の構成のデータ入出力方法では、データのビット数だ
け端子が必要であるという問題点があった。
【０００８】本発明は上記従来の問題点を解決するもの
で、データ入出力に必要な端子数を少なくできるＰ−Ｒ
ＯＭ内蔵型半導体装置のデータ入出力方法を提供するこ
とを目的とする。
で、データ入出力に必要な端子数を少なくできるＰ−Ｒ
ＯＭ内蔵型半導体装置のデータ入出力方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明のＰ−ＲＯＭ内蔵型半導体装置のデータ入出力
方法は、Ｐ−ＲＯＭ内蔵型半導体装置の内部と外部のビ
ット選択回路と、ビット選択信号発生回路を有してい
る。
に本発明のＰ−ＲＯＭ内蔵型半導体装置のデータ入出力
方法は、Ｐ−ＲＯＭ内蔵型半導体装置の内部と外部のビ
ット選択回路と、ビット選択信号発生回路を有してい
る。
【００１０】
【作用】この構成によって、ビット選択信号回路の発生
する信号レベルにより、ビット選択回路が、入出力する
データのビットを選択し、データ入出力をビット単位で
行うことができる。
する信号レベルにより、ビット選択回路が、入出力する
データのビットを選択し、データ入出力をビット単位で
行うことができる。
【００１１】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１２】図１は本発明の一実施例におけるＰ−ＲＯ
Ｍ内蔵型半導体装置のデータ入出力方法の構成図であ
る。５はＰ−ＲＯＭ内蔵型半導体装置、６はＰ−ＲＯＭ
内蔵型半導体装置５の内部のビット選択回路、７は外部
のビット選択回路、８はＰ−ＲＯＭ内蔵型半導体装置５
の内部のビット選択信号発生回路、９（０）〜９（２）
はビット選択信号出力端子、ＢＳ０〜ＢＳ２はビット選
択信号である。なお、２はＰ−ＲＯＭ内蔵型半導体装置
５に内蔵されたＰ−ＲＯＭ、３はＰ−ＲＯＭライター、
４はＰ−ＲＯＭ内蔵型半導体装置５のデータ入出力端
子、Ｄ０〜Ｄ７は８ビットで構成されたデータのビット
で、これらは従来例と同じ構成である。
Ｍ内蔵型半導体装置のデータ入出力方法の構成図であ
る。５はＰ−ＲＯＭ内蔵型半導体装置、６はＰ−ＲＯＭ
内蔵型半導体装置５の内部のビット選択回路、７は外部
のビット選択回路、８はＰ−ＲＯＭ内蔵型半導体装置５
の内部のビット選択信号発生回路、９（０）〜９（２）
はビット選択信号出力端子、ＢＳ０〜ＢＳ２はビット選
択信号である。なお、２はＰ−ＲＯＭ内蔵型半導体装置
５に内蔵されたＰ−ＲＯＭ、３はＰ−ＲＯＭライター、
４はＰ−ＲＯＭ内蔵型半導体装置５のデータ入出力端
子、Ｄ０〜Ｄ７は８ビットで構成されたデータのビット
で、これらは従来例と同じ構成である。
【００１３】以上のように構成された本実施例のＰ−Ｒ
ＯＭ内蔵型半導体装置のデータ入出力方法について、以
下その動作を説明する。
ＯＭ内蔵型半導体装置のデータ入出力方法について、以
下その動作を説明する。
【００１４】まず、ビット選択回路６とビット選択回路
７及びビット選択信号発生回路８の関係及び動作につい
て説明する。ビット選択回路６はビット信号発生回路８
により発生するビット選択信号ＢＳ０〜ＢＳ２の信号レ
ベルで、ビット選択回路７はビット選択信号出力端子９
（０）〜９（２）の出力のレベルによりデータのビット
Ｄ０〜Ｄ７の内の１ビットの選択を行う。なお、ビット
選択信号ＢＳ０〜ＢＳ２の信号レベルとビット選択出力
端子９（０）〜９（２）の出力のレベルは同じで、以下
ビット選択信号ＢＳ０〜ＢＳ２として扱う。また、ビッ
ト選択回路６とビット選択回路７の選択するビットも同
じである。データのビットＤ０〜Ｄ７の内、ビット選択
信号ＢＳ０〜ＢＳ２によりビット選択回路６とビット選
択回路７が選択するビットは図２のようになる。図２に
示すように、ビット選択信号ＢＳ０〜ＢＳ２のＨレベル
とＬレベルの組合せにより、データのビットＤ０〜Ｄ７
の全てのビットが選択可能である。ビット選択信号発生
回路８は、Ｐ−ＲＯＭライター３がリード／ライトにお
いて１データを入力または出力する最も短い期間内にデ
ータのビットＤ０〜Ｄ７の全てのビットを１回以上選択
するように、ビット選択信号ＢＳ０〜ＢＳ２を発生させ
る回路であり、リード／ライト可能状態において動作
し、その他の状態では停止している。
７及びビット選択信号発生回路８の関係及び動作につい
て説明する。ビット選択回路６はビット信号発生回路８
により発生するビット選択信号ＢＳ０〜ＢＳ２の信号レ
ベルで、ビット選択回路７はビット選択信号出力端子９
（０）〜９（２）の出力のレベルによりデータのビット
Ｄ０〜Ｄ７の内の１ビットの選択を行う。なお、ビット
選択信号ＢＳ０〜ＢＳ２の信号レベルとビット選択出力
端子９（０）〜９（２）の出力のレベルは同じで、以下
ビット選択信号ＢＳ０〜ＢＳ２として扱う。また、ビッ
ト選択回路６とビット選択回路７の選択するビットも同
じである。データのビットＤ０〜Ｄ７の内、ビット選択
信号ＢＳ０〜ＢＳ２によりビット選択回路６とビット選
択回路７が選択するビットは図２のようになる。図２に
示すように、ビット選択信号ＢＳ０〜ＢＳ２のＨレベル
とＬレベルの組合せにより、データのビットＤ０〜Ｄ７
の全てのビットが選択可能である。ビット選択信号発生
回路８は、Ｐ−ＲＯＭライター３がリード／ライトにお
いて１データを入力または出力する最も短い期間内にデ
ータのビットＤ０〜Ｄ７の全てのビットを１回以上選択
するように、ビット選択信号ＢＳ０〜ＢＳ２を発生させ
る回路であり、リード／ライト可能状態において動作
し、その他の状態では停止している。
【００１５】以上の動作により、Ｐ−ＲＯＭ２のデータ
のリード／ライトは以下のようになる。
のリード／ライトは以下のようになる。
【００１６】Ｐ−ＲＯＭ２のデータをＰ−ＲＯＭライタ
ー３によりリードする場合は、Ｐ−ＲＯＭ２のデータの
ビットＤ０〜Ｄ７の内のビット選択回路６により選択さ
れたビットをデータ入出力端子４より出力し、出力され
たビットをビット選択回路７により選択されたビットを
Ｐ−ＲＯＭライター３がリードする。
ー３によりリードする場合は、Ｐ−ＲＯＭ２のデータの
ビットＤ０〜Ｄ７の内のビット選択回路６により選択さ
れたビットをデータ入出力端子４より出力し、出力され
たビットをビット選択回路７により選択されたビットを
Ｐ−ＲＯＭライター３がリードする。
【００１７】Ｐ−ＲＯＭ２にデータをＰ−ＲＯＭライタ
ー３によりライトする場合は、Ｐ−ＲＯＭライター３か
らのデータのビットＤ０〜Ｄ７の内のビット選択回路７
により選択されたビットをデータ入出力端子４より入力
し、入力されたビットをビット選択回路６により選択さ
れたビットをＰ−ＲＯＭ２にライトする。
ー３によりライトする場合は、Ｐ−ＲＯＭライター３か
らのデータのビットＤ０〜Ｄ７の内のビット選択回路７
により選択されたビットをデータ入出力端子４より入力
し、入力されたビットをビット選択回路６により選択さ
れたビットをＰ−ＲＯＭ２にライトする。
【００１８】以上のように本実施例によれば、データ入
出力に必要な端子数を減らすことができる。
出力に必要な端子数を減らすことができる。
【００１９】なお、上記実施例では、ビット選択信号発
生回路８をＰ−ＲＯＭ内蔵型半導体装置５の内部に設
け、ビット選択信号出力端子９（０）〜９（２）よりビ
ット選択回路７へビット選択信号ＢＳ０〜ＢＳ２を供給
しているが、ビット選択信号発生回路８をＰ−ＲＯＭ内
蔵型半導体装置５の外部に設け、ビット選択信号出力端
子９（０）〜９（２）をビット選択信号入力端子に置き
換え、ビット選択回路６へビット選択信号ＢＳ０〜ＢＳ
２を供給する構成としてもよい。また、上記実施例で
は、ビット選択信号ＢＳ０〜ＢＳ２の３本の信号レベル
の組合せにより、１ビット選択する構成であるが、例え
ば、ビット選択信号を２本とし信号レベルの組合せによ
り２ビットずつ選択する構成ともできる。つまり、ビッ
ト選択信号の本数と選択するビット数とは任意の組合せ
ができる。
生回路８をＰ−ＲＯＭ内蔵型半導体装置５の内部に設
け、ビット選択信号出力端子９（０）〜９（２）よりビ
ット選択回路７へビット選択信号ＢＳ０〜ＢＳ２を供給
しているが、ビット選択信号発生回路８をＰ−ＲＯＭ内
蔵型半導体装置５の外部に設け、ビット選択信号出力端
子９（０）〜９（２）をビット選択信号入力端子に置き
換え、ビット選択回路６へビット選択信号ＢＳ０〜ＢＳ
２を供給する構成としてもよい。また、上記実施例で
は、ビット選択信号ＢＳ０〜ＢＳ２の３本の信号レベル
の組合せにより、１ビット選択する構成であるが、例え
ば、ビット選択信号を２本とし信号レベルの組合せによ
り２ビットずつ選択する構成ともできる。つまり、ビッ
ト選択信号の本数と選択するビット数とは任意の組合せ
ができる。
【００２０】
【発明の効果】本発明は、ビット選択回路とビット選択
信号発生回路を設けることにより、データ入出力に必要
な端子を減らすことができる優れたＰ−ＲＯＭ内蔵型半
導体装置のデータ入出力方法を実現できるものである。
信号発生回路を設けることにより、データ入出力に必要
な端子を減らすことができる優れたＰ−ＲＯＭ内蔵型半
導体装置のデータ入出力方法を実現できるものである。
【図１】本発明の一実施例におけるＰ−ＲＯＭ内蔵型半
導体装置のデータ入出力方法の構成図
導体装置のデータ入出力方法の構成図
【図２】ビット選択信号の信号レベルとビット選択回路
が選択するビットの関係図
が選択するビットの関係図
【図３】従来のＰ−ＲＯＭ内蔵型半導体装置のデータ入
出力方法の構成図
出力方法の構成図
１ Ｐ−ＲＯＭ内蔵型半導体装置 ２ Ｐ−ＲＯＭ ３ Ｐ−ＲＯＭライター ４ データ入出力端子 ５ Ｐ−ＲＯＭ内蔵型半導体装置 ６ ビット選択回路 ７ ビット選択回路 ８ ビット選択信号発生回路 ９ ビット選択信号出力端子
Claims (1)
- 【請求項１】Ｐ−ＲＯＭ内蔵型半導体装置の内部と外部
のビット選択回路をビット選択信号発生回路により発生
するビット選択信号で制御し、Ｐ−ＲＯＭ内蔵型半導体
装置のデータ入出力をビット単位で行うＰ−ＲＯＭ内蔵
型半導体装置のデータ入出力方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13321192A JPH05325582A (ja) | 1992-05-26 | 1992-05-26 | Ｐ−ｒｏｍ内蔵型半導体装置のデータ入出力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13321192A JPH05325582A (ja) | 1992-05-26 | 1992-05-26 | Ｐ−ｒｏｍ内蔵型半導体装置のデータ入出力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325582A true JPH05325582A (ja) | 1993-12-10 |
Family
ID=15099330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13321192A Pending JPH05325582A (ja) | 1992-05-26 | 1992-05-26 | Ｐ−ｒｏｍ内蔵型半導体装置のデータ入出力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325582A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013512279A (ja) * | 2009-12-01 | 2013-04-11 | ボストン メディカル センター コーポレーション | ＩｇＥ媒介性疾患の処置方法 |
-
1992
- 1992-05-26 JP JP13321192A patent/JPH05325582A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013512279A (ja) * | 2009-12-01 | 2013-04-11 | ボストン メディカル センター コーポレーション | ＩｇＥ媒介性疾患の処置方法 |
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