JPH08320802A - 集積回路テスト回路 - Google Patents
集積回路テスト回路Info
- Publication number
- JPH08320802A JPH08320802A JP7127699A JP12769995A JPH08320802A JP H08320802 A JPH08320802 A JP H08320802A JP 7127699 A JP7127699 A JP 7127699A JP 12769995 A JP12769995 A JP 12769995A JP H08320802 A JPH08320802 A JP H08320802A
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Abstract
(57)【要約】
【目的】 入出力端子の数を少なくしたテスト回路を提
供する。より少ないテストパターンでテストができるテ
スト回路を提供する。 【構成】 機能モジュール１の試験を行う場合には、テ
スト制御端子９からのテスト制御信号により、セレクタ
４が第一の入力を選択するように設定される。テスト制
御端子１０からのテスト制御信号により、セレクタ７が
第三の入力を選択するように設定される。テストパター
ン発生回路１４の第一の出力からは、セレクタ４を介し
て、機能モジュール１を検査するテストパターンを機能
モジュール１へ入力される。テストパターン発生回路１
４の第二の出力からは、機能モジュール１の処理予測デ
ータが出力される。この処理予測データと機能モジュー
ル１の出力とが比較回路１９で比較される。両データが
一致していれば、機能モジュール１が正常に動作してい
ることが確認できる。
供する。より少ないテストパターンでテストができるテ
スト回路を提供する。 【構成】 機能モジュール１の試験を行う場合には、テ
スト制御端子９からのテスト制御信号により、セレクタ
４が第一の入力を選択するように設定される。テスト制
御端子１０からのテスト制御信号により、セレクタ７が
第三の入力を選択するように設定される。テストパター
ン発生回路１４の第一の出力からは、セレクタ４を介し
て、機能モジュール１を検査するテストパターンを機能
モジュール１へ入力される。テストパターン発生回路１
４の第二の出力からは、機能モジュール１の処理予測デ
ータが出力される。この処理予測データと機能モジュー
ル１の出力とが比較回路１９で比較される。両データが
一致していれば、機能モジュール１が正常に動作してい
ることが確認できる。
Description
【０００１】
【産業上の利用分野】本発明は、搬送帯集積回路で実現
された集積回路テスト回路に関する。
された集積回路テスト回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路における出力回路
について、図２を参照して、説明する。
について、図２を参照して、説明する。
【０００３】複数本のテストデータ入力端子１１がセレ
クタ４，５，６の第一の入力端子に接続されている。複
数本の入力端子８がセレクタ４の第二の入力端子に接続
されている。セレクタ４の出力が機能モジュール１の入
力端子に接続されている。機能モジュール１の出力がセ
レクタ５の第二の入力端子とセレクタ７の第一の入力端
子とに接続されている。セレクタ５の出力が機能モジュ
ール２の入力端子に接続されている。機能モジュール２
の出力がセレクタ６の第二の入力端子とセレクタ７の第
二の入力端子とに接続されている。セレクタ６の出力が
機能モジュール３の入力端子に接続されている。機能モ
ジュール３の出力が出力端子１２とセレクタ７の第三の
入力端子とに接続されている。
クタ４，５，６の第一の入力端子に接続されている。複
数本の入力端子８がセレクタ４の第二の入力端子に接続
されている。セレクタ４の出力が機能モジュール１の入
力端子に接続されている。機能モジュール１の出力がセ
レクタ５の第二の入力端子とセレクタ７の第一の入力端
子とに接続されている。セレクタ５の出力が機能モジュ
ール２の入力端子に接続されている。機能モジュール２
の出力がセレクタ６の第二の入力端子とセレクタ７の第
二の入力端子とに接続されている。セレクタ６の出力が
機能モジュール３の入力端子に接続されている。機能モ
ジュール３の出力が出力端子１２とセレクタ７の第三の
入力端子とに接続されている。
【０００４】テスト制御端子９がセレクタ４，５，６の
第三の入力端子に接続されている。テスト制御端子１０
がセレクタ７の第四の入力端子に接続されている。セレ
クタ７の出力が複数のテストデータ出力端子１３に接続
されている。
第三の入力端子に接続されている。テスト制御端子１０
がセレクタ７の第四の入力端子に接続されている。セレ
クタ７の出力が複数のテストデータ出力端子１３に接続
されている。
【０００５】このテスト回路によれば、テスト制御端子
９，１０を制御してテストモードにして、テストデータ
入力端子１１から半導体集積回路外部からのテストデー
タを与え、テスト出力端子１３を介して、機能モジュー
ル１，２，３の動作を確認することができる。
９，１０を制御してテストモードにして、テストデータ
入力端子１１から半導体集積回路外部からのテストデー
タを与え、テスト出力端子１３を介して、機能モジュー
ル１，２，３の動作を確認することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のテスト回路においては、テストモード時に外部
からの多量のテストデータの書き込みおよび読み出しを
必要とする。このため、テスト用の入出力端子を多く必
要とし、チップサイズが大きくなる。
た従来のテスト回路においては、テストモード時に外部
からの多量のテストデータの書き込みおよび読み出しを
必要とする。このため、テスト用の入出力端子を多く必
要とし、チップサイズが大きくなる。
【０００７】また、機能モジュール毎に多量のテストパ
ターンを必要とするため、テスト時間が増加し、半導体
集積回路のコストが上がる。
ターンを必要とするため、テスト時間が増加し、半導体
集積回路のコストが上がる。
【０００８】したがって、本発明の目的は、入出力端子
の数を少なくしたテスト回路を提供することである。
の数を少なくしたテスト回路を提供することである。
【０００９】また、本発明の他の目的は、より少ないテ
ストパターンでテストができるテスト回路を提供するこ
とである。
ストパターンでテストができるテスト回路を提供するこ
とである。
【００１０】
【課題を解決するための手段】本発明による集積回路テ
スト回路は、機能モジュールを検査するテストパターン
を発生するテストパターン発生手段と、前記機能モジュ
ールの処理予測データを発生する手段と、外部テスト制
御信号にしたがって入力端子からのデータと前記第テス
トパターンとを選択する第一のセレクタと、前記機能モ
ジュールの処理データと前記第一の機能モジュールの処
理予測データとを比較する比較手段とを有することを特
徴とする。
スト回路は、機能モジュールを検査するテストパターン
を発生するテストパターン発生手段と、前記機能モジュ
ールの処理予測データを発生する手段と、外部テスト制
御信号にしたがって入力端子からのデータと前記第テス
トパターンとを選択する第一のセレクタと、前記機能モ
ジュールの処理データと前記第一の機能モジュールの処
理予測データとを比較する比較手段とを有することを特
徴とする。
【００１１】また、本発明による集積回路テスト回路
は、第一の機能モジュールを検査する第一のテストパタ
ーンを発生する第一のテストパターン発生手段と、第一
の外部テスト制御信号にしたがって入力端子からのデー
タと前記第一のテストパターンとを選択する第一のセレ
クタと、前記第一の機能モジュールの処理データと前記
第一の機能モジュールの処理予測データとを比較する第
一の比較手段と、第二の機能モジュールを検査する第二
のテストパターンを発生する第二のテストパターン発生
手段と、前記第一の外部テスト制御信号にしたがって前
記第一の機能モジュールの処理データと前記第二のテス
トパターンとを選択する第二のセレクタと、前記第二の
機能モジュールの出力データと前記第二の機能モジュー
ルの処理予測データとを比較する第二の比較手段と、第
二の外部テスト制御信号にしたがって前記第一の比較手
段の出力と前記第二の比較手段の出力とを選択する第三
のセレクタとを有することもできる。
は、第一の機能モジュールを検査する第一のテストパタ
ーンを発生する第一のテストパターン発生手段と、第一
の外部テスト制御信号にしたがって入力端子からのデー
タと前記第一のテストパターンとを選択する第一のセレ
クタと、前記第一の機能モジュールの処理データと前記
第一の機能モジュールの処理予測データとを比較する第
一の比較手段と、第二の機能モジュールを検査する第二
のテストパターンを発生する第二のテストパターン発生
手段と、前記第一の外部テスト制御信号にしたがって前
記第一の機能モジュールの処理データと前記第二のテス
トパターンとを選択する第二のセレクタと、前記第二の
機能モジュールの出力データと前記第二の機能モジュー
ルの処理予測データとを比較する第二の比較手段と、第
二の外部テスト制御信号にしたがって前記第一の比較手
段の出力と前記第二の比較手段の出力とを選択する第三
のセレクタとを有することもできる。
【００１２】さらに、本発明による集積回路テスト回路
は、第一の機能モジュールを検査する第一のテストパタ
ーンを発生する第一のテストパターン発生手段と、第一
の外部テスト制御信号にしたがって入力端子からのデー
タと前記第一のテストパターンとを選択する第一のセレ
クタと、前記第一の機能モジュールの処理データと前記
第一の機能モジュールの処理予測データとを比較する第
一の比較手段と、第二の機能モジュールを検査する第二
のテストパターンを発生する第二のテストパターン発生
手段と、前記第一の外部テスト制御信号にしたがって前
記第一の機能モジュールの処理データと前記第二のテス
トパターンとを選択する第二のセレクタと、前記第二の
機能モジュールの出力データと前記第二の機能モジュー
ルの処理予測データとを比較する第二の比較手段と、第
三の機能モジュールを検査する第三のテストパターンを
発生する第三のテストパターン発生手段と、前記第一の
外部テスト制御信号にしたがって前記第二の機能モジュ
ールの処理データと前記第三のテストパターンとを選択
する第三のセレクタと、前記第三の機能モジュールの処
理データと前記第三の機能モジュール処理予測データと
を比較する第三の比較手段と、第二の外部テスト制御信
号にしたがって前記第一の比較手段の出力と前記第二の
比較手段の出力と前記第三の比較手段の出力とを選択す
る第四のセレクタとを有することもできる。
は、第一の機能モジュールを検査する第一のテストパタ
ーンを発生する第一のテストパターン発生手段と、第一
の外部テスト制御信号にしたがって入力端子からのデー
タと前記第一のテストパターンとを選択する第一のセレ
クタと、前記第一の機能モジュールの処理データと前記
第一の機能モジュールの処理予測データとを比較する第
一の比較手段と、第二の機能モジュールを検査する第二
のテストパターンを発生する第二のテストパターン発生
手段と、前記第一の外部テスト制御信号にしたがって前
記第一の機能モジュールの処理データと前記第二のテス
トパターンとを選択する第二のセレクタと、前記第二の
機能モジュールの出力データと前記第二の機能モジュー
ルの処理予測データとを比較する第二の比較手段と、第
三の機能モジュールを検査する第三のテストパターンを
発生する第三のテストパターン発生手段と、前記第一の
外部テスト制御信号にしたがって前記第二の機能モジュ
ールの処理データと前記第三のテストパターンとを選択
する第三のセレクタと、前記第三の機能モジュールの処
理データと前記第三の機能モジュール処理予測データと
を比較する第三の比較手段と、第二の外部テスト制御信
号にしたがって前記第一の比較手段の出力と前記第二の
比較手段の出力と前記第三の比較手段の出力とを選択す
る第四のセレクタとを有することもできる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１を参照すると、本発明の一実施例にお
いて、テストパターン発生回路１４の第一の出力がセレ
クタ４の第一の入力端子に接続されている。複数本の入
力端子８がセレクタ４の第二の入力端子に接続されてい
る。セレクタ４の出力が機能モジュール１の入力端子に
接続されている。機能モジュール１の出力がセレクタ５
の第二の入力端子と比較回路１９の第一の入力端子に接
続されている。テストパターン発生回路１４の第二の出
力が比較回路１９の第二の入力端子に接続されている。
いて、テストパターン発生回路１４の第一の出力がセレ
クタ４の第一の入力端子に接続されている。複数本の入
力端子８がセレクタ４の第二の入力端子に接続されてい
る。セレクタ４の出力が機能モジュール１の入力端子に
接続されている。機能モジュール１の出力がセレクタ５
の第二の入力端子と比較回路１９の第一の入力端子に接
続されている。テストパターン発生回路１４の第二の出
力が比較回路１９の第二の入力端子に接続されている。
【００１５】テストパターン発生回路１５の第一の出力
がセレクタ５の第一の入力端子に接続されている。セレ
クタ５の出力が機能モジュール２の入力端子に接続され
ている。機能モジュール２の出力がセレクタ６の第二の
入力端子と比較回路１８の第一の入力端子に接続されて
いる。テストパターン発生回路１５の第二の出力が比較
回路１８の第二の入力端子に接続されている。
がセレクタ５の第一の入力端子に接続されている。セレ
クタ５の出力が機能モジュール２の入力端子に接続され
ている。機能モジュール２の出力がセレクタ６の第二の
入力端子と比較回路１８の第一の入力端子に接続されて
いる。テストパターン発生回路１５の第二の出力が比較
回路１８の第二の入力端子に接続されている。
【００１６】テストパターン発生回路１６の第一の出力
がセレクタ６の第一の入力端子に接続されている。セレ
クタ６の出力が機能モジュール３の入力端子に接続され
ている。機能モジュール３の出力が出力端子１２と比較
回路１７の第一の入力端子に接続されている。テストパ
ターン発生回路１６の第二の出力が比較回路１７の第二
の入力端子に接続されている。
がセレクタ６の第一の入力端子に接続されている。セレ
クタ６の出力が機能モジュール３の入力端子に接続され
ている。機能モジュール３の出力が出力端子１２と比較
回路１７の第一の入力端子に接続されている。テストパ
ターン発生回路１６の第二の出力が比較回路１７の第二
の入力端子に接続されている。
【００１７】比較回路１７，１８，１９の出力がセレク
タ７の第一、第二、第三の入力端子に接続されている。
タ７の第一、第二、第三の入力端子に接続されている。
【００１８】テスト制御端子９がセレクタ４，，５，６
の第三の入力端子に接続されている。テスト制御端子１
０がセレクタ７の第四の入力端子に接続されている。セ
レクタ７の出力が出力端子１３に接続されている。
の第三の入力端子に接続されている。テスト制御端子１
０がセレクタ７の第四の入力端子に接続されている。セ
レクタ７の出力が出力端子１３に接続されている。
【００１９】次に、この実施例の動作について説明す
る。通常モード時には、セレクタ４〜６の第二の入力端
子が選択される。入力端子８からのデータが機能モジュ
ール１に、機能モジュール１の処理データが機能モジュ
ール２に、機能モジュール２の処理データが機能モジュ
ール３にそれぞれ入力され、通常の処理が行われる。
る。通常モード時には、セレクタ４〜６の第二の入力端
子が選択される。入力端子８からのデータが機能モジュ
ール１に、機能モジュール１の処理データが機能モジュ
ール２に、機能モジュール２の処理データが機能モジュ
ール３にそれぞれ入力され、通常の処理が行われる。
【００２０】機能モジュール１の試験を行う場合には、
テスト制御端子９からのテスト制御信号により、セレク
タ４が第一の入力を選択するように設定される。また、
テスト制御端子１０からのテスト制御信号により、セレ
クタ７が第三の入力を選択するように設定される。テス
トパターン発生回路１４の第一の出力からは、セレクタ
４を介して、機能モジュール１を検査するテストパター
ンを機能モジュール１へ入力される。テストパターン発
生回路１４の第二の出力からは、機能モジュール１の処
理予測データが出力される。この処理予測データと機能
モジュール１の出力とが比較回路１９で比較される。両
データが一致していれば、機能モジュール１が正常に動
作していることが確認できる。
テスト制御端子９からのテスト制御信号により、セレク
タ４が第一の入力を選択するように設定される。また、
テスト制御端子１０からのテスト制御信号により、セレ
クタ７が第三の入力を選択するように設定される。テス
トパターン発生回路１４の第一の出力からは、セレクタ
４を介して、機能モジュール１を検査するテストパター
ンを機能モジュール１へ入力される。テストパターン発
生回路１４の第二の出力からは、機能モジュール１の処
理予測データが出力される。この処理予測データと機能
モジュール１の出力とが比較回路１９で比較される。両
データが一致していれば、機能モジュール１が正常に動
作していることが確認できる。
【００２１】通常、テストパターン発生回路１４は、読
み出し専用メモリで実現できる、クロック信号とアドレ
ス信号とを与えるだけで、テストパターンが容易に発生
できる。
み出し専用メモリで実現できる、クロック信号とアドレ
ス信号とを与えるだけで、テストパターンが容易に発生
できる。
【００２２】同様にして、機能モジュール２の試験を行
う場合には、テスト制御端子９からのテスト制御信号に
より、セレクタ５が第一の入力を選択するように設定さ
れる。また、テスト制御端子１０からのテスト制御信号
により、セレクタ７が第二の入力を選択するように設定
される。
う場合には、テスト制御端子９からのテスト制御信号に
より、セレクタ５が第一の入力を選択するように設定さ
れる。また、テスト制御端子１０からのテスト制御信号
により、セレクタ７が第二の入力を選択するように設定
される。
【００２３】さらに、機能モジュール３の試験を行う場
合には、テスト制御端子９からのテスト制御信号によ
り、セレクタ６が第一の入力を選択するように設定され
る。また、テスト制御端子１０からのテスト制御信号に
より、セレクタ７が第一の入力を選択するように設定さ
れる。
合には、テスト制御端子９からのテスト制御信号によ
り、セレクタ６が第一の入力を選択するように設定され
る。また、テスト制御端子１０からのテスト制御信号に
より、セレクタ７が第一の入力を選択するように設定さ
れる。
【００２４】
【発明の効果】以上説明したように、本発明において
は、機能モジュールを分離するセレクタと、機能モジュ
ールを検査するテストパターン発生手段と、比較手段と
を設けて、テスト制御端子から制御することにより、機
能モジュール単位に容易にテストを行うことができる。
テストのために必要な入出力端子は、テスト制御と比較
結果だけであるため、チップサイズを小さくでき、入出
力端子数を大幅に削減できる。このため、半導体集積回
路のコストが低減でき、モジュール毎のテストを行うこ
とができる。
は、機能モジュールを分離するセレクタと、機能モジュ
ールを検査するテストパターン発生手段と、比較手段と
を設けて、テスト制御端子から制御することにより、機
能モジュール単位に容易にテストを行うことができる。
テストのために必要な入出力端子は、テスト制御と比較
結果だけであるため、チップサイズを小さくでき、入出
力端子数を大幅に削減できる。このため、半導体集積回
路のコストが低減でき、モジュール毎のテストを行うこ
とができる。
【図１】本発明の一実施例のブロック図である。
【図２】従来例のブロック図である。
１，２，３ 機能モジュール ４，５，６，７ セレクタ １４，１５，１６ テストパターン発生回路 １７，１８，１９ 比較回路
Claims (3)
- 【請求項１】 機能モジュールを検査するテストパター
ンを発生するテストパターン発生手段と、 前記機能モジュールの処理予測データを発生する手段
と、 外部テスト制御信号にしたがって入力端子からのデータ
と前記第テストパターンとを選択する第一のセレクタ
と、 前記機能モジュールの処理データと前記第一の機能モジ
ュールの処理予測データとを比較する比較手段とを有す
ることを特徴とする集積回路テスト回路。 - 【請求項２】 第一の機能モジュールを検査する第一の
テストパターンを発生する第一のテストパターン発生手
段と、 第一の外部テスト制御信号にしたがって入力端子からの
データと前記第一のテストパターンとを選択する第一の
セレクタと、 前記第一の機能モジュールの処理データと前記第一の機
能モジュールの処理予測データとを比較する第一の比較
手段と、 第二の機能モジュールを検査する第二のテストパターン
を発生する第二のテストパターン発生手段と、 前記第一の外部テスト制御信号にしたがって前記第一の
機能モジュールの処理データと前記第二のテストパター
ンとを選択する第二のセレクタと、 前記第二の機能モジュールの出力データと前記第二の機
能モジュールの処理予測データとを比較する第二の比較
手段と、 第二の外部テスト制御信号にしたがって前記第一の比較
手段の出力と前記第二の比較手段の出力とを選択する第
三のセレクタとを有することを特徴とする集積回路テス
ト回路。 - 【請求項３】 第一の機能モジュールを検査する第一の
テストパターンを発生する第一のテストパターン発生手
段と、 第一の外部テスト制御信号にしたがって入力端子からの
データと前記第一のテストパターンとを選択する第一の
セレクタと、 前記第一の機能モジュールの処理データと前記第一の機
能モジュールの処理予測データとを比較する第一の比較
手段と、 第二の機能モジュールを検査する第二のテストパターン
を発生する第二のテストパターン発生手段と、 前記第一の外部テスト制御信号にしたがって前記第一の
機能モジュールの処理データと前記第二のテストパター
ンとを選択する第二のセレクタと、 前記第二の機能モジュールの出力データと前記第二の機
能モジュールの処理予測データとを比較する第二の比較
手段と、 第三の機能モジュールを検査する第三のテストパターン
を発生する第三のテストパターン発生手段と、 前記第一の外部テスト制御信号にしたがって前記第二の
機能モジュールの処理データと前記第三のテストパター
ンとを選択する第三のセレクタと、 前記第三の機能モジュールの処理データと前記第三の機
能モジュール処理予測データとを比較する第三の比較手
段と、 第二の外部テスト制御信号にしたがって前記第一の比較
手段の出力と前記第二の比較手段の出力と前記第三の比
較手段の出力とを選択する第四のセレクタとを有するこ
とを特徴とする集積回路テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7127699A JPH08320802A (ja) | 1995-05-26 | 1995-05-26 | 集積回路テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7127699A JPH08320802A (ja) | 1995-05-26 | 1995-05-26 | 集積回路テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08320802A true JPH08320802A (ja) | 1996-12-03 |
Family
ID=14966524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7127699A Withdrawn JPH08320802A (ja) | 1995-05-26 | 1995-05-26 | 集積回路テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08320802A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146550B2 (en) | 2002-10-28 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Isolation testing circuit and testing circuit optimization method |
-
1995
- 1995-05-26 JP JP7127699A patent/JPH08320802A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7146550B2 (en) | 2002-10-28 | 2006-12-05 | Matsushita Electric Industrial Co., Ltd. | Isolation testing circuit and testing circuit optimization method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |