KR19980014813A

KR19980014813A - 반도체 장치의 테스트 회로

Info

Publication number: KR19980014813A
Application number: KR1019960033949A
Authority: KR
Inventors: 김용훈; 이종성; 오영욱
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-08-16
Filing date: 1996-08-16
Publication date: 1998-05-25

Abstract

본 발명은 데이터를 저장하고 출력하는 메모리 블럭 및 그 데이터의 이상여부를 판별하는 반도체 장치의 테스트 회로에 관한 것으로, 반도체 장치의 테스트 회로는, 외부로부터 소정의 신호를 입력받고, 이에 응답하여 모드 표시 신호, 테스트 어드레스 신호, 테스트 제어 신호, 테스트 데이터 신호, 그리고 비교 신호를 출력하는 콘트롤러와, 상기 콘트롤러는 상기 테스트 데이터 신호를 발생하는 백그라운드 제너레이터를 구비하고, 상기 콘트롤러로부터 입력된 모드 표시 신호에 응답하여, 외부로부터 입력받은 어드레스 신호, 제어 신호, 그리고 데이터 신호와 상기 콘트롤러로부터 입력받은 테스트 어드레스 신호, 테스트 제어 신호, 그리고 테스트 데이터 신호 중, 상기 모드 표시 신호에 대응되는 신호를 출력하는 복수의 입력 신호 선택 출력부와, 상기 복수의 입력 신호 선택 출력부로부터 출력된 신호를 각각 입력받고, 이에 대응되는 데이터를 출력하는 복수의 메모리 블럭을 포함한다. 이와같은 장치에 의해서, 칩의 외부에서 어드레스와 데이터를 인가하기 위해 사용되는 핀의 수를 줄일 수 있고, 따라서 핀 패드가 차지하는 공간도 감소하기 때문에 회로의 집적도가 향상될 뿐만 아니라, 반도체 장치를 테스트 하기 위한 시간을 절감할 수 있다.

Description

반도체 장치의 테스트 회로(a circuit for testing a semiconductor device)

본 발명은 반도체 장치의 테스트 회로에 관한 것으로, 좀 더 구체적으로는, 데이터를 저장하고 출력하는 메모리 블럭 및 그 데이터의 이상여부를 판별하는 반도체 장치의 테스트 회로에 관한 것이다.

시스템 온 실리콘(system on silicon) 그리고 실리콘 온 시스템(silicon on system)화의 추세에 따라 칩(chip)상에 많은 기능이 내장되면서 그에 대한 테스트 방법도 활발하게 연구되고 있다. 특히, 근래에는 데이터를 저장하고 출력하는 RAM(random access memory)에 대한 테스트 방법이 다양하게 제기되고 있다.

도 1 에는 종래 램 테스트 회로가 개략적인 블럭도로서 도시되어 있다.

도 1 에서, 참조번호 100은 램 테스트 회로에서 사용되는 다양한 제어 신호를 발생하는 BIST 콘트롤러(built-in self test controller)를 나타내고, 참조번호 200은 상기 BIST 콘트롤러(100) 또는 외부로부터 입력된 신호에 대응되는 데이터를 출력하는 복수의 램블럭(RAM block)을 나타내고, 참조번호 300은 상기 램블럭(200)으로부터 출력된 데이터를 오어(OR)연산하여 그 결과를 출력하는 테스트 결과 출력부를 각각 나타낸다.

도 2 는 도 1 에 도시된 램블럭의 구성을 상세히 보이는 도면이다.

도 2 을 참조하면, 상기 복수의 램블럭(200)을 구성하는 각 램블럭은, 상기 BIST 콘트롤러(100)로부터 입력된 백그라운드 제어 신호(BG-CONT)에 응답하여 테스트 데이터 신호(T-DATA)를 출력하는 백그라운드 제너레이터(background generator; 210)와, 외부로부터 어드레스 신호(ADDR), 제어 신호(CONT), 그리고 데이터 신호(DATA)를 입력받고, 상기 BIST 콘트롤러(100)로부터 테스트 어드레스 신호(T-ADDR), 테스트 제어 신호(T-CONT), 그리고 상기 백그라운드 제너레이터(210)로 부터 테스트 데이터 신호(T-DATA)를 입력받아 이 중, 상기 BIST 콘트롤러(100)로 부터 입력된 모드 표시 신호(BIST-MODE)에 대응되는 신호를 선택적으로 출력하는 입력 신호 선택 출력부(220)와, 상기 입력 신호 선택 출력부(220)로 부터 입력된 신호에 대응되는 데이터를 출력하는 메모리 블럭(260)과, 상기 BIST 콘트롤러(100)로 부터 모드 표시 신호(BIST-MODE)와 비교 신호(COMP)를 입력받고, 상기 백그라운드 제너레이터(210)로 부터 테스트 데이터 신호(T-DATA)를 입력받아, 상기 메모리 블럭(260)으로 부터 출력된 데이터의 이상 여부를 판별하여 데이터 에러를 검출하는 데이터 비교기(270)를 포함하는 구성을 갖는다.

그리고, 상기 입력 신호 선택 출력부(220)는 외부로부터 어드레스 신호(ADDR)를 입력받고, 상기 BIST 콘트롤러(100)로 부터 테스트 어드레스 신호(T-ADDR)를 입력받아 상기 BIST 콘트롤러(100)로 부터 제공되는 모드 표시 신호(BIST-MODE)에 대응되는 어드레스 신호(ADDR, T-ADDR 중 어느 하나)를 선택적으로 출력하는 어드레스용 멀티플렉서(221)와, 외부로부터 제어 신호(CONT)를 입력받고, 상기 BIST 콘트롤러(100)로 부터 테스트 제어 신호(T-CONT)를 입력받아 상기 모드 표시 신호(BIST-MODE)에 대응되는 제어 신호(CONT, T-CONT 중 어느 하나)를 선택적으로 출력하는 제어 신호용 멀티플렉서(222)와, 외부로부터 데이터 신호(DATA)를 입력받고, 상기 백그라운드 제너레이터(210)로 부터 테스트 데이터 신호(T-DATA)를 입력받아 상기 모드 표시 신호(BIST-MODE)에 대응되는 데이터 신호(DATA, T-DATA 중 어느 하나)를 선택적으로 출력하는 데이터용 멀티플렉서(223)로 구성된다.

문제점

그러나, 상술한 바와같은 종래 반도체 장치의 테스트 회로에 의하면, RAM을 테스트 하기 위해서는 통상 RAM의 어드레스와 데이터의 제어성(controbility) 및 가관측성(observability)이 필요하다.

따라서, 이와같은 제어성 및 가관측성을 위해 칩의 외부에서 어드레스와 데이터를 인가하기 위한 많은 수의 핀(pin)이 사용되게 되고, 이로 인해 핀 패드(pin pad)를 포함하는 핀 패키지(pin package)가 증대되어 회로의 집적도가 크게 저하될 뿐만 아니라, 반도체 장치를 테스트 하기 위한 시간이 지나치게 소모되는 문제점이 발생된다.

목적

따라서, 상술한 바와같은 문제점을 해결하기 위해 제안된 본 발명은, 데이터를 저장하고 출력하는 메모리 블럭 및 그 데이터의 이상여부를 판별하는 데 있어 테스트 시간 및 테스트 회로의 집적도를 향상시킬 수 있는 반도체 장치의 테스트 회로를 제공하는 데 그 목적이 있다.

도 1 은 종래 반도체 장치 테스트 회로의 전체적인 구성을 개략적으로 보이는 블럭도;

도 2는 도 1 반도체 장치 테스트 회로의 일부분을 상세하게 보이는 블럭도;

도 3은 본 발명의 실시예에 따른 반도체 장치 테스트 회로의 구성을 개략적으로 보이는 블럭도.

*도면의 주요 부분에 대한 부호 설명

100 : 콘트롤러200 : 램블럭

210 : 백그라운드 제너레이터220, 230, 240, 250 : 입력 신호 선택 출력부

260 : 메모리 블럭270 : 비교기

구성

상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 테스트 회로는, 외부로부터 소정의 신호를 입력받고, 이에 응답하여 모드 표시 신호, 테스트 어드레스 신호, 테스트 제어 신호, 테스트 테이터 신호, 그리고 비교 신호를 출력하는 콘트롤러와; 상기 콘트롤러는 상기 테스트 데이터 신호를 발생하는 백그라운드 제너레이터를 구비하고; 상기 콘트롤러로부터 입력된 모드 표시 신호에 응답하여, 외부로부터 입력받은 어드레스 신호, 제어 신호, 그리고 데이터 신호와 상기 콘트롤러로부터 입력받은 테스트 어드레스 신호, 테스트 제어 신호, 그리고 테스트 데이터 신호 중, 상기 모드 표시 신호에 대응되는 신호를 선택적으로 출력하는 복수의 입력 신호 선택 출력부와; 상기 복수의 입력 신호 선택 출력부로부터 출력된 신호를 각각 입력받고, 이에 대응되는 데이터를 출력하는 복수의 메모리 블럭을 포함한다.

이 회로의 바람직한 실시예에 있어서, 상기 복수의 입력 신호 선택 출력부의 각 입력 신호 선택 출력부는, 외부로부터 어드레스 신호를 입력받고, 상기 콘트롤러로부터 테스트 어드레스 신호를 입력받아, 이 중, 상기 콘트롤러로부터 제공된 모드 표시 신호에 대응되는 신호를 선택하여 상기 메모리 블럭으로 출력하는 어드레스용 멀티플렉서와; 외부로부터 제어 신호를 입력받고, 상기 콘트롤러로부터 테스트 제어 신호를 입력받아, 이 중, 상기 콘트롤러로부터 제공된 모드 표시 신호에 대응되는 신호를 선택하여 상기 메모리 블럭으로 출력하는 제어 신호용 멀티플렉서와; 외부로부터 데이터 신호를 입력받고, 상기 콘트롤러에 구비된 백그라운드 제너레이터로부터 테스트 데이터를 입력받아, 이 중, 상기 콘트롤러로부터 제공된 모드 표시 신호에 대응되는 신호를 선택하여 상기 메모리 블럭으로 출력하는 데이터용 멀티플렉서를 포함한다.

이 회로의 바람직한 실시예에 있어서, 상기 복수의 입력 신호 선택 출력부의 각 어드레스용 멀티플렉서는, 상기 콘트롤러로부터 하나의 공용 어드레스 버스를 통해 테스트 어드레스 신호를 입력받는다.

이 회로의 바람직한 실시예에 있어서, 상기 복수의 입력 신호 선택 출력부의 각 제어 신호용 멀티플렉서는, 상기 콘트롤러로부터 하나의 공용 제어 신호용 버스를 통해 테스트 제어 신호를 입력받는다.

이 회로의 바람직한 실시예에 있어서, 상기 복수의 입력 신호 선택 출력부의 각 데이터용 멀티플렉서는, 상기 콘트롤러에 구비된 백그라운드 제너레이터로부터 하나의 공용 데이터 버스를 통해 테스트 데이터 신호를 입력받는다.

이 회로의 바람직한 실시예에 있어서, 상기 반도체 장치의 테스트 회로는, 상기 콘트롤러에 구비된 백그라운드 제너레이터로부터 테스트 데이터 신호를 입력받고, 상기 콘트롤러로부터 비교 신호를 입력받고, 그리고 상기 복수의 각 메모리 블럭으로부터 출력된 데이터를 입력받는 복수의 비교기를 부가하여 상기 복수의 각 메모리 블럭으로부터 출력된 데이터의 이상여부를 비교하여 출력한다.

이 회로의 바람직한 실시예에 있어서, 상기 복수의 비교기는, 상기 콘트롤러에 구비된 백그라운드 제너레이터로부터 하나의 공용 데이터 버스를 통해 테스트 데이터 신호를 입력받는다.

이 회로의 바람직한 실시예에 있어서, 상기 복수의 비교기는, 상기 콘트롤러로부터 하나의 공용 비교신호 버스를 통해 비교신호를 입력받는다.

작용

이와같은 테스트 회로에 의해서, 칩의 외부에서 어드레스와 데이터를 인가하기 위해 사용되는 핀의 수를 줄일 수 있고, 따라서 핀 패드가 차지하는 공간도 감소되기 때문에 회로의 집적도가 향상될 뿐만 아니라, 반도체 장치를 테스트 하기 위한 시간을 절감할 수 있다.

실시예

이하, 본 발명의 실시예를 첨부도면 도 3 에 의거해서 상세히 설명한다.

도 3 을 참고하면, 본 발명의 바람직한 실시예에 따른 반도체 장치의 테스트 회로는, 외부로부터 소정의 신호를 입력받고, 이에 응답하여 모드 표시 신호, 테스트 어드레스 신호, 테스트 제어 신호, 테스트 테이터 신호, 그리고 비교 신호를 출력하는 콘트롤러와, 상기 콘트롤러는 상기 테스트 데이터 신호를 발생하는 백그라운드 제너레이터를 구비하고, 상기 콘트롤러로부터 입력된 모드 표시 신호에 응답하여, 외부로부터 입력받은 어드레스 신호, 제어 신호, 그리고 데이터 신호와 상기 콘트롤러로부터 입력받은 테스트 어드레스 신호, 테스트 제어 신호, 그리고 테스트 데이터 신호 중, 상기 모드 표시 신호에 대응되는 신호를 선택적으로 출력하는 복수의 입력 신호 선택 출력부와, 상기 복수의 입력 신호 선택 출력부로부터 출력된 신호를 각각 입력받고, 이에 대응되는 데이터를 출력하는 복수의 메모리 블럭을 포함하고 있다. 이러한 테스트 회로에 의해서, 칩의 외부에서 어드레스와 데이터를 인가하기 위해 사용되는 핀의 수를 줄일 수 있기 때문에 회로의 집적도가 향상될 뿐만 아니라, 반도체 장치를 테스트 하기 위한 시간이 절감된다.

도 3 에 있어서, 도 1 및 도 2 에 도시된 반도체 장치의 테스트 회로의 구성요소와 동일한 기능을 수행하는 구성요소에 대해서는 동일한 참조번호를 병기한다.

도 3 에는 본 발명의 실시예에 따른 반도체 장치의 테스트 회로가 개략적으로 도시되어 있다.

도 3 을 참조하면, 본 발명에 따른 반도체 장치의 테스트 회로는, 외부로부터 소정의 신호를 입력받고, 이에 응답하여 모드 표시 신호(BIST-MODE), 테스트 어드레스 신호(T-ADDR), 테스트 제어 신호(T-CONT), 테스트 테이터 신호(T-DATA), 그리고 비교 신호(COMP)를 출력하는 BIST 콘트롤러(100)와, 상기 BIST 콘트롤러(100)로 부터 입력된 모드 표시 신호(BIST-MODE)에 응답하여, 외부로부터 입력받은 어드레스 신호(ADDR), 제어 신호(CONT), 데이터 신호(DATA)와 상기 BIST 콘트롤러(100)로 부터 입력받은 테스트 어드레스 신호(T-ADDR), 테스트 제어 신호(T-CONT), 테스트 데이터 신호(T-DATA) 중, 상기 모드 표시 신호(BIST-MODE)에 대응되는 신호를 선택적으로 출력하는 복수의 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)와, 상기 복수의 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)로 부터 출력된 신호를 각각 입력받아, 이에 대응되는 데이터를 출력하는 복수의 메모리 블럭(260, 261, 262, 263, ...., n)과, 상기 BIST 콘트롤러(100)로 부터 테스트 데이터 신호(T-DATA), 비교 신호(COMP)를 입력받고, 그리고 상기 복수의 각 메모리 블럭(260, 261, 262, 263, ...., n)으로 부터 출력된 데이터를 입력받아 상기 복수의 각 메모리 블럭(260, 261, 262, 263, ...., n)으로 부터 출력된 데이터의 이상여부를 비교 판별하여 출력하는 복수의 비교기(270, 271, 272, 273)를 포함하는 구성을 갖는다. 이때, 상기 BIST 콘트롤러(100)에는 테스트 데이터 신호(T-DATA)를 발생하는 백그라운드 제너레이터가 구비되어 있다.

그리고, 여기에서, 상기 복수의 입력 신호 선택 출력부((220, 230, 240, 250, ...., n)의 각 입력 신호 선택 출력부는, 외부로부터 입력된 어드레스 신호(ADDR)와 상기 BIST 콘트롤러(100)로 부터 입력된 테스트 어드레스 신호(T-ADDR) 중, 상기 모드 표시 신호(BIST-MODE)에 대응되는 신호를 선택하여 상기 메모리 블럭으로 출력하는 어드레스용 멀티플렉서(221, 231, 241, 251)와, 외부로부터 입력된 제어 신호(CONT)와 상기 BIST 콘트롤러(100)로 부터 입력된 테스트 제어 신호(T-CONT) 중, 상기 모드 표시 신호(BIST)에 대응되는 신호를 선택하여 상기 메모리 블럭으로 출력하는 제어 신호용 멀티플렉서(222, 232, 242, 252)와, 외부로부터 입력된 데이터 신호(DATA)와 상기 BIST 콘트롤러(100)에 구비된 백그라운드 제너레이터로부터 입력된 테스트 데이터 신호(T-DATA) 중, 상기 모드 표시 신호(BIST-MODE)에 대응되는 신호를 선택적으로 상기 메모리 블럭으로 출력하는 데이터용 멀티플렉서(223, 233, 243, 253)로 구성된다.

한편, 이때, 상기 BIST 콘트롤러(100)로 부터 상기 복수의 입력 신호 선택 출력부를 구성하고 있는 각 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)로 제공되는 테스트 어드레스 신호(T-ADDR)는 상기 BIST 콘트롤러(100)와 각 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)의 사이를 연결하는 하나의 공용 어드레스 버스를 통해 입력되고, 상기 BIST 콘트롤러(100)로 부터 상기 복수의 입력 신호 선택 출력부를 구성하고 있는 각 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)로 제공되는 테스트 제어 신호(T-CONT)는 상기 BIST 콘트롤러(100)와 각 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)의 사이를 연결하는 하나의 공용 제어 신호 버스를 통해 입력되고, 상기 BIST 콘트롤러(100)로 부터 상기 복수의 비교기를 구성하고 있는 각 비교기(270, 271, 272, 273)로 제공되는 비교 신호(COMP)는 상기 BIST 콘트롤러(100)와 각 비교기(270, 271, 272, 273)의 사이를 연결하는 하나의 공용 비교 신호 버스를 통해 입력되고, 상기 BIST 콘트롤러(100)에 구비된 백그라운드 제너레이터로부터 상기 각 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)로 제공되는 테스트 데이터 신호(T-DATA)는 상기 BIST 콘트롤러(100)와 상기 각 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)의 사이를 연결하는 하나의 공용 테스트 데이터 신호 버스를 통해 입력된다.

종래 반도체 장치의 테스트 회로에 의하면, RAM을 테스트 하기 위해서는 통상 RAM의 어드레스와 데이터의 제어성 및 가관측성이 필요하고, 따라서, 칩의 외부에서 어드레스와 데이터를 인가하기 위한 많은 수의 핀을 사용하게 된다.

이로 인해, 핀 패드(pin pad)를 포함하는 핀 패키지가 증대되어 회로의 집적도가 저하될 뿐만 아니라, 반도체 장치를 테스트 하기 위한 시간이 지나치게 소모되는 문제점이 발생되었다.

이와같은 문제점을 해결하기 위해 제안된 본 발명은, 테스트 데이터 신호(T-DATA)를 발생하는 백그라운드 제너레이터를 BIST 콘트롤러에 병합하고, BIST 콘트롤러로부터 입력 신호 선택 출력부, 비교기 등으로 제공되는 각 신호들을 각 신호들에 제공된 하나의 공용 버스를 통해 입력되도록 구성하였다.

따라서, 칩의 외부에서 어드레스와 데이터를 인가하기 위해 사용되는 핀의 수를 줄일 수 있고, 따라서 핀 패드가 차지하는 공간도 감소하기 때문에 회로의 집적도가 향상될 뿐만아니라, 반도체 장치를 테스트 하기 위한 시간을 절감할 수 있다.

Claims

외부로부터 소정의 신호를 입력받고, 이에 응답하여 모드 표시 신호(BIST-MODE), 테스트 어드레스 신호(T-ADDR), 테스트 제어 신호(T-CONT), 테스트 테이터 신호(T-DATA), 그리고 비교 신호(COMP)를 출력하는 콘트롤러(100)와;

상기 콘트롤러(100)는 상기 테스트 데이터 신호(T-DATA)를 발생하는 백그라운드 제너레이터(210)를 구비하고;

상기 콘트롤러(100)로 부터 입력된 모드 표시 신호(BIST-MODE)에 응답하여, 외부로부터 입력받은 어드레스 신호(ADDR), 제어 신호(CONT), 그리고 데이터 신호(DATA)와 상기 콘트롤러(100)로 부터 입력받은 테스트 어드레스 신호(T-ADDR), 테스트 제어 신호(T-CONT), 그리고 테스트 데이터 신호(T-DATA) 중, 상기 모드 표시 신호(BIST-MODE)에 대응되는 신호를 선택하여 출력하는 복수의 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)와;

상기 복수의 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)로 부터 출력된 신호를 각각 입력받고, 이에 대응되는 데이터를 출력하는 복수의 메모리 블럭(260, 261, 262, 263, ...., n)을 포함하여 메모리 테스트 시간 및 테스트 회로의 집적도를 향상시킬 수 있도록 하는 반도체 장치의 테스트 회로.
제1항에 있어서, 상기 복수의 입력 신호 선택 출력부의 각 입력 신호 선택 출력부((220, 230, 240, 250, ...., n)는, 외부로부터 어드레스 신호(ADDR)를 입력받고, 상기 콘트롤러(100)로 부터 테스트 어드레스 신호(T-ADDR)를 입력받아, 이 중, 상기 콘트롤러(100)로 부터 제공된 모드 표시 신호(BIST-MODE)에 대응되는 신호를 선택하여 상기 메모리 블럭으로 출력하는 어드레스용 멀티플렉서(221, 231, 241, 251, ..., n)와;

외부로부터 제어 신호(CONT)를 입력받고, 상기 콘트롤러(100)로 부터 테스트 제어 신호(T-CONT)를 입력받아, 이 중, 상기 콘트롤러(100)로 부터 제공된 모드 표시 신호(BIST-MODE)에 대응되는 신호를 선택하여 상기 메모리 블럭으로 출력하는 제어 신호용 멀티플렉서(222, 232, 242, 252, ..., n)와;

외부로부터 데이터 신호(DATA)를 입력받고, 상기 콘트롤러(100)에 구비된 백그라운드 제너레이터로부터 테스트 데이터 신호(T-DATA)를 입력받아, 이 중, 상기 콘트롤러(100)로 부터 제공된 모드 표시 신호(BIST-MODE)에 대응되는 신호를 상기 메모리 블럭으로 출력하는 데이터용 멀티플렉서(223, 233, 243, 253, ..., n)를 포함하는 반도체 장치의 테스트 회로.
제1항에 있어서, 상기 복수의 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)의 각 어드레스용 멀티플렉서(221, 231, 241, 251, ..., n)는, 상기 콘트롤러(100)로 부터 하나의 공용 어드레스 버스를 통해 테스트 어드레스 신호(T-ADDR)를 입력받는 반도체 장치의 테스트 회로.
제1항에 있어서, 상기 복수의 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)의 각 제어 신호용 멀티플렉서(222, 232, 242, 252, ..., n)는, 상기 콘트롤러(100)로 부터 하나의 공용 제어 신호용 버스를 통해 테스트 제어 신호(T-CONT)를 입력받는 반도체 장치의 테스트 회로.
제1항에 있어서, 상기 복수의 입력 신호 선택 출력부(220, 230, 240, 250, ...., n)의 각 데이터용 멀티플렉서(223, 233, 243, 253, ..., n)는, 상기 콘트롤러(100)에 구비된 백그라운드 제너레이터로부터 하나의 공용 데이터 버스를 통해 테스트 데이터 신호(T-DATA)를 입력받는 반도체 장치의 테스트 회로.
제1항에 있어서, 상기 반도체 장치의 테스트 회로는, 상기 콘트롤러(100)에 구비된 백그라운드 제너레이터로부터 테스트 데이터 신호(T-DATA)를 입력받고, 상기 콘트롤러(100)로 부터 비교 신호(COMP)를 입력받고, 그리고 상기 복수의 각 메모리 블럭(260, 261, 262, 263, ..., n)으로 부터 출력된 데이터를 입력받는 복수의 비교기(270, 271, 272, 273, ..., n)를 부가하여 상기 복수의 각 메모리 블럭(260, 261, 262, 263, ..., n)으로 부터 출력된 데이터의 이상여부를 비교하여 출력하는 반도체 장치의 테스트 회로.
제6항에 있어서, 상기 복수의 비교기(270, 271, 272, 273, ..., n)는, 상기 콘트롤러(100)에 구비된 백그라운드 제너레이터로부터 하나의 공용 데이터 버스를 통해 테스트 데이터 신호(T-DATA)를 입력받는 반도체 장치의 테스트 회로.
제6항에 있어서, 상기 복수의 비교기(270, 271, 272, 273, ..., n)는, 상기 콘트롤러(100)로 부터 하나의 공용 비교 신호용 버스를 통해 비교 신호(COMP)를 입력받는 반도체 장치의 테스트 회로.