KR19990002764A - 메모리 로직 복합 반도체 장치 및 그 메모리 테스트 방법 - Google Patents

메모리 로직 복합 반도체 장치 및 그 메모리 테스트 방법 Download PDF

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Abstract

본 발명은 메모리 로직 복합 반도체 장치 및 그 메모리 테스트 방법에 관한 것이다. 본 발명은 로직과 메모리를 갖는 메모리 로직 복합 반도체 장치에 있어서, 외부로부터 적어도 하나의 클럭 신호와 적어도 하나의 테스트 인에이블(Test Enable) 신호가 각각 인가되는 다수개의 패드(Pad)들과, 다른 다수개의 패드들과, 데이터가 저장되는 적어도 2개의 메모리 수단들, 및 상기 클럭 신호와 상기 테스트 인에이블 신호에 응답하여 상기 메모리 수단들의 기능을 테스트하고 그 결과를 상기 다른 다수개의 패드들로 출력하는 적어도 하나의 빌트인 셀프 테스트(Built-In Self Test;BIST)부를 구비한다.

Description

메모리 로직 복합 반도체 장치 및 그 메모리 테스트 방법
본 발명은 메모리 로직 복합 반도체 장치 및 그 메모리 테스트 방법에 관한 것으로서, 특히 메모리 로직 복합 반도체 장치에 내장된 메모리 셀들의 기능을 테스트하기 위한 메모리 로직 복합 반도체 장치 및 그 메모리 테스트 방법에 관한 것이다.
메모리 로직 복합 반도체 장치는 반도체 장치를 이용하는 시스템의 경박단소, 고성능화, 저전력화를 달성하기 위하여 메모리, 예컨대 디램(DRAM;Dynamic Random Access Memory) 또는 에스램(SRAM;Static Random Access Memory)과 상기 메모리에 맞는 로직을 하나의 칩에 구현한 것을 말한다.
일반적인 반도체 메모리 장치에 내장된 메모리의 테스트는 패드를 통하여 실행되었다. 그러나 메모리 로직 복합 반도체 장치에 내장된 메모리의 테스트는 패드를 통하여 실행될 수가 없다. 왜냐하면, 메모리 로직 복합 반도체 장치에 내장된 메모리는 상기 메모리 로직 복합 반도체 장치에 내장된 로직에 의하여 제어되기 때문이다. 따라서 메모리 로직 복합 반도체 장치에 내장된 메모리의 기능을 테스트하기 위해서는 별도의 패드가 필요하다. 하지만. 패드의 수가 많아지게되면 메모리 로직 복합 반도체 장치의 크기가 커져서 제조비가 증가하게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는 별도의 패드 없이 기존의 패드들을 이용하여 내장된 메모리의 기능을 테스트할 수 있는 메모리 로직 복합 반도체 장치를 제공하는데 있다.
본 발명이 이루고하자는 다른 기술적 과제는 별도의 패드 없이 기존의 패드들을 이용하여 내장된 메모리의 기능을 테스트할 수 있는 메모리 로직 복합 반도체 장치의 테스트 방법을 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 따른 메모리 로직 복합 반도체 장치를 도시한 도면.
도 2는 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치를 도시한 도면.
도 3은 본 발명의 제3 실시예에 따른 메모리 로직 복합 반도체 장치를 도시한 도면.
도 4는 본 발명에 따른 메모리 로직 복합 반도체 장치의 메모리를 테스트하기 위한 신호들의 타이밍도.
상기 기술적 과제를 이루기 위하여 본 발명은, 로직과 메모리를 갖는 메모리 로직 복합 반도체 장치에 있어서, 외부로부터 적어도 하나의 클럭 신호와 적어도 하나의 테스트 인에이블 신호가 각각 인가되는 다수개의 패드들과, 다른 다수개의 패드들과, 데이터가 저장되는 적어도 2개의 메모리 수단들, 및 상기 클럭 신호와 상기 테스트 인에이블 신호에 응답하여 상기 메모리 수단들의 기능을 테스트하고 그 결과를 상기 다른 다수개의 패드들로 출력하는 적어도 하나의 빌트인 셀프 테스트부를 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또, 로직과 메모리를 갖는 메모리 로직 복합 반도체 장치에 있어서, 외부로부터 제1 클럭 신호와 제2 클럭 신호가 각각 인가되는 제1 및 제2 패드들과, 외부로부터 제1 테스트 인에이블 신호와 제2 테스트 인에이블 신호가 각각 인가되는 제3 및 제4 패드들과, 제5 및 제6 패드들과, 데이터가 저장되는 제1 및 제2 메모리 수단들과, 상기 제1 메모리 수단과 상기 제1 패드 및 상기 제3 패드에 연결되고 상기 제1 클럭 신호와 상기 제1 테스트 인에이블 신호에 응답하여 상기 제1 메모리 수단의 기능을 테스트하고 그 결과를 상기 제5 패드로 출력하는 제1 빌트인 셀프 테스트부, 및 상기 제2 메모리 수단과 상기 제2 패드 및 상기 제4 패드에 연결되고 상기 제2 클럭 신호와 상기 제2 테스트 인에이블 신호에 응답하여 상기 제2 메모리 수단의 기능을 테스트하고 그 결과를 상기 제6 패드로 출력하는 제2 빌트인 셀프 테스트부를 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한, 로직과 메모리를 갖는 메모리 로직 복합 반도체 장치에 있어서, 외부로부터 클럭 신호가 인가되는 제1 패드과, 외부로부터 제1 테스트 인에이블 신호와 제2 테스트 인에이블 신호가 각각 인가되는 제2 및 제3 패드들과, 제4 및 제5 패드들과, 데이터가 저장되는 제1 및 제2 메모리 수단들과, 상기 제1 메모리 수단과 상기 제1 패드 및 상기 제2 패드에 연결되고 상기 클럭 신호와 상기 제1 테스트 인에이블 신호에 응답하여 상기 제1 메모리 수단의 기능을 테스트하고 그 결과를 상기 제4 패드로 출력하는 제1 빌트인 셀프 테스트부, 및 상기 제2 메모리 수단과 제1 패드 및 제3 패드에 연결되고 상기 클럭 신호와 상기 제2 테스트 인에이블 신호에 응답하여 상기 제2 메모리 수단의 기능을 테스트하고 그 결과를 상기 제5 패드로 출력하는 제2 빌트인 셀프 테스트부를 구비한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한, 로직과 메모리를 갖는 메모리 로직 복합 반도체 장치에 있어서, 외부로부터 클럭 신호가 인가되는 제1 패드와, 외부로부터 제1 테스트 인에이블 신호와 제2 테스트 인에이블 신호가 각각 인가되는 제2 및 제3 패드들과, 제4 및 제5 패드들과, 데이터가 저장되는 제1 및 제2 메모리 수단들, 및 상기 제1 메모리 수단과 상기 제1 내지 제3 패드에 연결되고 상기 클럭 신호와 상기 제1 테스트 인에이블 신호 및 상기 제2 테스트 인에이블 신호에 응답하여 상기 제1 메모리 수단과 상기 제2 메모리 수단의 기능을 동시에 또는 별도로 테스트하고 그 결과를 각각 상기 제4 패드와 상기 제5 패드로 출력하는 빌트인 셀프 테스트부를 구비한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은, 로직과 메모리 및 빌트인 셀프 테스트부를 갖는 메모리 로직 복합 반도체 장치의 메모리 테스트 방법에 있어서, 상기 빌트인 셀프 테스트부에 클럭 신호와 상기 빌트인 셀프 테스트부를 활성화시키는 테스트 인에이블 신호를 인가하는 단계와, 상기 빌트인 셀프 테스트부로부터 상기 메모리의 기능을 테스트하는 제어 신호들이 발생하는 단계와, 상기 메모리로부터 출력 데이터 신호가 발생하는 단계, 및 상기 빌트인 셀프 테스트부로부터 상기 메모리의 테스트 결과를 나타내는 테스트 결과 신호가 발생하는 단계를 포함한다.
상기 본 발명의 메모리 로직 복합 반도체 장치에 의하여 별도의 패드 없이 기존의 패드들을 이용하여 내장된 메모리의 기능이 테스트될 수 있다.
이하, 첨부된 도면들을 이용하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 메모리 로직 복합 반도체 장치(7)를 도시한 도면이다. 도 1을 참조하면, 본 발명의 제1 실시예에 따른 메모리 로직 복합 반도체 장치(7)는 제1 내지 제6 패드(11,12,13,14,15,16), 제1 빌트인 셀프 테스트부(21)와 제2 빌트인 셀프 테스트부(23), 및 제1 메모리(25)와 제2 메모리(27)를 구비한다.
상기 제1 내지 제4 패드(11,12,13,14)를 통하여 외부로부터 상기 메모리 로직 복합 반도체 장치(7) 내로 신호들이 입력되고, 상기 제5 패드(15)와 제6 패드(16)를 통하여는 상기 메모리 로직 복합 반도체 장치(7)로부터 외부로 신호들이 출력된다.
구체적으로, 상기 제1 패드(11)와 제2 패드(12)를 통하여는 외부로부터 상기 메모리 로직 복합 반도체 장치(7) 내로 각각 제1 클럭 신호(Clock_A)와 제2 클럭 신호(Clock_B)가 입력되고, 상기 제3 패드(13)와 제4 패드(14)를 통하여는 외부로부터 상기 메모리 로직 복합 반도체 장치(7) 내로 각각 제1 테스트 인에이블 신호(Enable_A)와 제2 테스트 인에이블 신호(Enable_B)가 입력된다. 또, 제5 패드(15)와 제6 패드(16)를 통하여는 상기 메모리 로직 복합 반도체 장치(7)로부터 외부로 각각 제1 테스트 결과 신호(Error_A)와 제2 테스트 결과 신호(Error_B)가 출력된다.
상기 제1 빌트인 셀프 테스트부(21)는 상기 제1 클럭 신호(Clock_A)와 제1 테스트 인에이블 신호(Enable_A)를 입력으로하고 제1 제어 신호들(31), 예컨대 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 인에이블 신호(CASB), 어드레스 신호(Addr), 쓰기 인에이블 신호(WEB) 및 입력 데이터 신호(Datain)를 발생하여 상기 제1 메모리(25)에 인가한다. 그리고, 상기 제1 메모리(25)로부터 제1 출력 데이터 신호(Dataout_A)를 받아서 상기 제5 패드(15)로 제1 테스트 결과 신호(Error_A)를 출력한다.
상기 제2 빌트인 셀프 테스트부(23)는 상기 제2 클럭 신호(Clock_B)와 제2 테스트 인에이블 신호(Enable_B)를 입력으로하고, 제2 제어 신호들(33), 예컨대 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 인에이블 신호(CASB), 어드레스 신호(Assr), 쓰기 인에이블 신호(WEB) 및 입력 데이터 신호(Data_in)를 발생하여 상기 제2 메모리(27)에 인가한다. 그리고, 상기 제2 메모리(27)로부터 제2 출력 데이터 신호(Dataout_B)를 받아서 상기 제6 패드(16)로 제2 테스트 결과 신호(Error_B)를 출력한다.
상기 제1 메모리(25)와 제2 메모리(27)는 데이터를 저장하는 곳으로서, 각각 제1 빌트인 셀프 테스트부(21)와 제2 빌트인 셀프 테스트부(23)에 그 입력단들이 연결되고, 각각 제1 빌트인 셀프 테스트부(21)와 제2 빌트인 셀프 테스트부(23)에 그 출력단들이 연결된다. 상기 제1 메모리(25)는 상기 제1 제어 신호들(31)에 응답하여 제1 출력 데이터 신호(Dataout_A)를 발생하고, 상기 제2 메모리(27)는 상기 제2 제어 신호들(33)에 응답하여 제2 출력 데이터 신호(Dataout_B)를 발생한다.
도 4는 본 발명에 따른 메모리 로직 복합 반도체 장치의 메모리를 테스트하기 위한 신호들의 타이밍도를 나타내고 있다. 도 4를 참조하면, 제1 클럭 신호(Clock_A)또는 제2 클럭 신호(Clock_B)와 제1 테스트 인에이블 신호(Enable_A)또는 제2 테스트 인에이블 신호(Enable_B)가 발생하고나서 제1 또는 제2 제어 신호들(RASB, CASB, Addr, WEB, Data_in)(31,33)이 발생한다. 소정의 시간(T1)이 경과한 후에 제1 또는 제2 출력 데이터 신호(dataout_A, Dataout_B)가 발생된다. 그리고나서, 소정의 시간(T2)가 경과한 후에 제1 또는 제2 테스트 결과 신호(Testout_A, Testout_B)가 발생한다.
도 4를 참조하여 도 1에 도시된 본 발명의 제1 실시예에 따른 메모리 로직 복합 반도체 장치(7)의 동작을 설명하기로 한다. 그런데, 제1 빌트인 셀프 테스트부(21)를 통하여 제1 메모리(25)를 테스트하는 동작과 제2 빌트인 셀프 테스트부(23)를 통하여 제2 메모리(27)를 테스트하는 동작은 동일하므로 중복 설명을 피하기 위하여 여기서는 제1 빌트인 셀프 테스트부(21)를 통하여 제1 메모리(25)를 테스트하는 동작에 대해서 설명하기로 한다.
제1 테스트 인에이블 신호(Enable_A)가 인에이블되면, 즉 논리 하이가 되면 상기 제1 빌트인 셀프 테스트부(21)에 내장된 테스트 알고리즘(algorithm) 회로(도시안됨)가 활성화된다. 이 상태에서 제1 클럭 신호(Clock_A)가 논리 하이로 인에이블되면 상기 상기 제1 빌트인 셀프 테스트부(21)로부터 제1 제어 신호들(31)이 발생하여 상기 제1 메모리(25)로 인가된다. 그러면, 상기 제1 메모리(25)는 상기 제1 제어 신호들(31)에 응답하여 소정의 시간(도 4에 도시된 T1)이 경과한 후에 제1 출력 데이터 신호(Dataout_A)를 발생하여 상기 제1 빌트인 셀프 테스트부(21)로 인가한다. 상기 소정의 시간(도 5에 도시된 T1)은 상기 제1 메모리(25)가 상기 제1 제어 신호들(31)이 입력되자마자 활성화되어 동작하고 그 결과를 제1 출력 데이터 신호(Dataout_A)로서 출력하는데 걸리는 시간이다. 상기 제1 빌트인 셀프 테스트부(21)는 상기 제1 출력 데이터 신호(Dataout_A)를 분석하고 그 결과를 제1 테스트 결과 신호(Error_A)로서 출력하여 상기 제5 패드(15)로 전달한다. 상기 제1 빌트인 셀프 테스트부(21)가 상기 제1 출력 데이터(Dataout_A)를 분석하고 상기 제1 테스트 결과 신호(Error_A)를 출력하는데 걸리는 시간은 T2(도 4에 도시됨)이다. 상기 제1 테스트 결과 신호(Error_A)에 의해 상기 제1 메모리(25)의 기능이 정상인지 비정상인지 판단된다.
상기 도 1에 도시된 반도체 장치(7)에서 메모리 수가 증가하면 빌트인 셀프 테스트부와 클럭 신호 및 테스트 인에이블 신호의 수가 상기 메모리의 수와 동일한 수로 증가한다.
상기 제1 테스트 인에이블 신호(Enable_A)와 상기 제2 테스트 인에이블 신호(Enable_B)가 동시에 인에이블되면 상기 제1 메모리(25)와 제2 메모리(27)는 동시에 테스트된다. 따라서 상기 제1 메모리(25)와 제2 메모리(27)를 테스트하는데 걸리는 시간은 하나의 메모리를 테스트하는 시간과 동일하게 될 수가 있으므로 그럴 경우 테스트 시간이 단축된다. 또, 상기 제1 내지 제6 패드들(11,12,13,14,15,16)을 별도로 만들지 않고 기존에 배치된 패드들을 공통으로 사용함으로써 패드의 수가 감소되어 그만큼 제조비용이 절감된다.
도 2는 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치(107)를 도시한 도면이다. 이하, 도 2를 참조하여 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치(107)에 관해 설명하기로 한다. 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치(107)는 제1 내지 제5 패드(111,113,114,115,116), 제1 빌트인 셀프 테스트부(121)와 제2 빌트인 셀프 테스트부(123), 및 제1 메모리(125)와 제2 메모리(127)를 구비한다.
상기 제1 내지 제3 패드(111,113,114)를 통하여 외부로부터 상기 메모리 로직 복합 반도체 장치(107) 내로 신호들이 입력되고, 상기 제4 패드(115)와 제5 패드(116)를 통하여는 상기 메모리 로직 복합 반도체 장치(107)로부터 외부로 신호들이 출력된다.
구체적으로, 상기 제1 패드(111)를 통하여 외부로부터 상기 메모리 로직 복합 반도체 장치(107) 내로 클럭 신호(Clock)가 입력되고, 상기 제2 패드(113)와 제3 패드(114)를 통하여는 외부로부터 상기 메모리 로직 복합 반도체 장치(107) 내로 각각 제1 테스트 인에이블 신호(Enable_A)와 제2 테스트 인에이블 신호(Enable_B)가 입력된다. 또, 제4 패드(115)와 제5 패드(116)를 통하여는 상기 메모리 로직 복합 반도체 장치(107)로부터 외부로 각각 제1 테스트 결과 신호(Error_A)와 제2 테스트 결과 신호(Error_B)가 출력된다.
상기 제1 빌트인 셀프 테스트부(121)는 상기 클럭 신호(Clock)와 제1 테스트 인에이블 신호(Enable_A)를 입력으로하고 제1 제어 신호들(131), 예컨대 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 인에이블 신호(CASB), 어드레스 신호(Addr), 쓰기 인에이블 신호(WEB) 및 입력 데이터 신호(Datain)를 발생하여 상기 제1 메모리(125)에 인가한다. 그리고, 상기 제1 메모리(125)로부터 제1 출력 데이터 신호(Dataout_A)를 받아서 상기 제4 패드(115)로 제1 테스트 결과 신호(Error_A)를 출력한다.
상기 제2 빌트인 셀프 테스트부(123)는 상기 클럭 신호(Clock)와 제2 테스트 인에이블 신호(Enable_B)를 입력으로하고, 제2 제어 신호들(133), 예컨대 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 인에이블 신호(CASB), 어드레스 신호(Assr), 쓰기 인에이블 신호(WEB) 및 입력 데이터 신호(Data_in)를 발생하여 상기 제2 메모리(127)에 인가한다. 그리고, 상기 제2 메모리(127)로부터 제2 출력 데이터 신호(Dataout_B)를 받아서 상기 제5 패드(116)로 제2 테스트 결과 신호(Error_B)를 출력한다.
상기 제1 메모리(125)와 제2 메모리(127)는 데이터를 저장하는 곳으로서, 각각 제1 빌트인 셀프 테스트부(121)와 제2 빌트인 셀프 테스트부(123)에 그 입력단들이 연결되고, 각각 제1 빌트인 셀프 테스트부(121)와 제2 빌트인 셀프 테스트부(123)에 그 출력단들이 연결된다. 상기 제1 메모리(125)는 상기 제1 제어 신호들(131)에 응답하여 제1 출력 데이터 신호(Dataout_A)를 발생하고, 상기 제2 메모리(127)는 상기 제2 제어 신호들(133)에 응답하여 제2 출력 데이터 신호(Dataout_B)를 발생한다.
도 4에 도시된 타이밍도는 도 2에 도시된 메모리 로직 복합 반도체 장치(107)에도 적용된다. 도 4를 참조하여 도 2에 도시된 본 발명의 제2 실시예에 따른 메모리 로직 복합 반도체 장치(107)의 동작을 설명하기로 한다. 도 2에 도시된 메모리 로직 복합 반도체 장치(107)에 있어서도 제1 빌트인 셀프 테스트부(121)를 통하여 제1 메모리9125)를 테스트하는 동작과 제2 빌트인 셀프 테스트부(123)를 통하여 제2 메모리(127)를 테스트하는 동작은 동일하므로 중복 설명을 피하기 위하여 제1 빌트인 셀프 테스트부(121)를 통하여 제1 메모리(125)를 테스트하는 동작에 대해서만 설명하기로 한다.
제1 테스트 인에이블 신호(Enable_A)가 인에이블되면, 즉 논리 하이가 되면 상기 제1 빌트인 셀프 테스트부(121)에 내장된 테스트 알고리즘(algorithm) 회로(도시안됨)가 활성화된다. 이 상태에서 상기 클럭 신호(Clock)가 논리 하이로 인에이블되면 상기 제1 빌트인 셀프 테스트부(121)로부터 제1 제어 신호들(131)이 발생하여 상기 제1 메모리(125)로 인가된다. 그러면, 상기 제1 메모리(125)는 상기 제1 제어 신호들(131)에 응답하여 소정의 시간(도 4의 T1)이 경과한 후에 제1 출력 데이터 신호(Dataout_A)를 발생하여 상기 제1 빌트인 셀프 테스트부(121)로 인가한다. 상기 소정의 시간(도 5의 T1)은 상기 제1 메모리(125)가 상기 제1 제어 신호들(131)이 입력되자마자 활성화되어 동작하고 그 결과를 제1 출력 데이터 신호(Dataout_A)로서 출력하는데 걸리는 시간이다. 상기 제1 빌트인 셀프 테스트부(121)는 상기 제1 출력 데이터 신호(Dataout_A)를 비교 및 분석하고 그 결과를 제1 테스트 결과 신호(Error_A)로서 출력하여 상기 제4 패드(115)로 전달한다. 상기 제1 출력 신호(Dataout_A)가 발생하고나서 상기 제1 테스트 결과 신호(Error_A)가 발생하는데 걸리는 시간은 T2(도 4에 도시됨)이다. 상기 제1 테스트 결과 신호(Error_A)에 의해 상기 제1 메모리(125)의 기능이 정상인지 비정상인지 판단된다.
상기 도 2에 도시된 반도체 장치(107)에서 메모리 수가 증가하면 빌트인 셀프 테스트부와 테스트 인에이블 신호의 수가 상기 메모리의 수와 동일한 수로 증가한다. 그러나, 클럭 신호는 하나를 가지고 공통으로 사용한다.
상기 제1 테스트 인에이블 신호(Enable_A)와 상기 제2 테스트 인에이블 신호(Enable_B)가 동시에 인에이블되면 상기 제1 메모리(125)와 제2 메모리(127)는 동시에 테스트된다. 따라서, 상기 제1 메모리(125)와 제2 메모리(127)가 테스트되는데 걸리는 시간은 상기 제1 테스트 인에이블 신호(Enable_A)와 제2 테스트 인에이블 신호(Enable_B)가 동시에 인에이블되면 하나의 메모리를 테스트하는 시간과 동일하게 되므로 그럴 경우 테스트 시간이 단축된다. 또, 상기 제1 내지 제5 패드들(111,113,114,115,116)을 별도로 만들지 않고 기존에 배치된 패드들을 공통으로 사용함으로써 패드의 수가 감소되어 그만큼 제조비용이 절감된다.
도 3은 본 발명의 제3 실시예에 따른 메모리 로직 복합 반도체 장치(207)를 도시한 도면이다. 이하, 도 3을 참조하여 본 발명의 제3 실시예에 따른 메모리 로직 복합 반도체 장치(207)에 관해 설명하기로 한다. 본 발명의 제3 실시예에 따른 메모리 로직 복합 반도체 장치(207)는 제1 내지 제5 패드(211,213,214,215,216), 하나의 빌트인 셀프 테스트부(221), 및 제1 메모리(225)와 제2 메모리(227)를 구비한다.
상기 제1 내지 제3 패드(211,213,214)를 통하여 외부로부터 상기 메모리 로직 복합 반도체 장치(207) 내로 신호들이 입력되고, 상기 제4 패드(215)와 제5 패드(216)를 통하여는 상기 메모리 로직 복합 반도체 장치(207)로부터 외부로 신호들이 출력된다.
구체적으로, 상기 제1 패드(211)를 통하여 외부로부터 상기 메모리 로직 복합 반도체 장치(207) 내로 클럭 신호(Clock)가 입력되고, 상기 제2 패드(213)와 제3 패드(214)를 통하여는 외부로부터 상기 메모리 로직 복합 반도체 장치(207) 내로 각각 제1 테스트 인에이블 신호(Enable_A)와 제2 테스트 인에이블 신호(Enable_B)가 입력된다. 또, 제4 패드(215)와 제5 패드(216)를 통하여는 상기 메모리 로직 복합 반도체 장치)207)로부터 외부로 각각 제1 테스트 결과 신호(Error_A)와 제2 테스트 결과 신호(Error_B)가 출력된다.
상기 빌트인 셀프 테스트부(221)는 상기 클럭 신호(Clock)와 제1 테스트 인에이블 신호(Enable_A) 및 제2 테스트 인에이블 신호(Enable_B)를 입력으로하고 제1 제어 신호들(231)과 제2 제어 신호들(233), 예컨대 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 인에이블 신호(CASB), 어드레스 신호(Addr), 쓰기 인에이블 신호(WEB) 및 입력 데이터 신호(Datain)를 발생하여 각각 상기 제1 메모리(225)와 제2 메모리(227)에 인가한다. 그리고, 상기 제1 메모리(225)와 제2 메모리(227)로부터 제1 출력 데이터 신호(Dataout_A)와 제2 출력 데이터 신호(Dataout_B)를 받아서 상기 제4 패드(215)와 제5 패드(216)로 각각 제1 테스트 결과 신호(Error_A)와 제2 테스트 결과 신호(Error_B)를 출력한다.
상기 제2 제어 신호들(233)은 상기 제1 제어 신호들(231)을 공통으로 사용할 수도 있다.
상기 제1 메모리(225)와 제2 메모리(227)는 데이터를 저장하는 곳으로서, 빌트인 셀프 테스트부(221)에 공통으로 그 입력단들이 연결되고, 또한 상기 빌트인 셀프 테스트부(221)에 공통으로 그 출력단들이 연결된다. 상기 제1 메모리(225)는 상기 제1 제어 신호들(231)에 응답하여 제1 출력 데이터 신호(Dataout_A)를 발생하고, 상기 제2 메모리(227)는 상기 제2 제어 신호들(233)에 응답하여 제2 출력 데이터 신호(Dataout_B)를 발생한다.
도 4에 도시된 타이밍도는 도 3에 도시된 메모리 로직 복합 반도체 장치(207)에도 적용된다. 도 4를 참조하여 도 3에 도시된 본 발명의 제3 실시예에 따른 메모리 로직 복합 반도체 장치(207)의 동작을 설명하기로 한다.
제1 테스트 인에이블 신호(Enable_A)가 인에이블되면, 즉 논리 하이가 되면 상기 빌트인 셀프 테스트부(221)에 내장된 테스트 알고리즘(algorithm) 회로(도시안됨)가 활성화된다. 이 상태에서 상기 클럭 신호(Clock)가 논리 하이로 인에이블되면 상기 빌트인 셀프 테스트부(221)로부터 제1 제어 신호들(231)이 발생하여 상기 제1 메모리(225)로 인가된다. 그러면, 상기 제1 메모리(225)는 상기 제1 제어 신호들(231)에 응답하여 소정의 시간(도 4의 T1)이 경과한 후에 제1 출력 데이터 신호(Dataout_A)를 발생하여 상기 빌트인 셀프 테스트부(221)로 인가한다. 상기 소정의 시간(도 5의 T1)은 상기 제1 메모리(225)가 상기 제1 제어 신호들(231)이 입력되자마자 활성화되어 동작하고 그 결과를 제1 출력 데이터 신호(Dataout_A)로서 출력하는데 걸리는 시간이다. 상기 빌트인 셀프 테스트부(221)는 상기 제1 출력 데이터 신호(Dataout_A)를 분석하고 그 결과를 제1 테스트 결과 신호(Error_A)로서 출력하여 상기 제4 패드(215)로 전달한다. 상기 제1 출력 데이터 신호(Dataout_A)가 발생하고나서 상기 제1 테스트 결과 신호(Error_A)가 발생하는데 걸리는 시간은 T2(도 4에 도시됨)이다. 상기 제1 테스트 결과 신호(Error_A)에 의해 상기 제1 메모리(225)의 기능이 정상인지 비정상인지 판단된다.
상기 제2 메모리(227)의 기능을 테스트하는 동작은 상기 제1 메모리(225)를 테스트하는 동작과 동일하다. 다만, 상기 제2 메모리(227)의 기능을 테스트하는 동작에서 상기 클럭 신호(Clock)와 상기 빌트인 셀프 테스트부(221)는 공통으로 사용된다. 따라서, 상기 제1 테스트 인에이블 신호(Enable_A)와 상기 제2 테스트 인에이블 신호(Enable_B)가 동시에 인에이블되면 상기 제1 메모리(225)와 제2 메모리(227)는 동시에 테스트되기 때문에 상기 제1 메모리(225)와 상기 제2 메모리(227)를 테스트하는데 걸리는 시간은 하나의 메모리를 테스트하는 시간과 동일하게 되므로 테스트 시간이 단축된다. 또, 상기 제1 내지 제5 패드들(211,213,214,215,216)을 별도로 만들지 않고 기존에 배치된 패드들을 공통으로 사용함으로써 패드의 수가 감소되어 그만큼 제조비용이 절감된다.
상기 도 3에 도시된 반도체 장치에서 메모리 수가 증가하면 테스트 인에이블 신호의 수가 상기 메모리의 수와 동일한 수로 증가한다. 그러나, 빌트인 셀프 테스트부와 클럭 신호는 하나를 가지고 공통으로 사용한다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명의 메모리 로직 복합 반도체 장치에 따르면, 별도의 패드 없이 기존의 패드들을 이용하여 내장된 메모리의 기능을 테스트함으로써 크기가 감소되고 제조 비용이 절감된다. 또한, 내장된 메모리들을 동시에 테스트할 수 있기 때문에 테스트 시간도 하나의 메모리를 테스트하는 시간과 동일하다.

Claims (5)

  1. 로직과 메모리를 갖는 메모리 로직 복합 반도체 장치에 있어서,
    외부로부터 적어도 하나의 클럭 신호와 적어도 하나의 테스트 인에이블 신호가 각각 인가되는 다수개의 패드들;
    다른 다수개의 패드들;
    데이터가 저장되는 적어도 2개의 메모리 수단들; 및
    상기 클럭 신호와 상기 테스트 인에이블 신호에 응답하여 상기 메모리 수단들의 기능을 테스트하고 그 결과를 상기 다른 다수개의 패드들로 출력하는 적어도 하나의 빌트인 셀프 테스트부를 구비하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
  2. 로직과 메모리를 갖는 메모리 로직 복합 반도체 장치에 있어서,
    외부로부터 제1 클럭 신호와 제2 클럭 신호가 각각 인가되는 제1 및 제2 패드들;
    외부로부터 제1 테스트 인에이블 신호와 제2 테스트 인에이블 신호가 각각 인가되는 제3 및 제4 패드들;
    제5 및 제6 패드들;
    데이터가 저장되는 제1 및 제2 메모리 수단들;
    상기 제1 메모리 수단과 상기 제1 패드 및 상기 제3 패드에 연결되고 상기 제1 클럭 신호와 상기 제1 테스트 인에이블 신호에 응답하여 상기 제1 메모리 수단의 기능을 테스트하고 그 결과를 상기 제5 패드로 출력하는 제1 빌트인 셀프 테스트부; 및
    상기 제2 메모리 수단과 상기 제2 패드 및 상기 제4 패드에 연결되고 상기 제2 클럭 신호와 상기 제2 테스트 인에이블 신호에 응답하여 상기 제2 메모리 수단의 기능을 테스트하고 그 결과를 상기 제6 패드로 출력하는 제2 빌트인 셀프 테스트부를 구비하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
  3. 로직과 메모리를 갖는 메모리 로직 복합 반도체 장치에 있어서,
    외부로부터 클럭 신호가 인가되는 제1 패드;
    외부로부터 제1 테스트 인에이블 신호와 제2 테스트 인에이블 신호가 각각 인가되는 제2 및 제3 패드들;
    제4 및 제5 패드들;
    데이터가 저장되는 제1 및 제2 메모리 수단들;
    상기 제1 메모리 수단과 상기 제1 패드 및 상기 제2 패드에 연결되고 상기 클럭 신호와 상기 제1 테스트 인에이블 신호에 응답하여 상기 제1 메모리 수단의 기능을 테스트하고 그 결과를 상기 제4 패드로 출력하는 제1 빌트인 셀프 테스트부; 및
    상기 제2 메모리 수단과 제1 패드 및 제3 패드에 연결되고 상기 클럭 신호와 상기 제2 테스트 인에이블 신호에 응답하여 상기 제2 메모리 수단의 기능을 테스트하고 그 결과를 상기 제5 패드로 출력하는 제2 빌트인 셀프 테스트부를 구비하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
  4. 로직과 메모리를 갖는 메모리 로직 복합 반도체 장치에 있어서,
    외부로부터 클럭 신호가 인가되는 제1 패드;
    외부로부터 제1 테스트 인에이블 신호와 제2 테스트 인에이블 신호가 각각 인가되는 제2 및 제3 패드들;
    제4 및 제5 패드들;
    데이터가 저장되는 제1 및 제2 메모리 수단들; 및
    상기 제1 메모리 수단과 상기 제1 내지 제3 패드에 연결되고 상기 클럭 신호와 상기 제1 테스트 인에이블 신호 및 상기 제2 테스트 인에이블 신호에 응답하여 상기 제1 메모리 수단과 상기 제2 메모리 수단의 기능을 동시에 또는 별도로 테스트하고 그 결과를 각각 상기 제4 패드와 상기 제5 패드로 출력하는 빌트인 셀프 테스트부를 구비하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
  5. 로직과 메모리 및 빌트인 셀프 테스트부를 갖는 메모리 로직 복합 반도체 장치의 메모리 테스트 방법에 있어서,
    상기 빌트인 셀프 테스트부에 클럭 신호와 상기 빌트인 셀프 테스트부를 활성화시키는 테스트 인에이블 신호를 인가하는 단계;
    상기 빌트인 셀프 테스트부로부터 상기 메모리의 기능을 테스트하는 제어 신호들이 발생하는 단계;
    상기 메모리로부터 출력 데이터 신호가 발생하는 단계; 및
    상기 빌트인 셀프 테스트부로부터 상기 메모리의 테스트 결과를 나타내는 테스트 결과 신호가 발생하는 단계를 포함하는 것을 특징으로하는 메모리 로직 복합 반도체 장치의 메모리 테스트 방법.
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US09/059,754 US6158036A (en) 1997-06-23 1998-04-14 Merged memory and logic (MML) integrated circuits including built-in test circuits and methods
TW87106714A TW384477B (en) 1997-06-23 1998-04-30 Merged memory logic semiconductor device, memory test control circuit and memory test method
JP10129201A JPH1117130A (ja) 1997-06-23 1998-05-12 メモリロジック複合半導体装置
GB9810262A GB2327506B (en) 1997-06-23 1998-05-13 A merged memory logic semiconductor device
DE19823583A DE19823583B4 (de) 1997-06-23 1998-05-27 Kombiniertes Halbleiterspeicher- und -logikbauelement sowie Speichertest-Steuerschaltung und Speichertestverfahren hierfür
JP2007003807A JP2007179731A (ja) 1997-06-23 2007-01-11 メモリロジック複合半導体装置及びメモリテスト方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056397A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 메모리 테스트 장치
KR100437612B1 (ko) * 2001-10-23 2004-06-30 주식회사 하이닉스반도체 병합 메모리 로직 소자

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11306798A (ja) * 1998-04-22 1999-11-05 Oki Electric Ind Co Ltd メモリ装置のテスト容易化回路
US6535999B1 (en) * 1999-07-13 2003-03-18 Micron Technology, Inc. Test and observe mode for embedded memory
KR100331551B1 (ko) * 1999-09-08 2002-04-06 윤종용 비스트 회로를 갖는 메모리 로직 복합 반도체장치
JP2002074862A (ja) * 2000-08-25 2002-03-15 Toshiba Corp データ処理方法及び装置及び記録媒体及び再生方法及び装置
US7007211B1 (en) 2002-10-04 2006-02-28 Cisco Technology, Inc. Testing self-repairing memory of a device
US20060085706A1 (en) * 2004-10-04 2006-04-20 Gearhardt Kevin J High speed on chip testing
WO2006070451A1 (ja) * 2004-12-28 2006-07-06 Fujitsu Limited メモリ診断方法
US20070088993A1 (en) * 2005-10-18 2007-04-19 Ronald Baker Memory tester having master/slave configuration
US7630259B1 (en) * 2007-12-18 2009-12-08 Lattice Semiconductor Corporation Programmable logic device with built in self test
TW201530546A (zh) * 2014-01-17 2015-08-01 Nuvoton Technology Corp 晶片、測試方法以及電子裝置的製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5535164A (en) * 1995-03-03 1996-07-09 International Business Machines Corporation BIST tester for multiple memories
KR0158610B1 (en) * 1995-04-27 1998-12-15 Samsung Electronics Co Ltd Serial interface to memory using the interlaced scan
US5568437A (en) * 1995-06-20 1996-10-22 Vlsi Technology, Inc. Built-in self test for integrated circuits having read/write memory
JP3207727B2 (ja) * 1995-10-03 2001-09-10 株式会社東芝 半導体集積回路およびその応用装置
JP3274332B2 (ja) * 1995-11-29 2002-04-15 株式会社東芝 コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法
KR100265758B1 (ko) * 1997-08-05 2000-09-15 윤종용 반도체장치의 병합된 데이터 입출력 회로 및 방법
US5764655A (en) * 1997-07-02 1998-06-09 International Business Machines Corporation Built in self test with memory
KR100269299B1 (ko) * 1997-07-14 2000-10-16 윤종용 데이터패쓰(dq)수감소회로및감소방법과이를이용한반도체장치
KR100261215B1 (ko) * 1997-07-29 2000-07-01 윤종용 클럭 버퍼 및 이를 포함하는 메모리 로직 복합 반도체장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100437612B1 (ko) * 2001-10-23 2004-06-30 주식회사 하이닉스반도체 병합 메모리 로직 소자
KR20030056397A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 메모리 테스트 장치

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