KR100437612B1 - 병합 메모리 로직 소자 - Google Patents

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Abstract

본 발명에 의한 MML 소자는 데이터가 입출력되는 패드부와, 입력된 데이터에 대한 논리 연산을 수행하는 로직부와, 상기 로직부로 논리 연산을 위한 데이터를 제공하거나 상기 로직부로부터 논리 연산된 데이터를 받아 저장하는 메모리 셀 어레이부를 구비하며, 메모리 테스트 모드시에 데이터가 상기 패드부로 전달되는 경로와 상기 병합 메모리 로직 소자 내부에서 상기 메모리 셀 어레이부로 입력되는 클록신호가 상기 패드부로 전달되는 경로가 동일한 로딩(loading) 조건을 갖도록 구성된 것을 특징으로 한다. 정규 동작시 MML 칩 내에서 메모리는 로직회로와 인터페이스되어 내부 동작을 수행하게 되므로, 본 발명을 통하여 이러한 임베디드 메모리의 테스트에 있어서 내부적으로 동작하는 타이밍을 정확히 알 수 있다면 정규 동작시 메모리와 로직회로 사이의 내부 인터페이스 타이밍 상에서 발생할 수 있는 결함을 쉽게 찾아낼 수가 있게 된다. 또한 메모리에 대한 자체 불량 분석에서도 큰 이점을 얻을 수 있다.

Description

병합 메모리 로직 소자{A MERGED MEMORY LOGIC DEVICE}
본 발명은 병합 메모리 로직 소자에 관한 것으로서, 특히 임베디드 메모리(embedded memory)의 내부동작 테스트를 용이하도록 한 병합 메모리 로직 소자에 관한 것이다.
최근에는 다음과 같은 이점으로 인해 메모리와 로직회로가 한 칩(chip)에 구현된 병합 메모리 로직(merged memory logic : 이하, "MML"이라고 함) 반도체 소자가 관심을 끌게 되었다. 첫째로, MML 소자는 넓은 내부 IO 버스의 사용이 가능하므로 대역폭이 증가한다. 둘째로, 메모리의 크기 및 기능을 최적화할 수 있다. 셋째로, 기판 면적을 줄일 수 있다. 그러나 메모리와 로직회로를 한 칩에 구현하는데는 다음과 같은 어려움이 있다. 첫째로 메모리 공정과 로직회로 공정이 다른데, 이들을 한 칩에 구현해야 하는 어려움이 있다. 둘째로, 테스트가 어렵다.
MML 소자에서의 임베디드 메모리의 테스트는 MML 칩 내부에 메모리 테스트 로직을 구성하여 테스트하는 방식인 빌트인 셀프 테스트(built in self test : 이하, "BIST"라고 함) 방식이나, 먹스(MUX) 등을 사용하여 외부 패드에서 직접 엑세스하는 직접 메모리 엑세스(direct memory access : 이하, "DMA"라고 함) 방식이 사용되고 있다. 그러나 BIST 방식만을 사용할 경우 메모리 복구(memory repair)가 어렵기 때문에 제품화를 위해서는 아직까지 DMA 방식을 사용하지 않을 수 없다.
도 1은 종래의 병합 메모리 로직 칩에서의 직접 메모리 엑세스 테스트 방법을 도시한 도면이다. 도 1에 도시되어 있는 바와 같이 패드 블록(101), 메모리 셀 어레이(103), 데이터 버퍼 및 테스트 버스 먹스(105), 논리회로(107), 먹스(109), 제어 회로(111)를 구비하고 있다. 패드 블록(101) 내에는 테스트 신호 버퍼(113)가 구비되어 있다. 도 1의 MML 소자는 128 IO를 갖는 임베디드 메모리의 경우로서, 메모리 테스트를 위해서는 외부 패드 수의 제한으로 인해 테스트 버스 먹스(105)를 통해 16 IO로 줄여 출력하게 되며, 테스트 신호 버퍼(113)와 먹스(109)를 다시 거쳐 데이터가 패드(101)로 최종 출력하게 된다. 여기서 테스트 신호 버퍼(113)에서 다시 먹스(109)를 거치는 이유는 MML 칩의 정규 동작시 패드(101)는 메모리의 엑세스 용도로 사용되는 것이 아니라, 로직회로(107)의 신호 입출력 용도로 사용되기 때문에 먹스(109)를 이용하여 메모리 테스트 모드시에만 메모리 입출력 신호로 연결되도록 하기 위함이다.
도 2는 도 1에서의 메모리 테스트 데이터의 출력 경로에 대한 상세도로서, 도 2b는 도 2a의 먹스(203)에 대한 회로도이고, 도 2c는 도 2a의 먹스(207)에 대한 회로도이다. 도 2에는 메모리(201)의 테스트 데이터 출력이 어떤 경로를 통해 최종 패드(211)까지 가는지가 구체적으로 도시되어 있다. 먼저 메모리(201)로부터 출력된 데이터(do)는 먹스(203)와 드라이버(205)를 거쳐 먹스(207)에 입력된다. 먹스(207)에는 로직회로로부터의 출력신호도 입력되며, 메모리 테스트 모드시에 제어신호(test_en)가 하이 레벨이 되면 드라이버(209)를 거쳐 패드(211)로 출력된다. 한편 먹스(207)에서 제어신호(test_en)가 로우 레벨이면 로직회로로부터의 출력신호가 드라이버(209)를 거쳐 패드(211)로 출력된다. 그런데 도 2에 도시되어 있는 바와 같이, MML 칩 내부에서 로직회로와 인터페이스되는 임베디드 메모리의 신호는 패드를 통한 테스트시에 테스트를 위한 여러 경로들을 거치면서 시간적으로 지연되게 된다.
도 3은 도 1에 도시된 종래 MML 소자에서의 메모리 테스트 동작의 타이밍도이다. 패드로 클록신호가 입력되면서 판독을 위한 명령어가 입력되는 경우이다. 내부 클록신호에 대해 tAC1의 시간 지연 후에 내부적으로 메모리로부터 데이터가 판독되나, 도 2와 관련하여 전술한 바와 같이 패드로 출력되기까지는 여러 경로를 거치므로 내부 클록신호에 대해 tAC2의 시간이 지연된 후에 패드로부터 데이터가 출력되게 된다.
즉, 종래의 MML 소자는 DMA 방식에 의해 임베디드 메모리를 테스트할 때 실제 MML 소자 내부에서 동작하는 엑세스 시간(tAC1)과는 다르게 지연되어 나오는 결과(tAC2)를 측정한다. 따라서 기존 방식에 의한 MML 소자 내 임베디드 메모리 테스트 방법으로는 실제 내부에서 동작하는 메모리의 엑세스 시간을 측정하기 힘든 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, DMA 방식에 의해 MML 소자 내의 임베디드 메모리를 테스트할 때에 실제 내부에서 동작하는 메모리의 엑세스 시간을 측정하는 것이 가능한 MML 소자를 제공하는 것을 일 목적으로 한다.
또한 본 발명은 MML 소자 내의 임베디드 메모리에 대한 자체 불량 분석이 가능한 MML 소자를 제공하는 것을 다른 목적으로 한다.
도 1은 종래의 병합 메모리 로직 칩에서의 직접 메모리 엑세스 테스트 방법을 도시한 도면.
도 2는 도 1에서의 메모리 테스트 데이터의 출력 경로에 대한 상세도.
도 3은 도 1에서의 메모리 테스트 동작의 타이밍도.
도 4는 본 발명에 의한 병합 메모리 로직 칩에서의 직접 메모리 엑세스 테스트 방법을 도시한 도면.
도 5는 도 4에서의 내부클록의 출력 경로에 대한 상세도.
도 6은 도 4에서의 메모리 테스트 동작의 타이밍도.
이와 같은 목적을 달성하기 위하여 신규한 구성의 MML 소자가 본 발명으로서 제공된다. 본 발명에 의한 MML 소자는 데이터가 입출력되는 패드부와, 입력된 데이터에 대한 논리 연산을 수행하는 로직부와, 상기 로직부로 논리 연산을 위한 데이터를 제공하거나 상기 로직부로부터 논리 연산된 데이터를 받아 저장하는 메모리 셀 어레이부를 구비하며, 메모리 테스트 모드시에 데이터가 상기 패드부로 전달되는 경로와 상기 병합 메모리 로직 소자 내부에서 상기 메모리 셀 어레이부로 입력되는 클록신호가 상기 패드부로 전달되는 경로가 동일한 로딩(loading) 조건을 갖도록 구성된 것을 특징으로 한다.
메모리 테스트 모드시에 클록신호용 경로가 데이터용 경로와 동일한 로딩 조건을 갖도록 클록신호용 경로에 내부클록 이퀄라이징부(internal clock equalizing means)가 더 구비되는 것이 바람직하다. 또한 정규 모드시에는 로직부와 패드부를 연결시키며 메모리 테스트 모드시에는 메모리 셀 어레이부와 패드부를 연결시키는 스위치부를 더 구비하는 것이 바람직하다.
클록신호용 경로는 내부 메모리 입력 클록을 입력으로 하는 전송게이트와, 전송게이트의 출력을 입력으로 하는 드라이버와, 드라이버의 출력과 로직부의 특정 신호를 입력으로 하는 멀티플렉서와, 멀티플렉서의 출력을 입력으로 하는 최종 출력 드라이버로 이루어진다. 전송게이트는 메모리 테스트 모드시에는 턴온 상태가 되고, 정규 모드시에는 턴오프 상태가 되도록 구성된다. 멀티플렉서는 메모리 테스트 모드시에는 클록신호를 출력시키며, 정규 모드시에는 로직부로부터의 특정 신호를 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리킨다.
도 4는 본 발명에 의한 병합 메모리 로직 칩에서의 직접 메모리 엑세스 테스트 방법을 도시한 도면이다. 도 4에 도시되어 있는 바와 같이, 본 발명에 의한 MML 소자는 패드 블록(301), 메모리 셀 어레이(303), 데이터 버퍼 및 테스트 버스 먹스(305), 로직 회로(307), 먹스(309), 이퀄라이징 회로(311), 제어 회로(313)를 구비하고 있다. 패드 블록(301) 내에는 테스트 신호 버퍼(315)가 구비되어 있다.도 4에서 test_en은 테스트 모드를 인에이블하는 신호로서 먹스(309)와 테스트 신호 버퍼(315)를 제어한다. 도 1에 도시된 종래의 구성과 비교하여, 로직 회로(307)에서 출력된 클록신호가 먹스(309)를 거쳐 입력되며, 이 클록신호를 적절히 지연시켜 패드 블록(301)으로 출력하는 이퀄라이징 회로(311)를 더 구비하고 있는 점에서 구별된다.
패드 블록(301)은 내부에 테스트 신호 버퍼(315)를 구비하고 있다. 패드 블록(301)을 통해 각종 어드레스 신호, 데이터 신호, 제어 신호, 클록 신호등이 MML 소자로 입력되거나 MML 소자로부터 출력된다. 메모리 셀 어레이(303)는 MML 소자에서 사용되는 데이터를 저장하는 역할을 하며, 128 IO를 갖는 경우가 도시되어 있다. 메모리 셀 어레이(303)는 로직 회로(307)로 로직 회로(307)에서 수행되는 논리 연산을 위한 데이터를 제공하거나 또는 로직 회로(307)로부터 로직 회로(307)에서 수행된 논리 연산의 결과를 입력받는다. 데이터 버퍼 및 테스트 버스 먹스(305)는 메모리 셀 어레이(303)의 128 IO를 외부 패드 수의 제한에 따라 16 IO로 줄이는 역할을 한다. 데이터 버퍼 및 테스트 버스 먹스(305)에서 출력된 신호는 테스트 신호 버퍼(315)와 먹스(309)를 거쳐 패드(301)로 최종 출력된다. 테스트 신호 버퍼(315)에서 다시 먹스(309)를 거치는 이유는 전술한 바와 같이, MML 소자의 정규 동작시 패드(301)는 메모리 셀 어레이(303)의 엑세스 용도로 사용되는 것이 아니라, 로직 회로(307) 신호의 입출력 용도로 사용되므로, 메모리 테스트 모드시에만 메모리 입출력 신호로 연결되도록 하기 위함이다.
도 4에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 의한 MML 소자는이퀄라이징 회로(311)가 더 구비되어 있다. 로직 회로(307)에서 생성되어 내부 메모리(303)로 입력되는 내부 클록신호는 먹스(309)를 통해 이퀄라이징 회로(311)로 입력되며, 이 내부 클록신호는 이퀄라이징 회로(311)에서 적절히 지연되고 패드(301)로부터 출력된다.
이러한 구성을 통하여 MML 소자 내부에서 생성되어 임베디드 메모리(303)로 입력되는 내부 클록신호가 패드(301)로 출력되는 경로는 메모리 테스트 모드시에 데이터가 패드(301)로 출력되는 경로와 동일한 로딩(loading) 조건을 갖게 된다.
도 5는 도 4에서의 내부클록의 출력 경로에 대한 상세도이며, 도 5b는 도 5a에 도시된 먹스(507)의 상세 회로도이다. 도 5에 도시되어 있는 바와 같이 로직 회로(501)에서 생성된 클록신호는 디램(DRAM)과 전송게이트(503)로 전달된다. 전송게이트(503)는 테스트 모드 제어신호(test_en)가 하이 레벨이면 로직 회로(501)로부터 수신된 클록신호를 드라이버(505)로 제공한다. 드라이버(505)로부터 출력된 클록신호는 다시 먹스(507)와 드라이버(509)를 경유하여 패드(511)로 출력된다.
도 2에서 먹스(203)가 도 2b에 도시되어 있는 바와 같이 복수의 전송게이트로 구성되어 있다는 것을 고려할 때, 도 2에 도시된 경로를 거쳐 메모리(201)로부터 출력된 데이터가 패드(211)로 출력되는 것과, 도 5에 도시된 경로를 거쳐 로직 회로(501)로부터 출력되어 디램으로 입력되는 내부 클록신호가 패드(511)로 출력되는 것은 그 경로가 서로 동일한 조건임을 주목하라. 따라서 본 발명에 따른 MML 소자의 경우 메모리 테스트 모드시 동일 조건에 의해 출력된 내부 클록신호 대비 출력된 내부 데이터를 측정함으로써 메모리와 로직회로 사이의 내부 동작 엑세스 시간을 정확히 측정할 수 있다.
도 6은 도 4에서의 메모리 테스트 동작의 타이밍도이다. 종래의 구성으로는 도 3에 도시되어 있는 바와 같이, 실제 내부 동작에서의 결과(tAC1)가 패드를 이용한 데이터 엑세스 시간의 측정 결과(tAC2)와 많은 차이를 보이나, 본 발명에 따른 MML 소자의 경우는 실제 내부 동작시간(tAC2)과 패드를 통한 측정 결과(tAC3)가 거의 같음을 알 수 있다.
전술한 바와 같은 구성은 본 발명을 구체적으로 설명하기 위한 실시예일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 상기 구성에 대해 가해질 수 있음을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
정규 동작시 MML 칩 내에서 메모리는 로직회로와 인터페이스되어 내부 동작을 수행하게 되므로, 본 발명을 통하여 이러한 임베디드 메모리의 테스트에 있어서 내부적으로 동작하는 타이밍을 정확히 알 수 있다면 정규 동작시 메모리와 로직회로 사이의 내부 인터페이스 타이밍 상에서 발생할 수 있는 결함을 쉽게 찾아낼 수가 있게 된다. 또한 메모리에 대한 자체 불량 분석에서도 큰 이점을 얻을 수 있다.

Claims (6)

  1. 병합 메모리 로직(merged memory logic) 소자에 있어서,
    데이터가 입출력되는 패드부와,
    입력된 데이터에 대한 논리 연산을 수행하는 로직부와,
    상기 로직부로 논리 연산을 위한 데이터를 제공하거나 상기 로직부로부터 논리 연산된 데이터를 받아 저장하는 메모리 셀 어레이부를
    구비하며,
    메모리 테스트 모드시에 데이터가 상기 패드부로 전달되는 경로와 상기 병합 메모리 로직 소자 내부에서 상기 메모리 셀 어레이부로 입력되는 클록신호가 상기 패드부로 전달되는 경로가 동일한 로딩(loading) 조건을 갖도록 구성된 것을 특징으로 하는 병합 메모리 로직 소자.
  2. 제1항에 있어서,
    메모리 테스트 모드시에 상기 클록신호용 경로가 상기 데이터용 경로와 동일한 로딩 조건을 갖도록 상기 클록신호용 경로에 내부클록 이퀄라이징부(internal clock equalizing means)가 더 구비되는 것을 특징으로 하는 병합 메모리 로직 소자.
  3. 제1항에 있어서,
    정규 모드시에는 상기 로직부와 상기 패드부를 연결시키며 메모리 테스트 모드시에는 상기 메모리 셀 어레이부와 상기 패드부를 연결시키는 스위치부를 더 구비한 것을 특징으로 하는 병합 메모리 로직 소자.
  4. 제1항에 있어서,
    상기 클록신호용 경로는 내부 메모리 입력 클록을 입력으로 하는 전송게이트와, 상기 전송게이트의 출력을 입력으로 하는 드라이버와, 상기 드라이버의 출력과 상기 로직부의 특정 신호를 입력으로 하는 멀티플렉서와, 상기 멀티플렉서의 출력을 입력으로 하는 최종 출력 드라이버로 이루어지는 것을 특징으로 하는 병합 메모리 로직 소자.
  5. 제4항에 있어서,
    상기 전송게이트는 메모리 테스트 모드시에는 턴온 상태가 되고, 정규 모드시에는 턴오프 상태가 되도록 구성된 것을 특징으로 하는 병합 메모리 로직 소자.
  6. 제4항에 있어서,
    상기 멀티플렉서는 메모리 테스트 모드시에는 클록신호를 출력시키며, 정규 모드시에는 로직부로부터의 특정 신호를 출력하는 것을 특징으로 하는 병합 메모리 로직 소자.
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