KR20020018878A - 임베디드 메모리 소자의 테스트 회로 - Google Patents

임베디드 메모리 소자의 테스트 회로 Download PDF

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Abstract

본 발명은 BIST(Built in self test) 로직과 DMT(Direct Memory Test) 구조를 MML칩 내부에 구현한 임베디드 메모리 소자의 테스트 회로에 관한 것으로, 테스트 신호를 입력하는 테스트 패드, 테스트 데이터를 인 아웃하는 인아웃 패드, 테스트 제어 신호를 입력하는 입력 패드, 테스트 동작시에 필요한 클럭 신호를 입력하는 클럭 패드들과,테스트 로직을 저장하는 로직 블록과,상기 테스트 로직에 의해 메모리 코아 블록을 액세스 제어하는 컨트롤러와,상기 클럭 신호 및 테스트 제어 신호 그리고 테스트 데이터를 로직 블록으로 각각 출력하는 제 1,2,3 선택 출력부와,테스트 제어 신호에 의해 doe_d 신호와 doe_1 신호를 인 아웃 패드 블록의 버퍼로 출력하는 제 4 선택 출력부와,상기 테스트 데이터와 라이트 제어 신호를 메모리 코아 블록의 wd 단자로 출력하는 제 6 선택 출력부, 테스트 제어 신호와 어드레스 신호를 메모리 코아 블록의 입력 단자(in)로 출력하는 8 선택 출력부와,상기 메모리 코아 블록의 리드 신호를 메모리 컨트롤러로 출력하는 제 7 선택 출력부와,상기 로직 블록의 출력 신호와 제 7 선택 출력부의 출력 신호를 인 아웃 패드로 출력하는 제 5 선택 출력부를 포함하여 구성된다.

Description

임베디드 메모리 소자의 테스트 회로{TEST CIRCUIT FOR EMBEDDED MEMORY DEVICE}
본 발명은 MML(Merged Memory with Logic)칩에서 메모리 부분을 효율적으로 테스트하기 위하여 BIST(Built in self test) 로직과 DMT(Direct Memory Test) 구조를 MML칩 내부에 구현한 임베디드 메모리 소자의 테스트 회로에 관한 것이다.
지금의 중앙처리장치(CPU)나 그밖에 특수한 목적을 수행하는 프로세서의 처리 속도는 나날이 발전하여 중앙처리장치의 경우, 1년에 약 60%의 속도 증가가 1986년 이후 계속되어오고 있는 반면에, 디램의 경우는 액세스 타임(access time)이 1년에 약 10%정도 개선되어 프로세서와 디램간의 차이(gap)가 점점 더 벌어지고 있는 상황이다.
최근들어 데이터 대역 폭(data band width)을 크게 증가시키고, 칩 간의 버스 선로과 핀의 로드 캡(load cap)으로 인한RC 지연을 줄일 수 있는 방법으로, 메모리(DRAM)와 로직(logic)을 한 칩에 구현하는 MML(Merged Memory and Logic) 방식이 시도되고 있다.
그러나 이와 같이 디램과 로직을 한 칩에 구현하는 경우 디램을 테스트하는 것이 용이하지 않고 테스트 시간도 크게 늘어나며, 그 비용에 있어서도 일반적인 디램과 비교하여 엄청난 증가가 있다.
임베디드(embedded) DRAM을 테스트하는 방법은 내장형 DRAM임에도 단지 DRAM 테스트를 위하여 외부에서 DRAM을 접근할 수 있는 경로를 만들어야 한다.
그리고 패키지화된 후에도 DRAM 테스트를 하기 위해 보통의 로직 동작에서는 불필요한 핀들이 요구된다.
또한 임베디드 DRAM을 내장한 MML 칩을 테스트하기 위해 웨이퍼 상태와 패키지 상태에서 DRAM 테스트 장비와 로직 테스트 장비를 계속 반복 사용하여 테스트를 해야 하므로 테스트 작업의 복잡성이 크다.
종래 MML 칩의 임베디드 DRAM 부분의 테스트는 다음과 같은 순서로 진행한다.
먼저, 프리 리페어(Pre-repair) 테스트를 진행하고, 포스트 리페어(Post-repair) 테스트를 실시한다.
그리고 레페어 단계를 거쳐 패키지(package) 제작을 한다.
이어, 프리 번인(Pre burn-in) 테스트 및 번인 테스트를 진행하고 포스트 번인(Post burn-in) 테스트를 실시하는 순서로 전체 테스트가 이루어진다.
그러나 이와 같은 종래 기술의 임베디드 메모리 소자의 테스트 방법은 다음과 같은 문제가 있다.
내장형 메모리를 테스트하는 경우에도 외부에서 메모리로 접근할 수 있는 경로를 만들어야 하고, 패키지후의 테스트를 위하여 보통의 로직 동작에서는 불필요한 핀들이 요구되어 비효율적이다.
또한 웨이퍼 상태와 패키지 상태에서 메모리 테스트 장비와 로직 테스트 장비를 계속 반복 사용하여 테스트를 해야 하므로 테스트 작업의 복잡성이 크다.
이는 제조 시간과 장비의 오버헤드에 많은 손실을 주는 문제가 있다.
본 발명은 이와 같은 종래 기술의 임베디드 메모리 소자의 테스트 방법의 문제를 해결하기 위한 것으로, 본 발명은 MML(Merged Memory with Logic)칩에서 메모리 부분을 효율적으로 테스트하기 위하여 BIST(Built in self test) 로직과 DMT(Direct Memory Test) 구조를 MML칩 내부에 구현한 임베디드 메모리 소자의 테스트 회로를 제공하는데 그 목적이 있다.
도 1은 본 발명의 제 1 실시예에 따른 임베디드 메모리 소자의 테스트 회로의 구성도
도 2는 본 발명의 제 2 실시예에 따른 임베디드 메모리 소자의 테스트 회로의 구성도
도 3은 본 발명의 제 3 실시예에 따른 임베디드 메모리 소자의 테스트 회로의 구성도
＊도면의 주요 부분에 대한 부호의 설명＊
1. 테스트 패드 2. 인아웃 패드
3. 입력 패드 4. 클럭 패드
5. DRAM 코아 블록 6. DRAM 컨트롤러
7. 로직 블록
이와 같은 목적을 달성하기 위한 본 발명에 따른 임베디드 메모리 소자의 테스트 회로는 테스트 신호를 입력하는 테스트 패드, 테스트 데이터를 인 아웃하는 인아웃 패드, 테스트 제어 신호를 입력하는 입력 패드, 테스트 동작시에 필요한 클럭 신호를 입력하는 클럭 패드들과,테스트 로직을 저장하는 로직 블록과,상기 테스트 로직에 의해 메모리 코아 블록을 액세스 제어하는 컨트롤러와,상기 클럭 신호 및 테스트 제어 신호 그리고 테스트 데이터를 로직 블록으로 각각 출력하는 제 1,2,3 선택 출력부와,테스트 제어 신호에 의해 doe_d 신호와 doe_1 신호를 인 아웃 패드 블록의 버퍼로 출력하는 제 4 선택 출력부와,상기 테스트 데이터와 라이트 제어 신호를 메모리 코아 블록의 wd 단자로 출력하는 제 6 선택 출력부, 테스트 제어 신호와 어드레스 신호를 메모리 코아 블록의 입력 단자(in)로 출력하는 8 선택 출력부와,상기 메모리 코아 블록의 리드 신호를 메모리 컨트롤러로 출력하는 제 7 선택 출력부와,상기 로직 블록의 출력 신호와 제 7 선택 출력부의 출력 신호를 인 아웃 패드로 출력하는 제 5 선택 출력부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 임베디드 메모리 소자의 테스트 회로에 관하여 상세히 설명하면 다음과 같다.
본 발명은 복잡한 테스트 순서를 좀더 간략화하기 위해 BIST라는 MML칩에 로직을 내장하여 스스로 DRAM을 테스트하는 구조를 도입할 수 있도록 한 것으로, BIST는 메모리 테스트 장비가 하던 일을 로직으로 구현하여 내장시킨 것으로 복잡한 테스트 순서 및 장비의 오버헤드를 줄이는 역할을 한다.
또 BIST가 아닌 직접 접근에 의한 메모리 테스트도 혼용할 수 있는데 이를 DMT 모드라 하고 이를 메모리의 리페어를 위한 웨이퍼 수준의 테스트에 응용할 수 있도록한 것이다.
먼저, 본 발명의 제 1 실시예에 따른 임베디드 메모리 소자의 테스트 회로에 관하여 설명하면 다음과 같다.
도 1은 본 발명의 제 1 실시예에 따른 임베디드 메모리 소자의 테스트 회로의 구성도이다.
도 1은 DMT만을 적용시킨 MML칩의 개념을 나타낸 것으로, 이 경우 DRAM의 테스트를 위해서 내부적으로 DRAM에 접근하는 경로를 두 가지로 나눈다.
그 구성은 먼저, 테스트 신호를 입력하는 테스트 패드(1)와, 테스트 데이터를 인 아웃하는 인아웃 패드(2)와, 테스트 제어 신호를 입력하는 입력 패드(3)와, 테스트 동작시에 필요한 클럭 신호를 입력하는 클럭 패드(4)와, 테스트 로직을 저장하는 로직 블록(7)과, 테스트 동작시에 로직 블록(7)의 테스트 로직에 의해 DRAM 코아 블록(5)을 액세스 제어하는 DRAM 컨트롤러(6)와, 테스트 신호에 의해 클럭 패드(4)의 클럭 신호를 로직 블록(7)으로 출력하는 제 1 선택 출력부(8a)와, 테스트 신호에 의해 입력 패드(3)의 테스트 제어 신호를 로직 블록(7)으로 출력하는 제 2 선택 출력부(8b)와, 테스트 신호에 의해 테스트 데이터를 로직 블록(7)으로 출력하는 제 3 선택 출력부(8c)와, 테스트 제어 신호에 의해 doe_d 신호와 doe_1 신호를 인 아웃 패드 블록의 버퍼로 출력하는 제 4 선택 출력부(8d)와, 상기 제 3 선택 출력부(8c)의 테스트 데이터와 DRAM 컨트롤러(6)의 라이트 제어 신호를 테스트 제어 신호에 의해 출력하는 제 6 선택 출력부(8f)와, 제 6 선택 출력부(8f)의 출력 신호를 버퍼링하여 DRAM 코아 블록(5)의 wd 단자로 출력하는 버퍼(9a)와, 제 2 선택 출력부(8b)의 테스트 제어 신호와 DRAM 컨트롤러(6)의 어드레스 신호를 테스트 제어 신호에 의해 DRAM 코아 블록(5)의 입력 단자(in)로 출력하는 8 선택 출력부(8h)와, 상기 DRAM 코아 블록(5)의 리드 신호를 테스트 제어 신호에 의해 출력하는 제 7 선택 출력부(8g)와, 제 7 선택 출력부(8g)의 출력 신호를 버퍼링하여 DRAM 컨트롤러(6)로 출력하는 버퍼(9b)와, 로직 블록(7)의 출력 신호와 제 7 선택 출력부(8g)의 출력 신호를 테스트 제어 신호에 의해 인 아웃 패드(2)로 출력하는 제 5 선택 출력부(8e)로 구성된다.
정상 동작에서는 DRAM 컨트롤러(6)가 DRAM을 접근하는 경로와 테스트를 위해 외부에서 직접 DRAM을 접근하는 경로로 나뉜다. 도 1에서 이와 같이 DRAM 코아 블록(5)의 액세스 경로를 나누는 신호가 테스트 패드(1)에서 입력되는 테스트 제어신호(test)이다.
만약, 패드 리미트인 경우 또는 패드의 수를 줄이려는 경우 정상 동작에서는 사용하지 않는 DRAM의 직접 접근용 패드를 로직 패드들과 MUX를 사용하여 공유할 수 있게 구성한 것이다.
그리고 도 2와 도 3은 BIST를 사용하여 BIST와 DMT 두 가지로 DRAM을 테스트할 수 있도록 한 것이다.
즉, 정상 동작과 함께 3가지 모드가 존재하게 되는데 이를 구분하기 위하여 테스트 패드와 BIST 인에이블 신호(BIST_EN)를 입력하는 BIST 입력 패드 두 개의 패드를 더 사용한 것이다.
만약, BIST의 clock을 따로 사용하는 경우에는 이를 위해 패드가 하나 더 필요하게 된다. 그 외의 BIST의 입력, 출력 패드들은 로직 블록을 액세스하는 패드들과 공유시킬 수 있다.
BIST의 위치도 도 2에서와 같이, DRAM 코아 블록과 DMT 경로 사이에 위치시키는 방법과 도 3에서와 같이, DRAM 코아 블록과 DRAM 컨트롤러 사이에 위치시키는 방법이 있다.
먼저, 도 2에서와 같이 BIST의 위치를 DRAM 코아 블록과 DMT 경로 사이에 위치시키는 경우에는 먼저, 테스트 신호(testb)를 입력하는 테스트 패드(11)와, 테스트 데이터를 인 아웃하는 인아웃 패드(12)와, 테스트 제어 신호를 입력하는 입력 패드(13)와, 테스트 동작시에 필요한 클럭 신호를 입력하는 클럭 패드(14)와, 테스트 로직을 저장하는 로직 블록(17)과, 테스트 동작시에 로직 블록(17)의 테스트 로직에 의해 DRAM 코아 블록(15)을 액세스 제어하는 DRAM 컨트롤러(16)와, BIST 테스트 동작시에 BIST 인에이블 신호(BIST_EN)를 입력하는 BIST 입력 패드(19)와, BIST 동작시에 사용되는 클럭 신호를 입력하는 BIST 클럭 패드(20)와, 테스트 신호에 의해 클럭 패드(14)의 클럭 신호를 로직 블록(17)으로 출력하는 제 1 선택 출력부(22a)와, 테스트 신호에 의해 입력 패드(23)의 테스트 제어 신호를 로직 블록(27)으로 출력하는 제 2 선택 출력부(22b)와, 테스트 신호에 의해 테스트 데이터를 로직 블록(17)으로 출력하는 제 5 선택 출력부(22e)와, 테스트 제어 신호에 의해 doe_d 신호와 doe_1 신호를 인 아웃 패드 블록의 버퍼로 출력하는 제 6 선택 출력부(22f)와, BIST 인에이블 신호에 의해 BIST 클럭 신호를 BIST 블록(21)으로 출력하는 제 3 선택 출력부(22c)와, BIST 인에이블 신호에 의해 BIST 블록의 출력값과 로직 블록(17)의 출력 신호를 선택적으로 출력 패드(18)로 출력하는 제 4 선택 출력부(22d)와, 상기 BIST 블록(21)의 테스트 데이터와 DRAM 컨트롤러(16)의 라이트 제어 신호를 테스트 제어 신호에 의해 출력하는 제 8 선택 출력부(22h)와, 제 8 선택 출력부(22h)의 출력 신호를 버퍼링하여 DRAM 코아 블록(15)의 wd 단자로 출력하는 버퍼(23a)와, 상기 BIST 블록(21)의 테스트 제어 신호와 DRAM 컨트롤러(16)의 어드레스 신호를 테스트 제어 신호에 의해 DRAM 코아 블록(15)의 입력 단자(in)로 출력하는 제 10 선택 출력부(22j)와, 상기 DRAM 코아 블록(15)의 리드 신호를 테스트 제어 신호에 의해 출력하는 제 9 선택 출력부(22i)와, 제 9 선택 출력부(22i)의 출력 신호를 버퍼링하여 DRAM 컨트롤러(16)로 출력하는 버퍼(23b)와, 로직 블록(17)의 출력 신호와 제 9 선택 출력부(22i)의 출력 신호를 테스트 제어 신호에의해 인 아웃 패드(12)로 출력하는 제 7 선택 출력부(22g)로 구성된다.
그리고 BIST 블록을 DRAM 코아 블록과 DRAM 컨트롤러 사이에 위치시키는 경우에는 먼저, 테스트 신호를 입력하는 테스트 패드(31)와, 테스트 데이터를 인 아웃하는 인아웃 패드(32)와, 테스트 제어 신호를 입력하는 입력 패드(33)와, 테스트 동작시에 필요한 클럭 신호를 입력하는 클럭 패드(34)와, 테스트 로직을 저장하는 로직 블록(37)과, 테스트 동작시에 로직 블록(37)의 테스트 로직에 의해 DRAM 코아 블록(35)을 액세스 제어하는 DRAM 컨트롤러(36)와, 테스트 신호에 의해 클럭 패드(34)의 클럭 신호를 로직 블록(37)으로 출력하는 제 1 선택 출력부(42a)와, 테스트 신호에 의해 입력 패드(33)의 테스트 제어 신호를 로직 블록(37)으로 출력하는 제 2 선택 출력부(42b)와, 테스트 신호에 의해 테스트 데이터를 로직 블록(37)으로 출력하는 제 3 선택 출력부(42c)와, 테스트 제어 신호에 의해 doe_d 신호와 doe_1 신호를 인 아웃 패드 블록의 버퍼로 출력하는 제 4 선택 출력부(42d)와, 상기 제 3 선택 출력부(42c)의 테스트 데이터와 DRAM 컨트롤러(36)의 라이트 제어 신호를 테스트 제어 신호에 의해 출력하는 제 6 선택 출력부(42f)와, 제 6 선택 출력부(42f)의 출력 신호를 버퍼링하여 DRAM 코아 블록(35)의 wd 단자로 출력하는 버퍼(43a)와, BIST 테스트 동작시에 BIST 인에이블 신호(BIST_EN)를 입력하는 BIST 입력 패드(39)와, BIST 동작시에 사용되는 클럭 신호를 입력하는 BIST 클럭 패드(40)와, BIST 인에이블 신호에 의해 BIST 클럭 신호를 BIST 블록(41)으로 출력하는 제 9 선택 출력부(42i)와, BIST 인에이블 신호에 의해 BIST 블록의 출력값과 로직 블록(37)의 출력 신호를 선택적으로 출력 패드(38)로 출력하는 제 10 선택 출력부(42j)와, 상기 BIST 블록(41)의 라이트 제어 신호와 제 2 선택 출력부(42b)의 데이터 신호를 테스트 제어 신호에 의해 출력하는 제 6 선택 출력부(42f)와, 제 6 선택 출력부(42f)의 출력 신호를 버퍼링하여 DRAM 코아 블록(35)의 wd 단자로 출력하는 버퍼(43a)와, 상기 BIST 블록(41) 및 제 2 선택 출력부(42b)의 테스트 제어 신호와 어드레스 신호를 테스트 제어 신호에 의해 DRAM 코아 블록(35)의 입력 단자(in)로 출력하는 제 8 선택 출력부(42h)와, 상기 DRAM 코아 블록(35)의 리드 신호를 테스트 제어 신호에 의해 출력하는 제 7 선택 출력부(42g)와, 제 7 선택 출력부(42g)의 출력 신호를 버퍼링하여 BIST 블록(41)으로 출력하는 버퍼(43b)와, 로직 블록(37)의 출력 신호와 제 7 선택 출력부(42g)의 출력 신호를 테스트 제어 신호에 의해 인 아웃 패드(22)로 출력하는 제 5 선택 출력부(42e)로 구성된다.
이와 같은 경우에는 테스트 패드가 DRAM의 직접 접근 경로와 내부적 접근 경로로 나누어 지고 내부 접근 경로가 선택된 경우 BIST 입력 패드(39)가 DRAM 컨트롤러(36)에서 오는 신호와 BIST 블록(41)에서 생성하는 신호를 선택하여 DRAM 코아 블록(35)에 인가하게 된다.
이와 같은 본 발명에 따른 임베디드 메모리 소자의 테스트 회로는 다음과 같은 효과가 있다.
MML칩의 DRAM 부분을 테스트시에 웨이퍼 상태에서 DMT와 BIST에 의한 테스트를 모두 가능하게 하고 패키지 상태에서 BIST에 의한 테스트를 가능하게 한다.
또한, 로직 패드를 공유함으로써 패드의 오버헤드를 줄일 수 있어 테스트의 비용을 줄이고 신뢰성을 높이는 효과가 있다.

Claims (5)

  1. 테스트 신호를 입력하는 테스트 패드, 테스트 데이터를 인 아웃하는 인아웃 패드, 테스트 제어 신호를 입력하는 입력 패드, 테스트 동작시에 필요한 클럭 신호를 입력하는 클럭 패드들과,
    테스트 로직을 저장하는 로직 블록과,
    상기 테스트 로직에 의해 메모리 코아 블록을 액세스 제어하는 컨트롤러와,
    상기 클럭 신호 및 테스트 제어 신호 그리고 테스트 데이터를 로직 블록으로 각각 출력하는 제 1,2,3 선택 출력부와,
    테스트 제어 신호에 의해 doe_d 신호와 doe_1 신호를 인 아웃 패드 블록의 버퍼로 출력하는 제 4 선택 출력부와,
    상기 테스트 데이터와 라이트 제어 신호를 메모리 코아 블록의 wd 단자로 출력하는 제 6 선택 출력부, 테스트 제어 신호와 어드레스 신호를 메모리 코아 블록의 입력 단자(in)로 출력하는 8 선택 출력부와,
    상기 메모리 코아 블록의 리드 신호를 메모리 컨트롤러로 출력하는 제 7 선택 출력부와,
    상기 로직 블록의 출력 신호와 제 7 선택 출력부의 출력 신호를 인 아웃 패드로 출력하는 제 5 선택 출력부를 포함하여 구성되는 것을 특징으로 하는 임베디드 메모리 소자의 테스트 회로.
  2. 제 1 항에 있어서, BIST 블록을 코아 블록과 DMT 경로 사이에 더 구성하거나, DRAM 코아 블록과 DRAM 컨트롤러 사이에 더 구성하여 정상 동작 모드, BIST 모드, DMT 모드 동작할 수 있도록 테스트 패드와 BIST 인에이블 신호(BIST_EN)를 입력하는 BIST 입력 패드, BIST 클럭 패드를 더 포함하는 것을 특징으로 하는 임베디드 메모리 소자의 테스트 회로.
  3. 제 2 항에 있어서, BIST 블록의 입력, 출력 패드들은 메모리 로직 블록을 액세스하는 패드들과 공유하는 것을 특징으로 하는 임베디드 메모리 소자의 테스트 회로.
  4. 제 2 항에 있어서, BIST의 위치를 DRAM 코아 블록과 DMT 경로 사이에 위치시키는 경우에는 테스트 신호에 의해 클럭 신호, 테스트 제어 신호, 테스트 데이터를 각각 로직 블록으로 출력하는 제 1,2,5 선택 출력부와,
    테스트 제어 신호에 의해 doe_d 신호와 doe_1 신호를 인 아웃 패드 블록의 버퍼로 출력하는 제 6 선택 출력부와,
    BIST 인에이블 신호에 의해 BIST 클럭 신호를 BIST 블록으로 출력하는 제 3 선택 출력부와,
    BIST 인에이블 신호에 의해 BIST 블록의 출력값과 로직 블록의 출력 신호를 선택적으로 출력 패드로 출력하는 제 4 선택 출력부와,
    상기 BIST 블록의 테스트 데이터와 메모리 컨트롤러의 라이트 제어 신호를테스트 제어 신호에 의해 출력하는 제 8 선택 출력부와,
    상기 BIST 블록의 테스트 제어 신호와 메모리 컨트롤러의 어드레스 신호를 테스트 제어 신호에 의해 메모리 코아 블록의 입력 단자(in)로 출력하는 제 10 선택 출력부와,
    상기 메모리 코아 블록의 리드 신호를 테스트 제어 신호에 의해 출력하는 제 9 선택 출력부와,
    로직 블록의 출력 신호와 제 9 선택 출력부의 출력 신호를 테스트 제어 신호에 의해 인 아웃 패드로 출력하는 제 7 선택 출력부를 포함하여 구성되는 것을 특징으로 하는 임베디드 메모리 소자의 테스트 회로.
  5. 제 2 항에 있어서, BIST 블록을 DRAM 코아 블록과 DRAM 컨트롤러 사이에 위치시키는 경우에는 테스트 신호에 의해 클럭 신호, 테스트 제어 신호, 테스트 데이터를 각각 로직 블록으로 출력하는 제 1,2,3 선택 출력부와,
    테스트 제어 신호에 의해 doe_d 신호와 doe_1 신호를 인 아웃 패드 블록의 버퍼로 출력하는 제 4 선택 출력부와,
    상기 제 3 선택 출력부의 테스트 데이터와 메모리 컨트롤러의 라이트 제어 신호를 테스트 제어 신호에 의해 출력하는 제 6 선택 출력부와,
    BIST 인에이블 신호에 의해 BIST 클럭 신호를 BIST 블록으로 출력하는 제 9 선택 출력부와,
    BIST 인에이블 신호에 의해 BIST 블록의 출력값과 로직 블록의 출력 신호를선택적으로 출력 패드로 출력하는 제 10 선택 출력부와,
    상기 BIST 블록의 라이트 제어 신호와 제 2 선택 출력부의 데이터 신호를 테스트 제어 신호에 의해 출력하는 제 6 선택 출력부와,
    상기 BIST 블록 및 제 2 선택 출력부의 테스트 제어 신호와 어드레스 신호를 테스트 제어 신호에 의해 메모리 코아 블록의 입력 단자(in)로 출력하는 제 8 선택 출력부와,
    상기 메모리 코아 블록의 리드 신호를 테스트 제어 신호에 의해 출력하는 제 7 선택 출력부와,
    로직 블록의 출력 신호와 제 7 선택 출력부의 출력 신호를 테스트 제어 신호에 의해 인 아웃 패드로 출력하는 제 5 선택 출력부를 포함하고 구성되는 것을 특징으로 하는 임베디드 메모리 소자의 테스트 회로.
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