JP2003050269A - アルゴリズム的にプログラム可能なメモリテスタにおけるトリガ信号生成方法 - Google Patents

Abstract

(57)【要約】 【課題】 アルゴリズム的性質を持つテストプログラム
を実行するメモリテスタのスコープモードにおいて、ト
リガ信号を生成するための方法を提供する。 【解決手段】 ＤＵＴ１４を動作させるための既存ハー
ドウエアおよびテストプログラムのどの部分が実行され
ているかに基づいてトリガ仕様が定義される。電圧閾値
及びサンプルタイミングオフセットの掃引で安定した波
形を得るため、メモリテスタは、トリガ発生後のテスト
プログラムの最初のパス間に発信された所定数の送信ベ
クトルのターゲットシーケンスを記憶する。次に、テス
トプログラムを再開し、トリガが発生すると、さらなる
送信ベクトルが、記憶されたターゲットシーケンスから
発信され、閾電圧値およびサンプルタイミングオフセッ
トの組み合わせが切り換わる。ターゲットシーケンスに
対する受信ベクトルを記憶し、記憶されたデータに基づ
いて所望の波形が生成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】（関連出願の参照）本開示
は、「Ｅｒｒｏｒ Ｃａｔｃｈ ＲＡＭ ｆｏｒ Ｍｅ
ｍｏｒｙ Ｔｅｓｔｅｒ Ｈａｓ ＳＤＲＡＭ Ｍｅｍ
ｏｒｙ Ｓｅｔｓ Ｃｏｎｆｉｇｕｒａｂｌｅ ｆｏｒ
Ｓｉｚｅ ａｎｄ Ｓｐｅｅｄ」と題する米国特許出
願第０９／６６５，８９２号（２０００年９月２０日の
出願であり、参照により本明細書に組み込まれる）に記
載された情報に関連したものである。本願が対象とする
主題は、半導体メモリを試験するための比較的大型で複
雑なシステムの動作の一部に関わるものである。記載し
たメモリテスタはそれ自体の中に、試験を実施可能とす
る全体的な枠組みの一構成要素として、拡張メモリサブ
システムを含む。このメモリサブシステムの特定の機能
が本願の対象とするところであり、それらは開示した新
規な主題の一部に関して好ましい基盤として作用する。
製品の経済面からの理由、そしてテスタ中により多くの
メモリ容量を設けたいという要求から、ランダムアドレ
ス指定方式においても高速ではあるが高価なＳＲＡＭに
代え、安価なメモリ（ランダムアクセスにおいては処理
速度が遅いＤＲＡＭ）を使用し得る方法が開発された。
この結果、様々な他のメモリサブシステム構成と組み合
わせた場合にメモリグループ内での多重化やメモリバン
ク間でのインターリーブ処理と同時にこれらを可変長語
として実現することも含む極めて複雑なものとなってし
まった。一方で、本開示に求める特定の要件は、ＳＲＡ
Ｍのみを使用したシステムにおいてその複雑性を大幅に
緩和して実現することが出来る。しかしながら、その経
済面での犠牲は著しく、その完成品は技術者の興味対象
にこそなれ商業的には立ち行き得ない程高価になってし
まう可能性が高い。本開示は、完全にＳＲＡＭのみでシ
ステムを構成することも勿論可能ではあるが、必ずしも
そうすることを前提にしないという、中間的なスタンス
を取るものである。その成り行き上、ＤＲＡＭ技術を含
むこととなったが、本願の基本原理を簡潔に説明するた
めに、ＤＲＡＭ技術の内部処理に関する複雑な詳細説明
の多くを差し控えた。本開示内容に簡単に目を通しただ
けでも、多くの関心事（様々なインターリーブ方式やア
ドレス指定方式及びこれらがどのように異なる処理モー
ドと関係するのか等）が省略されていることに気づくか
も知れない。しかしながら、本明細書に開示することを
意図した技術及び要件は、一部の場合においては記載を
省略した事項から若干の影響を受けるものもあるが、基
本的にこれらとは関連性が薄いことがわかってもらえる
ものと思われる。従って、対象とする主な問題の周囲に
ある要素の中には、一部詳細説明を省いたものもある。
上述した特許出願に開示された内容は、ＤＲＡＭ技術に
関する詳細を補足するものである。本明細書の開示内容
によりメモリのサブシステムに関して更なる問題が提起
されていると感じた場合、上記出願の開示内容を見れば
答えを見つけることが出来るかと思われる。上記出願を
参照により本明細書に組み込むことにより、その存在を
明らかにした理由はそこにある。

【０００２】これを踏まえた上で、これら２つの開示の
教示内容を組み合わせようと望んでもそれは出来ない。
上記出願では、対象となるメモリの全体がエラー捕捉Ｒ
ＡＭ（ＥＣＲ）と呼ばれ、これが複数のメモリセットに
分割されるという考え方に基づいている。上記出願にお
いては、他の同様の機能も予想はされるものの、ＥＣＲ
がほぼ唯一の対象メモリ機能であるため、この考え方は
容易に適合する。しかしながら、本願を準備する過程で
熟慮した結果、対象メモリ全体を説明する上で、「内部
テストメモリ」という語を使用した方が都合が良いこと
がわかった。これは、４個の別個のそして独立したメモ
リセットであり、その内部において適当な構成で様々な
機能メモリ機構（ＥＣＲを含む）を定義することが出来
るというものである。従って、上記出願においては、Ｅ
ＣＲ中にメモリセットが含まれているかのように開示さ
れているが、本願においては逆となっている。しかしな
がら、いずれの記載においても、全体的に見れば同じシ
ステムに見られる主題が説明されているのである。それ
らの相違点は用語の用法の違いに負うところが大きく、
２つの出願の記載内容の間に矛盾があるかのように見え
ても、記載されているメモリサブシステム処理におけ
る、より下位レベルの詳細では、そのような矛盾は解消
される。上記出願について触れたのは、これに記載され
た詳細を提供するためである。

【０００３】本願の主題は更に、「Ｍｅｍｏｒｙ Ｔｅ
ｓｔｅｒ ｗｉｔｈ Ｅｎｈａｎｃｅｄ Ｐｏｓｔ Ｄ
ｅｃｏｄｅ」と題する米国特許出願第０９／７０２，６
３１号（２０００年９月３１日出願）にも関連してい
る。本願は、この出願の開示内容から、その図５に関連
するかなりの部分を借り、部分的変更及び追加を加えた
後に本願の図５として使用している。この出願と共通の
内容が本願の文脈から外れたように見えてしまう可能性
を考慮すると同時に本願の開示内容の簡潔性を考え、上
述の「Ｍｅｍｏｒｙ Ｔｅｓｔｅｒ ｗｉｔｈ Ｅｎｈ
ａｎｃｅｄ Ｐｏｓｔ Ｄｅｃｏｄｅ」も参照により本
明細書に組み込むことにする。

【０００４】

【従来の技術】電子装置やその機能の日常生活における
浸透は極めて著しい。人々の多くは多岐にわたる雑多な
目的で家庭用パーソナルコンピュータ等と共に複数の生
産的ツールを所有している。多くの個人向けの生産的電
子装置は何らかの形態で不揮発性メモリを含んでいる。
携帯電話は電源を切ってもユーザーがプログラムした電
話番号や設定を保持出来るように不揮発性メモリを用い
ている。ＰＣＭＣＩＡカードの場合、コンピュータのス
ロットから取り外された状態でも情報を維持することが
出来るように不揮発性メモリを使う。他の多くの一般的
な電子装置も同様に、電源が供給されないアセンブリ内
の不揮発性メモリの長期保存能力を利用しているのであ
る。

【０００５】電子装置メーカーに不揮発性メモリを販売
する不揮発性メモリの製造者は、自社で製造したメモリ
が適正な動作を行うかを、テスタを用いて確認しなけれ
ばならない。不揮発性メモリは大量に一貫して低コスト
で製造、販売されるため、個々の製品の試験に要する時
間は可能な限り短くすることが非常に重要である。不揮
発性メモリの購入者は、購入したメモリ素子をより高額
なアセンブリに組み込む際、コストを節約するために最
小限度の試験のみ、或いは無試験で済むように望むこと
から、メモリ製造者は高い出荷歩留まりを要求される。
従ってメモリの試験手順は、不適合品の大部分、望まし
くは全ての不適合品を１回の試験工程において識別し得
るように、充分に高い効率を提供するものでなくてはな
らないのである。

【０００６】不揮発性メモリの大型化、高密度化及び複
雑化が進むに伴い、テスタはこれらの寸法及び複雑性へ
の対応を、試験時間を大幅に増大させることなく行うこ
とを要求される。メモリテスタは連続的に稼動させる場
合も多く、その試験時間は最終部品のコストにおいて大
きい部分を占めるものと考えられている。また、テスタ
はメモリ素子の進化及び改良に伴ってメモリ素子に加え
られたこれらの変化に容易に適合出来なければならな
い。不揮発性メモリ試験において特徴的な他の問題は、
メモリのセルへの書き込みが何度も繰り返されると、そ
の製品の全体的な寿命性能が劣化する可能性があるとい
う点である。不揮発性メモリの製造者は、特別な試験モ
ードをメモリ素子中に組み込むことにより試験に関わる
多くの問題に対処している。これらの試験モードはメモ
リの購入者によって使用されるものではなく、製造者が
アクセスすることでメモリの全て、又は大部分を可能な
限り短時間で効率良く試験することが出来るものであ
る。不揮発性メモリの中には試験工程中に修復可能なも
のもある。従ってテスタは、修復の必要性、修復箇所、
必要な修復の種類を識別するものでなくてはならず、ま
た更に適切な修復を実施出来なければならない。このよ
うな修復工程には、メモリ中の特定の不適合部分を検
出、分離することが出来るテスタが必要である。修復機
能と共にこの特別な試験モードの利点を有効に活用する
ためには、素子から期待される応答に基づいた条件分岐
をサポートするテストプログラムを実行することが出来
るテスタの使用が有益である。

【０００７】メモリを試験するプロセスは、概念的観点
から見るとアルゴリズム的プロセスである。例えば、一
般的な試験にはメモリセルに０又は１を書き込みながら
メモリアドレスを順次増分又は減分して行くものが含ま
れる。１メモリサイクル中に書き込まれる、又は読み出
される１及び０の集合を、一般的に「ベクトル」と呼
び、ベクトルのシーケンスを「パターン」と呼ぶ。試験
はチェッカーボード、ウォーキング（walking）１、お
よびバタフライパターンのようなパターンをメモリ空間
に書き込むことを含むのが一般的である。試験開発者は
アルゴリズム的構造の助けを借りることにより、より容
易かつ効率的にテストパターンを作成するためのプログ
ラムを生成することが出来る。アルゴリズム的に一貫し
たテストパターンはデバッグが容易であり、期待通りに
動かないパターン部分を分離するための論理的方法の使
用を容易にする。プログラムループ中で繰り返す命令及
びコマンドを使用してアルゴリズム的に作成されたテス
トパターンは、使用するテスタのメモリ空間が小さい。
従って、メモリテスタはアルゴリズム的テストパターン
作成能力を持つものが望ましい。

【０００８】信号エッジの正確な配置及び検出もまた、
不揮発性メモリのテスタの効率に関連して考慮されるも
のである。指定マージンにおいては不適合でありつつも
中心においてはほぼ適合した部品を捕捉するには、不揮
発性メモリテスタは各信号エッジを他の信号エッジに対
して時間的に正確に配置出来なければならない。更に、
どの時点において信号エッジが受信されたかを正確に測
定する能力も重要である。従って不揮発性メモリテスタ
は充分な柔軟性と、刺激及び被試験デバイス（ＤＵＴ）
であるメモリからの応答のタイミングと配置に対する充
分な制御性を持っていなければならないのである。

【０００９】メモリテスタは、ＤＵＴに印加（刺激）す
る送信ベクトルを生成し、期待される返信（応答）とし
てのベクトルを受信するものであると言われている。こ
れらのベクトルを生成するアルゴリズム的論理素子は、
一般的にこれらの生成をベクトル中の特定のビットがど
のようにＤＵＴ中の特定の信号パッドへ、または、特定
の信号パッドから送られるかを考慮することなく行うこ
とが出来る。これはメモリテスタが信号を端子へ、また
は、端子からルーティングするためのマッピング機構を
含むためである。

【００１０】メモリテスタは試験処理を容易にするため
に用いられる内部テストメモリを有する。この内部テス
トメモリは、リアルタイム生成しない場合の送信ベクト
ルの事前記憶や受信ベクトルの記憶、そして試験中に得
たＤＵＴ挙動に係わるエラー表示情報及びその他の情報
の記憶を含む幾つかの用途に用いられる。（ＳＲＡＭを
用いたメモリテスタ内部のハウスキーピング処理も「内
部メモリ」と呼ばれるメモリの処理範囲に入るものと思
われるが、これらはテスタの内部処理専用のものであっ
てアルゴリズムレベルではわかりにくい傾向にあり、内
部制御レジスタに相当するものである。このようなメモ
リは、本明細書において「内部制御メモリ」と呼び、Ｄ
ＵＴへの刺激及びＤＵＴからの応答に直接的に係わるビ
ットパターンの記憶に用いるメモリを指す語である「内
部テストメモリ」からは除外する。）当然のことなが
ら、この内部テストメモリは実施される試験と少なくと
も同じ速度で動作することが出来なければならない。ご
く一般的な方式は、内部テストメモリ（又はその一部）
を、ＤＵＴに印加されるアドレスと同じ（又はそれから
派生したもの）アドレスで指定するものである。この場
合に内部テストメモリ中のアドレス指定された場所に記
憶される情報は、試験が実施される間にＤＵＴの同じア
ドレスにおいて生じた挙動を何らかの形で表すものであ
る。テストプログラム中のアルゴリズム的配慮により連
続する送信ベクトルに関わるアドレスのシーケンスが任
意である場合もある。従って内部メモリは、高速性及び
ランダムアドレス指定能力という２つの性質を持ってい
なければならない。高速かつ制御も容易で、完全なラン
ダムアドレス指定が可能であるメモリとしてすぐに思い
浮かべられるのはＳＲＡＭである。実際、従来のメモリ
テスタもＳＲＡＭを内部テストメモリとして採用してい
る。

【００１１】残念ながら、ＳＲＡＭはかなり高価なもの
であり、それにより、メモリテスタが使用出来る内部テ
ストメモリの容量が制限されている。この結果、メモリ
テスタの機能性にはメモリ不足による限界がある。ＤＲ
ＡＭはこれよりも大幅に安価ではあるものの、高速処理
においてはランダムアドレス指定が出来ない。

【００１２】メモリテスタの内部メモリとしてＳＲＡＭ
に代えてＤＲＡＭを使用することが出来る。以下の概要
説明でも簡単に触れるが、内部テストメモリとして使用
するためにＤＲＡＭの処理速度をいかに上げることが出
来るかという問題は、使用するＤＲＡＭの速度を上げる
かわりにその容量を大きくすることにより解消すること
が出来る。これには、ＤＲＡＭの同種の複数のバンクを
グループとして取り扱う。１グループ中の異なるメモリ
バンクへの信号をインターリーブする処理と、このよう
なバンクグループ間で多重化する処理とを組み合わせる
ことにより、各バンクにおけるメモリトラフィックをそ
のバンクが処理し得る速度にまで落とすのである。（読
者の便宜をはかるためにこの技術の概要を簡単に説明す
る。この技術の構造的側面及びこれに関連する用語が、
以下に開示する発明的主題を説明する上で有用であるた
めである。）

【００１３】各々が４つのバンクから成る３つのグルー
プ間において３路（three-way）多重化し、これに１グ
ループへの信号トラフィックに対する柔軟な４倍インタ
ーリービング方式を組み合わせることにより、要するメ
モリバスは３本のみでありながら処理速度を１２倍近く
向上させることが出来る。マルチプレクサへの次のグル
ープの選択を行うためのラウンドロビン方式は単純であ
り、各グループに対するインターリーブ機構が最後に割
り当てられたタスクを完了するために必要な時間が各機
構に確実に与えられるようになっている。１グループに
おける全てのインターリーブアクセスは、これも単純な
ラウンドロビン選択方式で選択される次のバンク（その
グループ中の）に実施される。この構成においては、１
２バンクの各々が使用可能アドレス空間全体を表すもの
であり、いずれの書き込みサイクルも、これら１２バン
クのいずれか１つをアクセスすることになる。これは、
いずれの対象アドレス或いは対象アドレス集合も１２バ
ンク全体に広がって位置しているためにそのＤＵＴの試
験中に生じた不具合を知るためには試験終了時に１２バ
ンク全てを調べなければならないことを意味している。
従って特定のチャネルは１２ビットで表される（各バン
クから１ビットで、そのバンクに関する、ワード中のそ
のビットの位置はチャネルにより決定する）。

【００１４】しかしながら、不具合情報を得るために１
２バンクの全てを個々に（手動で）照会しなければなら
ないとなれば厄介である。従ってあるアドレスにおける
読み出しサイクル中に１２バンク全ての結果を自動的に
「合成」（合併）して統合化された結果を得るユティリ
ティ機構が設けられている。これにより、統合化された
データを後に最高速度で読み出すことが可能となる。一
実施例においては、ランダムアドレス指定されたメモリ
トランザクションについての最高速度が１００ＭＨｚで
ある。

【００１５】３３ＭＨｚでも充分であるとされる場合、
ランダムアクセスは多重化をしなくてもインターリーブ
処理のみで対応することが可能であり、このような場
合、統合化機構及びメモリアドレス指定方式は適宜調整
される。アドレス指定方式は変化し、メモリの深さを１
００ＭＨｚランダム動作の場合の３倍にすることが出来
る追加グループ選択ビットを含むことになる。これらの
２つの処理モードを、それぞれＲ１００及びＲ３３と呼
ぶ。更に単一のバンクに対する１００ＭＨｚ処理を行う
Ｌ１００モードも存在するが、これはＤＲＡＭに送られ
る良好なアドレス（行アドレスの変化が絶対最小）に拠
るものである。

【００１６】内部テストメモリ構造の最上位レベルに
は、４つのメモリセットがあり、メモリセットの各々は
独自の独立したアドレス空間を持ち、要求されたメモリ
トランザクションを実行している。２つは上述したＤＲ
ＡＭであり、残り２つはＳＲＡＭである。各メモリセッ
トは専用のコントローラを持ち、これに向けてメモリト
ランザクションが送られて来る。表面上の処理能力に関
しては、４つのメモリセットは全て基本的に同じに見え
る。これらの違いは、メモリ空間のサイズと、これが内
部的にどのように実現されているかだけである。ＳＲＡ
Ｍメモリセットはもともと充分な高速性を持っているた
め、多重化及びインターリーブ処理は採用していない。
これらは独立したものではあるが、同じ種類（ＳＲＡＭ
又はＤＲＡＭ）のメモリセットを「積み重ねる」、即
ち、１つのより大きなアドレス空間として取り扱うこと
が出来る。これはメモリセット自体ではなく、その上位
の制御レベルにおいて、アドレスをアルゴリズム的に生
成すること、そして実際にメモリトランザクションを送
るべきメモリセットを決定することにより実施される。
これは、Ｒ１００及びＲ３３モード間においてメモリセ
ット及びそれらのコントローラがグループを統合してア
ドレス空間を３倍にするといった自動的な処理ではな
い。各メモリセットのコントローラは、他のメモリセッ
トや他のコントローラの存在自体さえ認識していないの
である。

【００１７】よって、テスタの内部テストメモリは２つ
が「内部」ＳＲＡＭ、他の２つが「外部」ＤＲＡＭであ
る４つのメモリセットに区分化されている。誤解の無い
ように触れておくが、これらのメモリは全て物理的には
メモリテスタ内部にある。「内部」及び「外部」という
語は、集積レベルに関するものである。ＳＲＡＭはテス
タの機能回路に関わるＶＬＳＩ（超大規模集積回路）上
に集積されている部品であり、ＤＲＡＭは別個にパッケ
ージングされ、ＶＬＳＩに隣接して実装されている部品
である。ＳＲＡＭの容量はかなり小さい（例えば１メモ
リセットあたり１メガビット程度）が、ＤＲＡＭの容量
はかなり大きく、選択可能（例えば１メモリセットあた
り１２８〜１０２４メガビット）である。ＳＲＡＭメモ
リセットは常に存在し、例えばＲＯＭであるＤＵＴに期
待される内容を記憶する等、それらに好適な目的に使用
することが出来る。ＤＲＡＭメモリセットは実際には随
意選択であり、一般に修復を行うための後の解析用に記
録を作成しておくために使用されるが、用途は他にもあ
る。テスタはどちらのメモリをどの用途に利用するかに
ついて、ＳＲＡＭとＤＲＡＭメモリセットとの間で強制
的に区別するようなことはしない。用途の判別は主にそ
のサイズにより決まる。ＳＲＡＭメモリセットは小さい
が、ＤＲＡＭメモリセットは潜在的に大きい。各種メモ
リセットをどのように利用するかについて決定するの
は、テストプログラムを作成する技術者である。

【００１８】先にも述べたように、メモリテスタで実行
するテストプログラムの開発及び保全においては、アル
ゴリズム的処理能力が使用出来ることが望ましい。その
プログラマビリティにより得られる複雑性（ループ中に
ネストするループ、試験結果に応じた分岐）に加え、こ
れには様々な特別な処理能力が作り込まれることによ
り、特定の特殊な特性を持つ不揮発性メモリの自動試験
だけではなく、一般的な不揮発性メモリの自動試験をも
容易にするすることが出来る。最も重要なのは、その複
雑性に応じた複雑性がテストプログラムの開発及び保全
作業に課せられるという点である。要するに、テストプ
ログラムはそれ自体が複雑なメカニズムを持っているこ
とが普通なのである。

【００１９】ここでテストプログラムを開発する技術者
の立場から考える。最初のバージョンが期待通りのパフ
ォーマンスを見せないことは珍しいことではない。行う
べきではない処理を実行したり、行うべき処理を実行し
なかったりすることはままあることである。コードを調
べてもわからない場合（現在の理解が許す範囲において
は適正に見えている等）があるが、この場合に何が起こ
っているかを調べるための最も適正なツールとして電圧
波形のオシログラフィックトレースがあげられる。即
ち、何が生じているのかを理解する過程、或いは学説を
立証する等の過程において更なるデータソースが必要と
なるのである。残念ながら、テストヘッドに対し、所望
のオシロスコープに続く１、２本のプローブを単純に繋
ぐといったようなことを実際に実施することは出来な
い。プローブを取り付ける実際の物理的な位置を特定出
来たとしても（可能ではあるが実際上は困難）、一般的
にそれを行うための充分なスペースはなく、その物理的
構造にもプローブ及びケーブルを支持し得る充分な強度
が無い場合が多い。更に、所望の測定を妨害する電気的
負荷や他の障害の問題もある。これらの問題が全て解消
出来たとしても、オシロスコープをどのようにトリガし
て対象とする問題に係わるデータが取り込まれるように
するかという問題が残っている。

【００２０】オシロスコープのプローブを接続する場合
の困難に関しては、上記に述べたとおりであるが、オシ
ロスコープで取り込むデータの問題については、適正に
理解する上で更なる背景事情を理解しなければならな
い。この説明にあたり、アジレントテクノロジー社の８
３０００ＶＬＳＩテストシリーズに用いられる「ベクト
ルマシン」と呼ばれるタイプのメモリテスタを説明す
る。

【００２１】ベクトルを使用するテスタは、ＤＵＴに順
番通りに印加する刺激ベクトルの明示リストを持ってい
る。テスタは単純にこれらを印加し、どのような受信ベ
クトルが生じたかを記録する。これは信号を「入れる／
出す」といった処理を行う即時刺激／即時応答型のシス
テムである。ベクトルマシン及びＤＵＴの性質として、
リストの実行は何時でも停止することが出来、また、送
信ベクトルリスト中で事前に選択した適当な位置からの
再開も可能である。以下に説明するアルゴリズム的パタ
ーンを使用したメモリテスタと同様に、ベクトルテスタ
は（受信ベクトルの作成に関して）可変サンプリング閾
値と、クロック信号に対する可変サンプルタイミングオ
フセット値とを有している。ここに無いものとは、対象
チャネルのアナログ電圧波形をデジタル化するＡ／Ｄ変
換器である。しかしながら、手許にあるリソースを使用
して選択されたベクトルが実行されている間に対象チャ
ネル上の電圧波形を復元することは出来る。これは面倒
な処理ではあるが、出来ないことはない（そしてこれに
代わる実用可能な方法も無い）。以下にこれをどのよう
に行うかを説明する。

【００２２】通常の処理モード（非スコープモード）に
おいては、一対の特定の閾値及び１つのサンプルタイミ
ングオフセット値が選択され、そのシーケンスについて
データが記録される。これらの閾値とは、ＶＯＨ（出力
電圧ハイ）及びＶＯＬ（出力電圧ロー）であり、１０ミ
リボルトずつ段階的に調整することが出来る。そのチャ
ネルのサンプルタイミングオフセット値により指定され
る時点においてチャネル電圧がＶＯＨを超えている場合
にＶＯＨ閾値が満たされたものとみなされ、チャネル電
圧がＶＯＬよりも低い場合にはＶＯＬ閾値が満たされた
ものとみなされる。これらの状態を表す信号を、それぞ
れにＹＶＯＨ及びＹＶＯＬと呼ぶものとする。その対象
チャネルについて受信ベクトル中に記録される内容と
は、サンプルタイミングオフセット値が指示する時点に
おいて、チャネル電圧がこれらの閾値の各々を満たした
か否かである。

【００２３】スコープモードの基本的な発想は、波形に
沿った好適な間隔を持つ時点について、これらの時点に
おける波形のどちら側にどんな閾値があるかを調べると
いうものである。これを実施するためには、対象事象を
含むベクトルシーケンスを繰り返し実行しなければなら
ない。このように繰り返して実行する間、ＶＯＨ電圧閾
値を反復サイクル間でわずかずつ変化させ、このシーケ
ンスを連続的に繰り返すことにより、より多くのデータ
を記録する。これはＶＯＨ閾値が両限界にわたって使用
されつくすまで続けることが出来る。シーケンス中の各
ベクトルについて記録された受信結果を解釈することに
より、オシログラフィックトレースに寄与する内容が作
成される。［連続するＹＶＯＨのインスタンス（instan
ce）が同じ値（真［TRUE］）であり、ある特定のインス
タンスにおいてＹＶＯＨの値が新たな値（偽［FALS
E］）に変化し、その後連続する値が再度同じ値（いず
れも偽）となったが、先には同じであったものが逆の値
となり、逆転したまま維持された場合を想定する。これ
は、値が真から偽に変化した時点（ＶＯＨ値のその更新
処理中に使用された（無変化の）サンプルタイミングオ
フセット値により決まる）におけるチャネル電圧値が安
定していたことを示す。安定した電圧値は、ＹＶＯＨの
値が変化した、これらの連続するＶＯＨインスタンス間
のどこかの値である。この周知の従来技術においてはこ
れ以外のケースもあるが、本明細書ではこれ以上の説明
は省略する。］各ベクトルに対応する上述の寄与内容
は、そのサンプルタイミングオフセット値に対してのみ
のものである。

【００２４】ＶＯＨを一方の限界値からもう一方の限界
値まで単に増分させるという手法は、互いに適当な近接
性があり且つそれらのＹＶＯＨが逆の値を持つ一対のＶ
ＯＨ値を発見するための唯一の方法ではない。例えば、
５ボルトの範囲を３ボルト区分で掃引してもあまり意味
が無い。更に、ある開始点が与えられている場合、遷移
が見つかった時点で増分を止めることも可能である。ノ
イズの多い信号については、その時点から何回かにわた
って追加増分を実施することにより、遷移が事実その付
近で生じたことを確認することも出来る。（ノイズでわ
かりにくい遷移をまたいだサンプリングについては、平
均化が有効である。）最後に、２等分探索または予測法
を含む他の探索方式を使用することにより、ＹＶＯＨの
所望の遷移に関わるＶＯＨの値を発見するために必要な
反復回数を減らそうと試みることも可能である。このよ
うな方式は、求める波形の生成に要する時間を大幅に削
減するものであり、ユーザーにとっては大きな感心事で
ある。そうであっても全体の処理を終わらせるには、ま
だ時間がかかるかもしれない。

【００２５】次の段階においては、違うサンプルタイミ
ングオフセットを使って同じ処理を繰り返す。結果的
に、対象ベクトル実行中のチャネルの電圧挙動を完全に
説明するものが作られることになり、デジタルオシロス
コープと同じようにこれを電圧波形として表示すること
が出来る。縦（電圧軸）の分解能はＶＯＨを変化させる
段階の大きさであり、横（時間軸）の分解能はサンプル
タイミングオフセットを変化させる段階の大きさ（最小
２０ピコ秒まで可能）である。これはベクトルマシンタ
イプのテスタにおいて用いられてきた従来技術である。
これをアルゴリズム的に制御される本パターンマシンに
おいて使用したいが、しかしこれを困難にする大きな問
題が幾つか存在する。

【００２６】

【発明が解決しようとする課題】ベクトルマシンは、単
純に明示リスト中のベクトルの１つを識別することでト
リガ機能を容易に実行することが出来るが、アルゴリズ
ム制御マシンにおいては、「オシロスコープをトリガす
ること」（そのデータを記憶すべき特定の受信ベクトル
を識別すること）は容易ではない。デジタル環境におい
ては一般的に言えることであるが、スロープを持つ単純
なアナログトリガレベルはほとんど意味を持たない。
（同時に発生した）信号値の特定の組み合わせ（パラレ
ルワード）を検出することは、それ自体だけでは不適切
である場合が多い。更にテストアルゴリズムを実施する
ために実行中のコードを作業者が操作し、「ここでこの
命令語を実行する時にトリガをかける」と指示をするこ
とも通常は出来ない。これが有効な場合もあり得るが、
コードの中に不良と一義的に結びついて実行される命令
がなければならないため、多くの場合は有効ではない。
アルゴリズム的可能性はしばしば複雑過ぎ、１ループ中
に“ａｔ ｆａｕｌｔ”命令が何度も現れて、エラーが
生じる前に数十万回或いは数百万回にもわたり、完璧に
実行される場合もあるのである。

【００２７】更に覚えておかねばならないのは、オシロ
グラフィックトレースとして波形を復元するに充分なデ
ータを取り込む迄には、全く同じ一連の事象が多くの回
数（恐らくはＶＯＨ値の数とタイミングオフセット値の
数との積）にわたって生じなければならないという点で
ある。ここでテストプログラムがエラーフラグ（ＤＵＴ
の応答が期待値と一致しなかったことを意味する）での
分岐を含んでいる場合を想定する。エラーフラグはテス
トプログラムフローを変えるものである。しかしなが
ら、スコープモードでの反復処理の間、エラーフラグは
他よりも、そしてトレースに寄与する各ベクトルにおい
て、より頻繁に生じることになる。何故か。その理由
は、サンプルタイミングオフセット及び閾値の掃引にあ
る。この掃引は、ＤＵＴが動作不良を生じていない場合
でも、エラーフラグを設定しプログラムフローを変える
ことになる「誤った回答」を作成するように結び付けら
れる。変えられたプログラムフローが波形に何らかの形
で対応した変化を生じることはほぼ確実である。しか
し、繰り返し実施される同一の波形挙動インスタンスか
らトレースを復元するために必要な処理が、（プログラ
ムフローを変化させた結果）その波形を変えてしまうと
すれば、安定した波形は得られず、解釈し得るトレース
の復元も出来ない。しかしながら、テストプログラム中
においてエラーフラグでの分岐は有用な手段であり、そ
の利用を諦めることは考えられない。即ち、テストプロ
グラムをスコープモードで使えるようにするためにこれ
を必ず何らかの制約された方法で書かなければならない
という状況は、あるべきではないのである。加えて望ま
れるのは、あらゆる既存のテストプログラムに対して
も、安定した反復を発生させるための変更をこれらに加
えることなくメモリテスタのユーザーがスコープモード
を適用出来るようにすることである。テストプログラム
がトリガ命令を促すことになるように、或いはトリガ命
令を含むことになるように、テストプログラムのソース
コード変更を行うことも避けたい。かわりに、閾値とサ
ンプルタイミングオフセットを掃引する間に取り込んだ
データからトレースを復元させることに加え、メモリテ
スタ自体にこれらの面倒な問題を処理させることが望ま
しいのである。

【００２８】更にトリガ仕様メカニズムが提供された場
合に望まれるのは、この結果得られたトリガを利用して
内部テストプログラム分岐をエラーフラグに基づいて強
制し、エラーフラグに関わる実際の値とは関係なく、特
定の経路を辿らせることである。例えば、テストプログ
ラムはＤＵＴ中の特定種類の不具合に対応した多くの分
岐を含む場合がある。プログラマは、これらの様々な分
岐がすべてアクセス可能であるかどうか、そしてこれら
が意図した通りのパフォーマンスを見せるかどうかを検
証したいと望むものである。問題は、コードを編集する
ことなく、そして更に特定の動作不良を持つことが明ら
かな特殊ＤＵＴの集合（テストプログラムに意図した処
理を確実に実行させる）を必要とすることなく、これら
の様々な分岐をいかに生じさせるか、という点である。
どうするべきか。

【００２９】

【課題を解決するための手段】実質的なアルゴリズム的
内容を含んだテストプログラムを実行するために用いら
れるアルゴリズムパターン発生器を有するメモリテスタ
のスコープモードにおいて、如何にトリガ信号を提供す
るか、という問題を解消するために、メモリテスタが有
するアルゴリズムパターン発生器にトリガ仕様の発生を
検出するハードウエアが設けられる。トリガ仕様は、Ｄ
ＵＴを動作させるために用いる既存ハードウエアの量
（アドレスやデータ等）にアルゴリズム的挙動を助ける
ために設けられた特定の既存補助レジスタの内容が組み
込まれたものとして表現されている。これがテストプロ
グラムのどの部分が実行されているかに基づいて更に修
飾される（qualified）ことになる生のハードウエア
（ブレークポイント）トリガを形成する。（テストプロ
グラムの作成に現在使用されている言語では、上述した
レジスタの１つではない任意のメモリ位置における値と
してのみ存在する抽象変数を作成することが出来ない。
よってアルゴリズムパターン発生器中の特定のハードウ
エアレジスタに実施されるハードウエアマスキング及び
ＡＮＤ演算がトリガ生成の開始点として妥当である。）
修飾されたブレークポイントトリガは、スコープモード
をトリガし、エラーフラグを選択値にする（強制する）
ために（テストプログラムが強制的に特定の経路を辿る
ように）用いることが出来るシステムトリガ信号となる
前に、０回以上のＤＵＴサイクルにより遅延させること
が出来る。

【００３０】テストプログラム自体は疑似コードに似た
言語で書かれているが、上述したように強制された変数
群が用いられている。コンパイラはこのソースコードを
処理し、アルゴリズムパターン発生器中の他のハードウ
エア中の状態を制御しそれに応答する実行可能な命令語
を生成する。スコープモード処理におけるユーザーイン
ターフェースは出来れば別の環境において実行されるも
のとし、ユーザーがその処理との対話を行うことでトリ
ガ仕様を定義することが望ましい。スコープモード処理
は、ハードウエアレジスタ値レベルでの生のトリガ仕様
を認識するマスク及び比較機構を設定する。更に、生の
トリガ仕様を実行可能にするテストプログラム部分とし
て、どの部分を考慮するかをコンパイラに対して通知す
る。これはコンパイルコードにおいて、アルゴリズムプ
ログラム発生器に対する実行可能命令語中に「トリガ機
能を現在にイネーブルした」ことを意味する１ビットを
設けることにより実行される。試験ハードウエアとはあ
まり関連性の無い抽象変数値のモニタ機能及びロジック
アナライザ形式の順次トリガをいずれかの位置に設ける
ことが望ましいが、必須ではない。

【００３１】電圧閾値及びサンプルタイミングオフセッ
トの掃引で安定した波形を提供するという課題は、メモ
リテスタに、トリガ発生後のテストプログラムの最初の
パスの間に発信された送信ベクトルの適当数（例えば１
２８）のシーケンスを覚えさせておく（記憶させてお
く）ことにより解決される。このシーケンスを「ターゲ
ットシーケンス」と呼ぶものとする。ターゲットシーケ
ンスがメモリに記憶されると、スコープモードはテスト
プログラム全体を再実行し（初期条件の一部を確立する
必要があるため）、これをトリガ発生まで以前と全く同
じように起動させることにより、所望の情報を抽出する
ことが出来るようになる。しかしここでは、トリガが生
じた場合、生のアルゴリズムからではなく、記憶された
ターゲットシーケンスから更なる送信ベクトルが発信さ
れ、ＶＯＨ値及びサンプルタイミングオフセット値の組
み合わせが切り換わる。この組み合わせは、それらの値
の取得掃引中の１段階を構成し、記憶されたターゲット
シーケンスの終わりに至るまで維持される。（「取得掃
引」をオシログラフィック表現の「水平掃引」と取り違
えてはならない。）受信ベクトルの対応シーケンスは受
信と同時に自動的に記憶される。ターゲットシーケンス
の終端において、テストプログラムが再度再開される
（しかしこれには通常の閾値及びサンプルタイミングオ
フセットが用いられる）。処理が進むと、いずれ次のト
リガが生じ、これにより、記憶されたターゲットシーケ
ンスが再度生のアルゴリズムに変わって用いられる一方
で、取得掃引中のその段階における次の値の組み合わせ
がターゲットシーケンスの終端に至るまで維持される。
先程と同様に、取得掃引におけるその段階に関わる受信
ベクトルが自動的に記憶される。この処理は取得掃引全
体が実行されるまで続き、実行が終了すると、自動的に
記憶された対応受信ベクトルの集合を調べることにより
ターゲットシーケンス中の対象信号の波形を作成するこ
とが可能となる。

【００３２】上述した技術は、メモリテスタにおいてタ
ーゲットシーケンスの記憶にＦＩＦＯ構造（又は他のメ
モリ構造）を使用すること、そしてターゲットシーケン
スの記憶処理及びその後のトリガ発生後の記憶ターゲッ
トシーケンス実行時の切り換え処理を監督する制御機構
を設けることで、より容易に実行出来る。実行可能プロ
グラム語は、プログラム中にインデックスをつけるため
に要するアドレスよりも大幅に長い（２０８ビット長）
ため、ＦＩＦＯに記憶されるのはターゲットシーケンス
中の命令語のアドレスシーケンスであって、命令語その
ものではない。ターゲットシーケンスのアドレスがＦＩ
ＦＯに記憶された後、取得掃引が開始される前にこれら
のアドレスは対応する実際の命令語シーケンスをフェッ
チして記憶するために使用される。コピーされたターゲ
ットシーケンス中にあるいずれの分岐構造も、シーケン
ス中の次の語（この語はターゲットシーケンスの最初の
取り込み処理中にいずれにしても生じたものである）を
指示するように変更される。この実行可能なターゲット
シーケンスは、コンパイルされたテストプログラムであ
る命令語を格納するプログラムＳＲＡＭの予約領域に記
憶される。後のシステムトリガが生じると、テストプロ
グラムは一時的に停止し、取得掃引の次の段階のＶＯＨ
値及びサンプルタイミングオフセット値が設定される。
そしてプログラムＳＲＡＭをアドレス指定するプログラ
ムカウンタが予約領域の開始点に設定される。このよう
に取得掃引の次の段階が設定されると、テストプログラ
ムの実行が、始めに取り込まれたターゲットシーケンス
の繰り返しと共に再開される。取得掃引の各段階におけ
る結果（受信ベクトル）はＥＣＲ（エラー捕捉ＲＡＭ）
に一時的に記憶（キャッシュ）される。このような受信
ベクトルのＥＣＲへの記憶は通常の処理であるが、しか
し一般的にはこれは特定の対象エラーに対して条件付け
られているものである。ここでは、エラーの有無に関係
なく記憶しておくことが望まれており、これを実現する
ために設けられている機構は単純なものである。

【００３３】更に、トリガ仕様の充足が検出された場合
に、閾値及びサンプルタイミングを「通常値」から「掃
引値」に高速で変化させる処理を特殊レジスタが助けて
いる。この技術は、テストプログラムの実行を監視する
（そしてスコープモードを管理する）ＯＳが、ターゲッ
トシーケンス全体にわたる取得掃引の各段階において自
動的に記憶されたキャッシュされた受信ベクトルをＥＣ
Ｒからアンロードするために使う専用の隠しメモリを持
つように構成することによっても更に容易となる。この
隠しメモリは、スコープモードにおいて対象信号の波形
情報を蓄積し、最終的にその波形を作成・表示するため
に使用される。

【００３４】テストプログラムの検証処理における課題
は、選択したエラーフラグの選択値をテストプログラム
実行環境中に強制するためにスコープモードトリガを使
用すること（しかし恐らくはスコープモード処理抜き
で）で、その解決が助けられる。これは対応する種類の
エラーの出現を、そのエラーが生じていない場合でも強
制するものである。誤解の無いように述べるが、同じエ
ラーフラグであっても、テストプログラムの違う場所に
おいては違うことを意味する場合が多い。プログラムの
特定の部分に至るまでエラーフラグの発生を遅延させる
ことは、どのようにトリガを使用するかということであ
る。トリガがどのエラーフラグを「合成」するかは、設
定可能である。このように、プログラムを通してトリガ
を辿ることにより、使用中のＤＵＴが完全無欠であった
としても、複雑なプログラムの様々なエラー関連分岐を
生じさせることが出来るのである。

【００３５】

【発明の実施の形態】まず、図１を参照するが、ここに
は本発明の原理に基づいて構築された不揮発性メモリテ
ストシステムの概略ブロック図１が描かれている。特に
図示のシステムは、一度に最高３６個の個別のＤＵＴを
各々最高６４のテストポイントにおいて同時に試験する
ことが出来るものであり、６４箇所よりも多いテストポ
イントを持つＤＵＴを試験するために試験リソース集合
の構成要素を結合することが出来るように再設定機能を
備えている。これらのテストポイントは、未だ分割・パ
ッケージングされていない集積回路ウエハの一部分上の
位置であっても、或いはパッケージングされた部品の端
子であっても良い。「テストポイント」という語は、信
号を印加すること（例えば電源供給、クロック、データ
入力）が出来る、又は信号を測定すること（例えばデー
タ出力）が出来る電気的部位を指す。本願においては、
当該産業分野における習慣に従い、テストポイントを
「チャネル」と呼ぶものとする。先に述べた、「結合さ
せる試験リソースの集合」という語は、最高３６個まで
のテストサイトを指し、各テストサイトはテストサイト
コントローラ４、（６４チャネル）ＤＵＴテスタ６、そ
してＤＵＴ１４への実際の電気接続を成す（６４チャネ
ル）ピンエレクトロニクスの集合９を含む。あるＤＵＴ
の試験において６４本以下のチャネルを要するのであれ
ば、このＤＵＴの試験には単一のテストサイトで充分で
あり、この場合を、例えば「テストサイト＃１（図１に
図示）が『単一サイトテストステーション』を形成す
る、或いは『単一サイトテストステーション』として動
作する」と表現する。一方、上述した再設定が何らかの
形で行われる場合、２つ（以上）のテストサイトが「結
合」して１２８チャネルを有する、より大型の同等のテ
ストサイトとして動作する。従ってこの場合を、ここで
も図１を例にあげると、例えば「テストサイト＃３５及
び＃３６が『２サイトテストステーション』を形成す
る」と表現する。

【００３６】次に逆の場合を簡単に考察してみるが、留
意すべきは１つのテストサイト全体で１つのＤＵＴを試
験しなければならない、或いは１つのテストサイトが１
つのＤＵＴしか試験できないということではない点であ
る。ウエハが２個、３個又は４個のダイ（恐らくは隣接
しているものであるが、必ずしもそうでなくとも良い）
を含み、その試験チャネル条件の和が６４本以下である
と仮定する。すると、これらのＤＵＴ（１５ａ−ｄ）を
単一のテストサイト（例えば図１のテストサイト＃２）
で試験することが出来る。これが可能なのは、後述する
特定のハードウエアの説明で補足するが、各テストサイ
トが汎用プログラマビリティを持つためである。そのテ
ストサイトが実行するテストプログラムを、そのテスト
サイトのリソースの一部が一つのＤＵＴの試験に使用さ
れることになるように、そして他の部分が他の１つのＤ
ＵＴの試験に使用されることになるように書くことが出
来る。要するに、先に述べた最初の２つのＤＵＴの論理
結合である第三のＤＵＴがあると仮定して、この第三の
ＤＵＴを単一のテストサイトで試験することが出来れ
ば、その「構成要素であるＤＵＴ」をそのまま同様に試
験することが出来るはずであるということである。勿
論、大きな違いは、第三のＤＵＴに対する統合的な回答
が出るのではなく、２つの「構成要素ＤＵＴ」のうち、
どちらが合格したか不合格となったかの記録が取られ
る。即ち、第三のＤＵＴのどの部分が不合格となったか
が問題となるのである。更に、不良ＤＵＴへの駆動信号
を除外する又は制限する問題や、いずれのＤＵＴが不具
合を示しているかに基づいてテストプログラムを分岐さ
せると同時にテストプログラムの過剰なマルチスレッド
化を防ぐ問題を含む他の問題も存在する。この単一テス
トサイトでのマルチＤＵＴテストステーション機能は特
定の側面においてはかなり単純であり、他の側面におい
ては複雑である。このマルチＤＵＴ試験を２つ以上のテ
ストサイトを結合する概念と混同してはならない。

【００３７】このテストサイト再設定の概念を抜けば、
テストサイトとテストステーションの間には何等の相違
も無いことになり、いずれか一方の語を使用すれば良い
ことになる。しかしながら明らかなように、この概念に
よればテストステーションの数は必ずしもテストサイト
の数と同じとはならない。過去においても、単純なマル
チＤＵＴ試験では、１つのテストサイトを分割してより
多数のテストステーションを作成すること（ＤＵＴが１
つのテストサイトを使い切るほど複雑ではない場合等）
で双方の数が違う場合があった。しかしながら、ここで
の数の違いは、複数のテストサイトが１つに結合してマ
ルチサイトテストステーション（ＤＵＴが単一のテスト
サイトで試験するには複雑過ぎる場合）を形成すること
にもよる。

【００３８】説明を先へ進めると、テストシステムコン
トローラ２は、システムバス３を介して最高３６個のテ
ストサイトコントローラ（＃１〜＃３６）４ａ〜４ｚ
（符号後部のａ〜ｚは１〜２６文字迄であり、３６個に
対応しないが、数字符号の後に付ける接尾記号として
は、まぎらわしい数字を使用するより好ましいと考え
た）に接続している。テストシステムコントローラ２
は、不揮発性メモリの試験タスクに関わる好適なテスト
システム制御プログラムを実行するコンピュータ（例え
ばＮＴを起動するＰＣ）である。テストシステム制御プ
ログラムは、所望の試験を行うための仕事の階層（及び
複雑性）において最高レベルにある抽象概念を表すもの
である。テストシステムコントローラは異なるテストサ
イトでどのプログラムが起動しているかを決定すると同
時に必要に応じてテストプローブ及びＤＵＴを動かすロ
ボットシステム（図示せず）を監督するものである。テ
ストシステムコントローラ２は、「テストサイトの一部
が単一サイトテストステーションとして動作するよう
に、他の一部がマルチＤＵＴテストステーションとして
動作するように、そして他のテストサイトが結合してマ
ルチサイトテストステーションを形成するようにプログ
ラムされる」という概念を支持する形で機能することが
出来る。このような状況においては、異なる部品が試験
されていることは明らかであるが、最も好ましくは、異
なる部品に異なる試験が用いられることである。同様
に、全ての単一サイトテストステーションが部品の同じ
様式を試験しなければならないという条件は無く、マル
チサイトテストステーションにもそのような条件は無
い。従って、テストシステムコントローラ２は、必要と
されるテストサイト結合を実施するコマンドを発し、そ
の後、使用される様々なテストステーションに適正なテ
ストプログラムを実行させるようにプログラムされてい
るのである。テストシステムコントローラ２は更に、試
験により得られた結果に関する情報も受信するため、不
良品を破棄するための適正な行動を取ることが出来、そ
して例えば工場設備設定における製造工程制御等に利用
出来る様々な解析結果のログを管理することが出来る。

【００３９】テストシステム自体は相応に大型の複雑な
システムである。一般的にロボットサブシステムを含
み、これによりウエハをステージ上に搭載し、続いてピ
ンエレクトロニクス９と接続するプローブ下の試験位置
に試験対象である１つ以上の未来のダイ（この時点では
ウエハはダイシングされていない）を配置するようにな
っている。テストシステムはまた、好適なキャリア上に
搭載されたパッケージ済み部品の試験にも使用すること
が出来る。以下に説明するように、１テストステーショ
ンの形成にいくつのテストサイトが用いられているか、
或いは１テストサイトにいくつのテストステーションが
形成されるかにかかわらず、使用されるテストステーシ
ョンの各々には少なくとも１つの対応するテストサイト
コントローラ（後に説明する）が存在する。テストサイ
トコントローラは、例えば３６〜６４ＭＢのプログラム
及びデータメモリの組み合わせを含み、ＶＯＳ（Ｖｅｒ
ｓａＴｅｓｔ Ｏ／Ｓ；これはアジレント社のＶ１３０
０又はＶ３３００等の不揮発性メモリを試験するための
初期の製品にも使用されている）と呼ばれる自社開発Ｏ
Ｓを起動するインテル社のｉ９６０プロセッサ等の埋め
込み型装置である。ここではしばらくの間、単一サイト
テストステーションについてのみ考える。具体的な事例
として、テストサイト＃１がテストステーション＃１と
してＷＨＩＺＣＯ部品番号００１３を試験するように動
作しているものとする。試験方式には１００種類程度の
異なるタイプの試験（電圧レベル、パルス幅、エッジ位
置、遅延を変化させ監視すること、及び大量の選択パタ
ーン情報の単純な記憶と取得）の実施が含まれ、各タイ
プの試験ではＤＵＴに対して何百万回ものメモリサイク
ルが含まれる。最上位レベルにおいて、テストシステム
のオペレータがテストシステムコントローラ２に対して
テストステーション＃１を使ってＷＨＩＺＣＯ００１３
の試験を開始するように命令する。テストシステムコン
トローラ２は、その処理の過程でテストサイトコントロ
ーラ＃１（４ａ）［埋め込み（コンピュータ）システ
ム］に対して関連のテストプログラム（例えばＴＥＳＴ
＿ＷＨＩＺ＿１３）を起動するように指示する。このプ
ログラムがテストサイトコントローラ＃１の環境中に既
にある場合、単純にこのプログラムが実行される。なか
った場合、プログラムはテ ストシステムコント
ローラ２から供給されることになる。

【００４０】ここで基本的には、プログラムＴＥＳＴ＿
ＷＨＩＺ＿１３は完全に独立したものであっても良い。
しかしその場合、ほぼ間違いなくそのプログラムは大き
く、テストサイトコントローラ４ａの埋め込み型システ
ムのプロセッサがこれを充分に高速で起動し、試験結果
を所望の速度で生成すること、或いはＤＵＴメモリサイ
クル毎に均一な速度で生成することでさえ難しくなる。
従って、書き込むべき、或いは読み出し処理で期待され
るアドレス及び関連データのシーケンスを生成する下位
レベルのサブルーチンタイプの動作は、必要に応じてＤ
ＵＴテスタ６中にあるプログラム可能なアルゴリズム的
機構により実行されるが、これはテストサイトコントロ
ーラ４中の埋め込みシステムが実行するプログラムと同
期して動作するものである。この処理を、低レベルサブ
ルーチン様の動作とＤＵＴメモリサイクルを起動するタ
スクとをＤＵＴ１４のハードウエア環境により近い機構
（ＤＵＴテスタ）にエクスポートすることであると考え
る。すると、一般的に言って、テストシステムコントロ
ーラ２がテストサイトコントローラにテストプログラム
を供給する度に、テストサイトコントローラに対するプ
ログラミングにより記述される、又は要求される、全体
的な動作の実行に要する適正な低レベル実行ルーチン
（恐らくは試験するメモリに特定的である）が対応する
ＤＵＴテスタに供給されることにもなる。低レベル実行
ルーチンは「パターン」と呼ばれ、高レベルのプログラ
ミング言語における機能や変数に名前があるのと同様
に、これらにも一般名称が付けられている。

【００４１】各テストサイトコントローラ＃ｎ（４）は
サイトテストバス＃ｎ（５）により対応するＤＵＴテス
タ＃ｎ（６）に結合している。テストサイトコントロー
ラは、サイトテストバス５を使用してＤＵＴテスタの動
作を制御し、そしてそこから試験結果を得る。ＤＵＴテ
スタ６は試験方式に関わる様々なＤＵＴメモリサイクル
を高速で生成することが出来、また、読み出しメモリサ
イクルの結果が期待通りのものであったかどうかを判定
する。基本的に、これは対応する有用な読み出し及び書
き込みＤＵＴメモリサイクルのシーケンスを起動するこ
とによりテストサイトコントローラから送られるコマン
ド又は処理コード（「名前の付けられたパターン」）に
応答するものである（例えば対応するパターンを実行す
る等）。概念的にＤＵＴテスタ６はＤＵＴに印加される
べき刺激情報を出力し、また、そこから返される応答情
報を受信する。この刺激／応答情報７ａはＤＵＴテスタ
６ａとピンエレクトロニクス＃１のアセンブリ９ａとの
間で交わされる。ピンエレクトロニクスアセンブリ９ａ
は最高６４本までのプローブをＤＵＴ１４に接続するこ
とが出来るように支援する。

【００４２】上述した刺激情報は、ＤＵＴテスタ中に使
用されているいずれかの論理素子系列の電圧レベルに基
づいて表現された、並列ビットパターンシーケンス（例
えば「送信ベクトル」及び期待される「受信ベクトル」
のシーケンス）でしかない。刺激／応答中のビット位置
とダイ上のプローブとの間には設定可能なマッピングが
存在し、このマッピングはＤＵＴテスタ６が把握してい
る。個々のビットはそれらのタイミング及びエッジ配置
において適正なものであるが、マッピングに加え、これ
らをＤＵＴに印加する前に電圧レベルシフトが必要な場
合もある。同様に、刺激に続いてＤＵＴから出力される
応答も、ＤＵＴテスタに送り返せるような状態にする前
にバッファリング及び（逆）レベルシフトが必要な場合
もある。これらのレベルシフトタスクはピンエレクトロ
ニクス９ａの範疇にある。ＷＨＩＺＣＯ‐００１３の試
験に要したピンエレクトロニクスの設定は、ＡＣＭＥ社
の部品や、そして恐らくはＷＨＩＺ社のものであっても
他の部品に転用出来る可能性は低い。従って言うまでも
無くピンエレクトロニクスアセンブリ構成もまた設定可
能でなければならず、このような設定能力の提供はＰＥ
設定線８ａの機能である。

【００４３】以上、１つのＤＵＴを試験するために１テ
ストサイトがどのように構築されるかの構造的概要を述
べた。次に、多数のテストサイトを作動させる場合に生
じる問題について触れる。前提としてまず複数のテスト
サイトを有するテストシステムを構築するための推奨さ
れる実施例を説明する。これからここに記載する情報は
多くの意味において顧客嗜好の市場調査結果及び費用利
益分析結果に基づく選択の問題である。従ってこれらの
事項のいずれか１つを構築するには、明確な選択をしな
ければならず、一度この選択を行うと、システム全体を
通じて特定の結果が明らかとなる。ここではテストシス
テムのハードウエア特性のより広範囲な概要を少なくと
も一般的な形で記載することが有用であると思われる。
これらの特性は条件次第で変化するものではあるが、そ
れでもそれらを知っておくことは本発明を説明する場合
に提示する様々な例を理解する上での一助となる。

【００４４】まず始めに、４個の比較的大型のカードケ
ージを想定する。各カードケージは、電源及び水冷機構
（クリーンルーム環境下においてファンは汚染源となる
可能性があり、水冷は完全に実装されたシステムからの
数十ｋＷもの放熱を除去する場合、空冷方式よりも安価
である）の他に、マザーボード、前面及び後面を有す
る。各カードケージには最高９個のアセンブリを挿入す
ることが出来る。各アセンブリはテストサイトコントロ
ーラ、ＤＵＴテスタ及びピンエレクトロニクスを含む。
テストサイトコントローラがどのように結合するかにつ
いての一般的な概略を説明するが、これには幾つかのバ
スを使ってデイジーチェーン接続を作ることが含まれ
る。

【００４５】本題から若干それるが、最初にこの「デイ
ジーチェーン接続」について簡単に触れる。システム構
成要素Ａ、Ｂ、Ｃ及びＤがあるものとする。これらがこ
の順番でデイジーチェーン接続により連結したと想定す
る。すると、そこにはＡを出てＢに達する情報又は制御
経路があり、ＢはＢを出てＣに達するトラフィックを選
択的に送出することが出来、ＣはＤに達するトラフィッ
クを選択的に送出することが出来る。同様の構成が他方
向のトラフィックにも存在し得る。デイジーチェーン接
続は優先順位機構を作るために良く採用されているもの
で、ここでは様々なテストサイトコントローラ間にマス
タ・スレーブ関係を作るために用いる。デイジーチェー
ン方式による通信構成を示す記号の後には「ＢＵＳ」で
はなく、「ＤＳＹ」を付した。従って、例えば「コマン
ド／データ ＢＵＳ」ではなく、「コマンド／データ
ＤＳＹ」としている。次に、情報が「Ｂに入り、選択的
に送出される」という概念は、そのトラフィックが送出
される前に、別の導体セット上に複製されることを示唆
している場合もある。そうすることも出来るが、性能上
の理由から、これはどちらかと言えばアドレス可能なエ
ンティティを有する通常のバスである。プログラム可能
なアドレスマッピング構成及び下流のテストサイトコン
トローラの一部分を「スリープ」状態にする能力によ
り、１つのバスを論理的には複数のデイジーチェーンで
あるかのように見せる（機能させる）ことが出来る。最
後に、デイジーチェーンはコマンド及び制御情報の経路
として高い性能を持つものであることは言うまでもな
く、もし、そうでなかったらマスタ・スレーブの組み合
わせ（マルチサイトテストステーション）が１テストサ
イトと同じ速度で処理を行うことは望めない。デイジー
チェーン性能を損なわないために各種ＤＳＹはそれぞれ
のカードケージの外に出ないようにする。これを実施す
るために、どの（従って幾つの）テストサイトを結合す
るかについて幾つかの制限が設けられる。基本的には制
限を設ける根本的な必要も、技術的実用性の決定的な欠
如があるわけでもない（即ち実施可能である）。これは
単純に、既に９個のテストサイトがカードケージにある
のだから、ＤＳＹを延長することは多大なコストを払っ
てわずかな追加利益を得ることにしかならないとの考え
からである。

【００４６】図１の説明に戻り、テストサイトコントロ
ーラ４ａ〜４ｚを考察するが、これらはそれぞれに９個
ずつ、合計４個のカードケージ中に分散収容されてい
る。これらを４ａ〜４ｆ、４ｇ〜４ｍ、４ｎ〜４ｔ、４
ｕ〜４ｚとする（先にも述べたように、アルファベット
は本来２６文字しかないが、もう１０文字がその中のど
こかに存在するものと想定する）。ＣＭＤ／ＤＡＴ Ｄ
ＳＹ１７ａ（コマンド／データデイジーチェーン）は１
つのカードケージ中にあるテストサイトコントローラ４
ａ〜４ｆを相互接続し、別のＣＭＤ／ＤＡＴ ＤＳＹ１
７ｂは他のカードケージ中にあるテストサイトコントロ
ーラ４ｇ〜４ｍを相互接続する。残りのカードケージに
おいてもテストサイトコントローラ４ｎ〜４ｔ及び４ｕ
〜４ｚに同様の構成がそれぞれ存在する。先にも述べた
ように「ＤＳＹがカードケージを出ない」と言った場
合、そのＤＳＹを実際に構成するバスの最終端がそのカ
ードケージを出ずに、他のカードケージにおける次の区
分の頭になっている、ということである。かわりに、テ
ストシステムコントローラ２からのシステムバス３が全
てのテストサイトコントローラに達しており、テストサ
イトコントローラの各々が対応する「カードケージを出
ないＤＳＹ区分」の頭においてマスタとして作動するこ
とが出来るのである。

【００４７】ここまで説明して来たＣＭＤ／ＤＡＴ Ｄ
ＳＹ１７ａ〜１７ｄはそれぞれのテストサイトコントロ
ーラ４ａ〜４ｚの間に存在する。ＳＹＮＣ／ＥＲＲ Ｄ
ＳＹ１８ａ〜１８ｄ及びＤＵＴテスタ６ａ〜６ｚも同様
の構成である。ＳＹＮＣ／ＥＲＲ ＤＳＹ１８によって
運ばれる同期・エラー情報により、ＤＵＴテスタは調和
して機能することが出来る。これら２種類のデイジーチ
ェーン（１７及び１８）は若干異なる種類の情報を搬送
するものではあるが、しかし各々は１つ以上のテストサ
イトを結合してテストステーションを構成するための同
じ全体機構の一部として存在している。

【００４８】次に図２の説明に進むが、図１のＤＵＴテ
スタ６の概略を示す拡大ブロック図が描かれている。こ
れは最高で３６個設けられるものであるが、ここではそ
のうちの１つを説明する。図２を一目見れば明らかなよ
うに、概略ブロック図にしては相当な数の構成要素が描
かれている。ＤＵＴテスタ６に含まれるもので、このブ
ロック図に描かれた要素の中には、機能的に非常に複雑
であり、市販品として容易に入手できないものもある。
ここで２つの点について明記しておく。第一に、図２の
主要目的は、不揮発性メモリテストシステム１全体の重
要な動作環境の基本特性を説明することである。図３以
降の図に関連して詳細に説明する本発明は、図２に基づ
いて以下に説明する機構の延長線上にあるものか、或い
はその存在根拠を図２に見出すことが出来る新たな機構
である。いずれにしても、この説明を書いている段階で
は読者がこれらの機構のどれに直面することになるかは
明確にはわからない。現時点での目標は、様々な実施例
の多数の異なる詳細説明の開始点として簡潔でありなが
ら充分な情報を提供することにより機構の各々を簡明か
つ適正に説明することである（異なる発明の各々につい
て全てを開示する冗長な明細説明を避けるため）。第二
に、拡大又は拡張した実施例の中には、図２に示した一
般的な規則には準じてはいるものの、この単純な事例と
は整合しない情報を含むものもある。しかしこれは誤り
や決定的な矛盾ではなく、全体像を完全な縮小版で表す
ように物事を簡略化して示すことが時に困難、或いは不
可能な場合があるからである。この状況は道路地図と似
ている。例えばコロラド州の標準サイズの地図では、州
間高速自動車道Ｉ‐７０に乗って東へ向かえば、デンバ
ーでＩ‐２５に入って北へ向かうことが出来ることがわ
かる。これは左折のように見える。実際、昔は左折であ
ったが、現在は違う。このインターを詳しく記した地図
を見ると、一連の部分的進路変更と割り込み車線が示さ
れている。しかしながら標準サイズの道路地図が間違っ
ていると言う者はいない。このレベルの抽象性において
は正しいからである。同様に、図２は相当詳しく描かれ
ているようではあるが、実際は中程度の抽象性で描かれ
た簡略図であり、一見「左折」に見える部分でも、実際
は単純な「左折」とは言えない場合もある。

【００４９】図１に示したように、ＤＵＴテスタ６への
主な入力は、このＤＵＴテスタ６に結合するテストサイ
トコントローラ４を起点としたテストサイトバス５であ
る。テストサイトバス５は、テストサイトバス上のトラ
フィックをリングバス８５又はＶＴバス８９のトラフィ
ックに転換するマルチバスコントローラ８８に結合して
いる。また、リングバスのトラフィックをＶＴバストラ
フィックに転換することも、逆にＶＴバスのトラフィッ
クをリングバスのトラフィックに転換することも出来
る。図２に示したほぼ全ての要素は大規模集積回路の一
部である。後に説明するタイミング／フォーマッティン
グ＆比較回路５２は、８個のこのようなＩＣから成るも
のであるが、わかり易くするために１つのまとまりとし
て図示している。各種の外部ＤＲＡＭ（このうちの幾つ
かは内部テストメモリ８７の一部でもある；図２参照）
を除き、図２に示した他の要素は、ＡＰＧ（自動パター
ン発生器）と呼ばれるもう１つの大規模ＩＣに属してい
る。リングバス８５は、ＤＵＴテスタ６のＡＰＧ部分に
属する主な要素の設定や動作モードの設定等を行うため
の汎用の機構間通信経路である。更にＡＰＧ中の各種要
素間には、様々な広帯域・高速経路が専用に設けられて
いる。ＶＴバス８９は、このＤＵＴテスタ内部でＩＣ間
を結ぶためのバスである。

【００５０】リングバス８５は、テストサイトコントロ
ーラがＤＵＴテスタ６のＡＰＧ部分と通信を行うための
機構である。リングバス８５はマイクロコントローラシ
ーケンサ１９に結合しており、マイクロコントローラシ
ーケンサは特殊用途マイクロプロセッサとリンクしてい
る場合もある。次アドレス計算器１０２により生成され
たアドレスを用い、マイクロコントローラシーケンサ１
９の内部プログラムＳＲＡＭ（ＰＧＭ ＳＲＡＭ）２０
又は外部ＤＲＡＭ２１にあるプログラムメモリ中に記憶
されたプログラムから命令がフェッチされる。これら２
つのメモリは、プログラムカウンタ（又は命令フェッチ
アドレス）として機能する、本質的、論理的に共通のア
ドレス６３によりアドレス指定されているかのように見
え、また、いずれも実行すべきプログラムの供給源と成
り得るが、留意すべきは：（１）どの期間においてもい
ずれか一方のメモリが命令フェッチメモリサイクルを実
行し；（２）実際、これらは電気的に異なる信号によっ
てアドレス指定されている；という点である。ＳＲＡＭ
は高速であり、真のランダムアクセスが可能であるが、
マイクロシーケンスコントローラ１９（大規模ＡＰＧ集
積回路の一部）中の貴重な空間を使用するため、そのサ
イズは限られている。外部ＤＲＡＭはかなりの容量まで
柔軟に設定することが出来るが、直線的実行により分岐
無しで連続領域をアクセスしない限り高速動作出来な
い。ＳＲＡＭ２０におけるプログラミングはアルゴリズ
ム性の高いものが多いが、外部ＤＲＡＭ２１は初期化ル
ーチンやランダムデータ、即ち不規則データのような、
アルゴリズム処理では容易に生成出来ないものに適して
いる。

【００５１】次アドレス計算器１０２は、無条件又は条
件ジャンプ命令、或いはプログラム制御フラグ２５、そ
の他のフラグ５５及びマルチＤＵＴ試験処理用の他の特
定の信号１０３及び１０４（わかり易くするために別々
に図示したＤＦＥ０：３、及びＤＰＥ０：３）で条件付
けられる条件サブルーチン命令に呼応して、実行中のテ
ストプログラムに分岐を生じさせることが出来る。

【００５２】マイクロコントローラシーケンサ１９がフ
ェッチし、実行する命令語は２０８ビットと、かなり長
い。これは１３個の１６ビットフィールドから構成され
る。これらのフィールドはマイクロコントローラシーケ
ンサ１９の外部機構のためにフェッチした命令情報を表
すことが多い。このようなフィールドは、それらに対応
付けられた機構専用のものである。１セットのＡＬＵ命
令２２が８個の１６ビットＡＬＵ２４の集合に印加さ
れ、その他はＤＵＴテスタ内に分散する他の様々な機構
に配信される。後者の状況は、各種制御値および命令４
２と表示した線で表した。

【００５３】８個の１６ビットＡＬＵ２４は、それぞれ
関連する１６ビット結果レジスタ（各ＡＬＵは他のレジ
スタも幾つか含んでいる）の周囲に構築された算術命令
の周知のレパートリーを有する。結果レジスタの内３つ
と、それらに関連するＡＬＵは、Ｘ、Ｙ及びＺのアドレ
ス構成要素２７を生成するためのものであり、アドレス
構成要素は様々に組み合わせられてＤＵＴに供給される
完全なアドレスとなる。８個のＡＬＵ／レジスタのう
ち、更に２つ（ＤＨおよびＤＬ）は、３２ビットデータ
パターン２８をアルゴリズム的に作成するのを助けるも
のであり、３２ビットデータパターン２８は最上位部
（ＤＨ）と最下位部（ＤＬ）との間で分割される。最後
の３つのＡＬＵ／レジスタ（Ａ、Ｂ、Ｃ）はカウンタと
して使用され、様々なプログラム制御フラグ２５の生成
に寄与する。これらのプログラム制御フラグは、プログ
ラムで指定された繰り返し回数又は他の数的条件が完了
した時点で実施されるプログラム制御及び分岐を補助す
るものである。これらのプログラム制御フラグ２５はマ
イクロコントローラシーケンサ１９に返送され、ここで
マイクロプログラムされた実行機構を熟知する者には周
知の方法で命令フェッチアドレスの値（次アドレス計算
器１０２が生成する）に作用を及ぼすことになる。更に
各種の「その他のフラグ」５５も存在し、これらもプロ
グラム分岐を生じるために用いることが出来る。これら
はフェッチした命令語に含まれる他のフィールドによっ
て制御されるＤＵＴテスタ６中の他の機構のそれぞれを
起点としている。このようなフラグの具体例として、Ｐ
Ｄ＿ＥＲＲ９０を別途に明示的に示した。これはポスト
デコード機構６０からＰＧＭ ＳＲＡＭに供給されるも
ので、ポストデコード機構６０がエラーを見つけたこと
を表示すものである。他の更なるフラグとしては、ＶＥ
Ｃ＿ＦＩＦＯ＿ＦＵＬＬ２６があげられる。より簡略化
した他の図においては、これもその他のフラグ５５に包
含されている。これをここで個別に示したのは、マイク
ロコントローラシーケンサ１９処理の一側面の説明を助
けるためである。

【００５４】ＶＥＣ＿ＦＩＦＯ＿ＦＵＬＬの機能は、マ
イクロコントローラシーケンサ１９によるプログラムの
更なる実行を（一時的に）停止させることである。マイ
クロコントローラシーケンサ１９がフェッチした命令
と、ＤＵＴに印加すべきテストベクトルを最終的に送出
する機構との間には多段のパイプラインが存在する。更
に、ＤＵＴへの印加に向けて搬送される過程でベクトル
が付加されるデータの塊りは、最終的なベクトル印加速
度、或いは各ベクトルの持続時間に関する情報をその一
部に含んでいる。従って、ＤＵＴへのベクトル印加速度
は一定である必要は無く、具体的には、あるベクトル群
の印加時間がその生成にかかった時間よりも長くても良
い。マイクロコントローラシーケンサは、単純にプログ
ラムをその最高速度で実行する。しかしながら、「ベク
トル消費」速度が「ベクトル生成」速度と平均で等しく
なければ、パイプラインにはほぼ無限大の柔軟性を持た
せなくてはならなくなることは明白である。以下に説明
するアドレスマッパ２９の出力にはベクトルＦＩＦＯ４
５があり、これがパイプライン中の柔軟な容量として機
能する。信号ＶＥＣ＿ＦＩＦＯ＿ＦＵＬＬは、パイプラ
インの先頭における新たなベクトルの生成が一時的に中
断されるように作用することでパイプライン中の限界段
数を超過しないようにするものである。

【００５５】更に説明を続けると、（３×１６＝４８ビ
ットの）Ｘ、Ｙ及びＺアドレス構成要素２７がアドレス
マッパ２９に印加される。アドレスマッパ２９の出力
は、ほぼ任意に事前選択された構成で順序付けられた４
８ビットアドレス空間中のアドレス値へと並べ替えられ
たものである。この理解を助けるために本題から離れる
が、このアドレスマッパ２９を４８ビットアドレス空間
が完全に埋まったメモリとし、各アドレスには４８ビッ
ト値が保持されていると想定する（このようなメモリを
現在実現しようとすれば大型冷蔵庫大となるであろう
が、このことは一時的に無視して考える）。このような
メモリがあればどのようなアドレスが与えられても、他
の任意に選択された、後に置き換えアドレスとして使用
できる４８ビット値にマッピングすることが出来るルッ
クアップテーブルが実現する。このようなアドレスマッ
ピングが望まれる理由は、Ｘ、Ｙ及びＺアドレス構成要
素が一般的に、特定のＤＵＴ内部構造のコンテキストに
おいて１つの大型リニアデコーダでは実現されにくい有
用な意味を持つためである。行、列、層、ブロック或い
はページといった概念はテストエンジニアにとっては非
常に便利なものであり、物理的に近い位置で生じた不具
合は、これらのＸ、Ｙ及びＺアドレスにおいてもこれに
対応する近接性を持っている。試験結果におけるこのよ
うなパターンは、何が悪いのかを評価し、これを欠陥部
分による処理が予備部分による処理へと分岐されるよう
に設計レベル、又は製造レベルで再プログラミングする
等して修復する上で非常に貴重なものである。このよう
な考え方からは、２つの問題が生じる。第一の問題は、
４８ビットをペアリング（paring）してＤＵＴに印加す
べき実際のビット数（例えば３２又は１６）へと減じる
点である。このペアリングがどのように行われるかを簡
単に説明すれば、これはＸから何個かのビットを得、Ｙ
から何個かのビットを得、そしてＺから残りのビットを
得るということである。しかし全部ではない。そして、
特定のアドレスは、回路の他の部分の左右（又は左右及
び上下）鏡像である回路中に位置する可能性があるた
め、これが第二の問題となる。この場合、連続アドレス
値が回路中の物理順序で並んでいる限り、ビットの意味
が変化することになる。このチップレイアウト特性は何
回も生じ得るもので、ある１群のビット（例えばＹ）が
何を意味するかは、それに付随する他のビット群（例え
ばＺ）の値に依存する場合がある。アドレスマッパ２９
はＸ、Ｙ及びＺの生アドレスを「再パッケージング」す
ることでこの種の状況を反映させることを可能としたも
ので、このような内部構造構成を有するメモリを試験す
る人々の便宜をはかるものである。実際にこれがどのよ
うに行われるかを説明する。アドレスマッパ２９は、相
互接続された相当数のマルチプレクサから構成される。
これは、先に一時的仮定例として説明の便宜上触れた、
完全に埋められたメモリ復号化方式における完璧な任意
ルックアップテーブル機能を実現することは出来ない。
しかしながら、特に４８ビットから実際に必要な数へと
ペアリングにより減ずることが出来る他の機構があるた
め、Ｘ、Ｙ及びＺアドレス構成要素のサブフィールドを
必要に応じて並べ替えることが出来る。アドレスマッパ
２９は３個の１６ビット（アドレス）ルックアップテー
ブルを更に有し、これらによって限定された任意マッピ
ングを局所範囲において実施することが出来るのであ
る。

【００５６】アドレスマッパ２９のマッピング後アドレ
ス出力３０は、様々なバッファメモリ及び（又は）Ｔａ
ｇＲＡＭ３１Ａ、３１Ｂ、そしてエラー捕捉ＲＡＭ１、
２（３２Ａ、３２Ｂ）にアドレスとして印加される。こ
れらのメモリは、異なる機能を持ってはいるが、集合的
に内部テストメモリ８７を構成する４つのメモリセット
内において、選択可能なパーティションとして実現する
ことが出来る。マッピング後アドレス出力３０は更に１
入力としてアドレスビット選択回路３７（その多重化機
能は後述する）にも印加される。内部テストメモリは、
異なる機能用途に使用するための、ＲＡＭをベースとし
た様々なメモリ構造を含むように設定することが出来
る。その設定は、異なるメモリセットの特定部分をそれ
らの対応用途に使用することを宣言することにより行わ
れる。図２に示されるのは、そのような構成の一例であ
る。この構成は試験の進展に伴い再構成することが出
来、メモリセットの使用に関わる処理は非常に動的な性
質を持つものと考えられる。内部テストメモリ中に存在
するもの（例えばエラー捕捉ＲＡＭ３２Ａ、３２Ｂ）の
中には恒久的なハードウエアとしての固定要素は一切無
い。不変的に存在するのは４つのメモリセットだけであ
る。しかしながら、いずれの時点においても、（もし実
際に定義されるとすれば）どのメモリセットのどの部分
がエラー捕捉ＲＡＭであるかに関しては、現在確立され
ている設定に依存するのである。

【００５７】バッファメモリ３１Ａ及び３１Ｂについて
説明する。これらの機能は、ＤＵＴに印加することが可
能なデータパターン３３及びアドレス３４を保持するこ
とである。これらは実際には対応するバッファメモリの
別個の出力であるが、バッファメモリは「デュアルポー
トメモリ」ではなく、２つの異なるメモリセットの部分
から構成されたものであることが望ましい。そうした場
合、記憶されたデータ３３が一方のメモリセット中に保
持され、記憶されたアドレス３４が他方のメモリセット
中に保持されていることが望ましい。また、バッファメ
モリに書き込みを行うための明確な機構を図示していな
いが、これを行うための方法の１つとしては、実行中の
プログラムの命令でテストサイトコントローラ４が起動
するアドレス指定されたバスの処理により実施する方法
がある。「リングバス８５」と呼ばれる「床下」の「ユ
ティリティサービス」バスがあり、これが図２に示した
要素のほぼ全てに通じている（図が非常に見にくくなる
ため、これが各箇所に接続している状態は図示していな
い）。メモリセットに情報を書き込むための他のより高
速な方法は、図３に関する説明で触れる。

【００５８】エラー補足ＲＡＭ３２Ａ及び３２Ｂはバッ
ファメモリに印加されたものと同じアドレスで指定され
る。これらのエラー捕捉ＲＡＭは、エラーに関する情報
を記憶及び取得するもので、その処理は後に説明するポ
ストデコード回路と連係して実施される。バッファメモ
リ３１Ａ、３１Ｂからの経路３３、３４と同様に、エラ
ー補足ＲＡＭ１（３２Ａ）からの経路６２Ａ〜６２Ｄも
また、リングバス（図示せず）により配信された設定情
報に基づき、エラー捕捉ＲＡＭとして設定されたメモリ
セット部分から出力される多重化出力であることが望ま
しい。

【００５９】留意すべきは、データマルチプレクサ３５
はその入力として、ＡＬＵ集合２４中のレジスタＤＨ及
びＤＬからのデータ２８と共にバッファメモリ３１Ａか
ら出力される記憶データ３３も受けるという点である。
データマルチプレクサ３５はこれらの入力（２８、３
３）のうち、どちらをその出力３８として提供するかを
ＰＧＭ ＳＲＡＭ２０に記憶された値３６に基づいて選
択する。その出力３８は、次に説明するように変更され
ることが無い限り、２つのベクトル構成要素のいずれか
一方として（もう一方の構成要素はアドレスビット選択
回路３７の出力３９）送信ベクトルマッパ／シリアライ
ザ／受信ベクトル比較データ回路４０に印加される。

【００６０】回路４０は３つのベクトル機能を実行する
ことが出来るもので、その機能とは、ベクトル構成要素
（３８、３９）を組み合わせることによりＤＵＴに印加
（伝送）し得るベクトル全体を順序付けられた論理表現
において作成すること、送信ベクトルの論理表現の順序
ビットと、ＤＵＴに信号（ベクトル中のそのビット）を
届けるために接触するピンエレクトロニクスの実際の物
理チャネル番号（例えばプローブ先端を特定する番号）
との間に動的な任意の対応付け（マッピング）を実施す
ること、そしてそれを受けるＤＵＴに対し、別個に、順
序通りに（シリアル化して）印加されるように全体の論
理ベクトルを分割する際にコンパイラと連係して作用す
ることである。これらの機能のうち、どれが実行される
かは、ＳＲＡＭ４１からの制御信号により決定するが、
このＳＲＡＭもまた、マイクロコントローラシーケンサ
１９によりフェッチされた２０８ビット命令中の１フィ
ールドに基づいてアドレス指定されるものである。

【００６１】回路４０には、ＤＵＴディスエーブル論理
部９０が含まれている。この目的は、一部は静的であ
り、一部は試験結果に応じて変化する、全てがプログラ
ム的に定義された様々な条件に呼応し、４個のＤＵＴの
うち、どの１つ（又は複数）をディスエーブルとするか
を表示することである。これらの表示は、４つの信号４
４ｂ（ＤＤ０：３）（ＤＵＴ０へのディスエーブル信
号、ＤＵＴ１へのディスエーブル信号・・・等）により搬
送される。これは単一テストサイトにおけるマルチＤＵ
Ｔ試験を支援するものである。回路４０の出力は最高６
４ビットまでのベクトル４４ａであり、これがＤＵＴデ
ィスエーブル信号４４ｂと共にベクトルＦＩＦＯ４５に
印加される。ＦＩＦＯ４５は、完全に埋まると信号ＶＥ
Ｃ＿ＦＩＦＯ＿ＦＵＬＬ２６を生成するが、この信号の
意味及び目的は先に説明した。後に説明する期間発生器
４９からの信号ＶＥＣ＿ＦＩＦＯ＿ＵＮＬＯＡＤ４７を
受け、ベクトルＦＩＦＯ４５の最上部にあるベクトルが
そこから取り出される。取り出されたベクトル４６は、
対応するピンエレクトロニクス９を介してＤＵＴへと接
続するタイミング／フォーマッティングおよび比較回路
５２に印加される。即ち、（多数存在するテストサイト
の１つにおける）各ピンエレクトロニクス９が、送信・
受信ベクトル７及びピンエレクトロニクス設定情報８
を、それぞれに対応するタイミング／フォーマッティン
グおよび比較回路５２から受信するのである。

【００６２】タイミング／フォーマッティングおよび比
較回路５２は、設定情報及び制御情報を受けるためにＶ
Ｔバス８９に結合している。タイミング／フォーマッテ
ィングおよび比較回路５２は単一の要素として取り扱っ
てはいるが、これらが本来は８個のＩＣであることは先
にも説明した。

【００６３】タイミング／フォーマッティングおよび比
較回路５２は、マイクロコントローラシーケンサ１９の
プログラムＳＲＡＭ２０と同じ命令アドレス（丸で囲ま
れたＡ）によりアドレス指定される内部ＳＲＡＭ５４を
有する（外部ＤＲＡＭ５３を内部ＳＲＡＭ５４の代わり
に使用しても良いが、これは図示していない増分カウン
タによりアドレス指定される）。内部ＳＲＡＭ５４（又
は外部ＤＲＡＭ５３）は、ドライブサイクル及び比較サ
イクルの生成を助けるものであり、これらのサイクルは
関連したフォーマットを持っている。ドライブサイクル
は、ＲＡＭ５４又は５３により供給される事前に選択さ
れたフォーマットを用いて送信ベクトルをＤＵＴに印加
するものである。比較サイクルはＤＵＴから供給される
ベクトルを受信し、これをＲＡＭから供給された事前選
択フォーマットに基づいて調べ、それが先に得られた比
較データと一致するかを決定するものである。ドライブ
サイクル及び比較サイクルはいずれもその持続時間に関
して設定することが出来、更に負荷を印加するかどう
か、何時印加するのか、何時データをラッチ又はストロ
ーブするのか、信号がリターン・トゥ・ゼロ（Return-T
o-Zero）信号であるかどうか、送る信号を補完情報で囲
むのかどうか等（これらのオプションが上述した各種フ
ォーマットである）についても適正な範囲で設定可能で
ある。

【００６４】タイミング／フォーマッティングおよび比
較回路５２により生成される比較結果は、論理値の誤り
（機能エラー）及び（又は）許容範囲を外れた電気特性
（パラメータエラー）によりそのチャネルが不具合を呈
したかどうかについて、チャネル毎の情報を含んでい
る。更に、マルチＤＵＴ試験が実施された場合、どのチ
ャネルがどのＤＵＴに通じているかは既知である。これ
により、４つの機能エラー信号ＤＦＥ０：３（ＤＵＴ＃
機能エラー）１０３及び４つのパラメータエラー信号Ｄ
ＰＥ０：３（ＤＵＴ＃パラメータエラー）１０４の生成
が可能である。

【００６５】タイミング／フォーマッティングおよび比
較回路５２により実施される比較処理においては、回路
４０の論理的反転であると言える機能を持つ受信ベクト
ル逆マッパ／デシリアライザ５７に印加される６４ビッ
ト値５６が更に生成される（回路５７の処理はＳＲＡＭ
５８により制御されているが、これは回路４０のＳＲＡ
Ｍ４１による制御に対応する）。そして回路５７の出力
５９はポストデコード回路６０に、そして更にエラー捕
捉ＲＡＭ１（３２Ａ）に印加される。ここではあまり詳
細にわたって説明しないが、ポストデコード回路６０は
入力されるエラー情報５９と以前にエラー捕捉ＲＡＭ１
（３２A）中に記憶されたエラー情報の両方をプログラ
ム基準に基づいて検分し、凝縮した、より容易に解釈出
来るエラー情報を生成することが出来る。生成されたエ
ラー情報は経路６１を介して他方のエラー捕捉ＲＡＭ２
（３２Ｂ）に戻し、記憶しておくことが出来る。一例と
して、特定のアドレス範囲でエラーが生じた回数の計数
値を作成すること等があげられるが、このような情報は
いつ代替回路を起動することによりオンチップ修復を試
みるかを決定する上で有用である。

【００６６】次に期間発生器４９及びこれに対応するタ
イミングＳＲＡＭ５１について説明する。これらは８ビ
ット信号Ｔ＿ＳＥＬ４３に応答して、マイクロコントロ
ーラシーケンサ１９によりフェッチされた２０８ビット
命令の各々に関連するタイミング／フォーマッティング
および比較回路５２の処理の継続時間を決定するもので
ある。Ｔ＿ＳＥＬ４３は、フェッチされた命令中の異な
るフィールドによってそれぞれに表される各種制御値お
よび命令４２の一部である。この信号は、８ビット値と
して２５６の異なる「事柄」を表す、即ち符号化するこ
とが出来る。この場合の「事柄」とは、タイミングＳＲ
ＡＭ５１に記憶され、Ｔ＿ＳＥＬによりアドレス指定さ
れる２８ビット値である。アドレス指定された２８ビッ
ト値２３の各々は１９．５ピコ秒の分解能で所望の継続
時間を指定するものである。アクセスされた２８ビット
継続時間値２３のシーケンスは期間ＦＩＦＯ５０中に記
憶され、ここからそのシーケンスの個々の要素が取得さ
れ、その後、ベクトルＦＩＦＯ４５が記憶するそれらに
意図した対応ベクトルの取得に同期して印加されるよう
になっている。

【００６７】ＦＩＦＯ５０の最も古いエントリ中にある
粗タイミング値フィールドは５ナノ秒の分解能で継続時
間情報を含んでおり、この情報から、次の送信ベクトル
をベクトルＦＩＦＯ４５からタイミング／フォーマッテ
ィングおよび比較回路５２に送る信号ＶＥＣ＿ＦＩＦＯ
＿ＵＮＬＯＡＤ４７が生成される。随伴信号ＴＩＭＩＮ
Ｇ ＲＥＭＡＩＮＤＥＲ４８もまた、回路５２に印加さ
れる。この時点で１９．５ピコ秒という最終分解能に達
するのである。

【００６８】上述はメモリテスタの総合的性質を紹介し
たものである。これを開始点とし、以下おいてはスコー
プモード及びその関連事項を説明する。

【００６９】ここで図３を参照するが、これはスコープ
モードでの動作中に実行される主な処理の概要をフロー
チャート形式で説明するものである。図３のフローチャ
ート６４は、大別すると部分６５及び６６に分かれる。
第一の部分６５では初期スコープモード処理が実施さ
れ、第二の部分６６では取得掃引処理が実施される。ま
ず最初に部分６５において実施される初期処理について
説明する。その目的は、トリガ仕様を設定し、ターゲッ
トシーケンスを取得し、繰り返し実行することが可能な
ターゲットシーケンスを作成することである。

【００７０】開始位置６７は他の処理からフローチャー
ト６４の処理に入る入口であり、ステップ６８はトリガ
仕様の設定と、これに続くテストプログラムの起動を実
施するステップである。本実施例においては、トリガ仕
様にはレジスタＸ、Ｙ、Ｚ、ＤＨ、ＤＬ、Ａ，Ｂ及びＣ
の内容に対するＡＮＤ条件であるＡＬＵ成分が含まれ
る。これらのレジスタのいずれのサブセット（全て及び
０個のレジスタから成るサブセットも含む）も、トリガ
仕様のＡＬＵ成分中に含まれ得る。各レジスタについて
は、そのビットの任意のサブセット（全ビット及び０個
のビットから成るサブセットも含む）が指定可能であ
る。トリガ仕様のＡＬＵ成分は、選択された全てのレジ
スタの全ての指定ビットが指定通りであれば満たされ
る。トリガ仕様は更に、プログラム成分も含み、満たす
べきトリガをイネーブルにするプログラムの一部又は全
ての部分を指定することが出来る。トリガ仕様は更に、
実際にトリガ仕様が充足した時点と、トリガ処理を開始
させるトリガ信号の発信時点との間に間隔をあけるため
の遅延（出来ればＤＵＴサイクルとして表されたものが
好ましいが、時間間隔の絶対値であっても良い）を含む
こともできる。

【００７１】ユーザーインターフェースのレベルで認識
出来るトリガ仕様の設定方法は様々存在する。推奨され
る方法においては、ＯＳ（テストシステムコントローラ
２上で起動するもの）がスコープモード制御処理を起動
するためのウィンドウを提供しており、ユーザーはどの
チャネルの波形を表示させるのかを指定出来るだけでは
なく、テストサイトコントローラ、ＤＵＴ、そしてトリ
ガ仕様のプログラム成分及びＡＬＵ成分をも指定するこ
とが出来る。これが完了すると、テストプログラムが開
始される。

【００７２】ステップ６９においては、テストプログラ
ムの処理によりトリガ仕様が満たされるまで（かつ指定
遅延が充足されるまで）の間に待ち経路７０があり、ト
リガ仕様が満たされるとステップ７１に進む。この時点
では、閾値ＶＯＨはそのまま維持されており、プログラ
ムは１２８ＤＵＴサイクルの間、通常の流れに従って処
理を続けることが出来る。この１２８ＤＵＴサイクルと
は、波形を作成するターゲットシーケンスである。ター
ゲットシーケンスの最初の実行中、プログラムＳＲＡＭ
２０からフェッチされる命令語の次の１２８アドレスが
スコープモードＦＩＦＯ１３０（図４を参照しつつ後述
する）にログされる。この時点では、この１２８の命令
語が何であるかについての制約はなく、これらの中に分
岐命令が含まれていてもかまわない。

【００７３】ターゲットシーケンスの実行が終了すると
テストプログラムの実行が中断され、スコープモードの
管理環境がフローチャート６４のステップ７２に示され
る処理を実施する。この処理は、スコープモードＦＩＦ
Ｏ１３０中に記憶されたアドレスをリングバス８５を介
して読み出し、これらのアドレスを用いてプログラムＳ
ＲＡＭ２０から対応する命令語を抽出し、これらの命令
語中の分岐フィールドがターゲットシーケンス中の次の
語を指示することになるように設定し（これは必須であ
る；ターゲットシーケンスに独自の条件分岐を続けさせ
ることは、波形が不安定になるために出来ない）、そし
てこれらを順次、プログラムＳＲＡＭ２０の予約領域に
格納する。

【００７４】その後に実行されるテストプログラムによ
ってもトリガ仕様が充足されることになるが、その時点
において、テストプログラムは中断し、ＶＯＨ値及びサ
ンプルタイミングオフセット値が通常値から取得掃引の
次段階の値に変更される。これを実施するには２つの方
法がある。第一の方法においては、スコープモードの管
理プログラムがスコープモードでの動作中にＰＧＭ＿Ｑ
ＵＩＴが発生したことを検出し、ＶＯＨ値及びサンプル
タイミングオフセット値を変更（スコープモードＶＯＨ
レジスタ１６６及びスコープモードサンプルタイミング
レジスタ１６８への書き込みによる；これらのレジスタ
については図５を参照しつつ説明する）することが出
来、そしてこれに続いて次アドレス計算器１０２（図
２）中の内部プログラムカウンタレジスタ（図示せず）
がリングバスを介して変更され、これによりプログラム
カウンタが予約領域の開始アドレスに移動することにな
る。これも次アドレス計算器１０２をリングバスに接続
させる理由の１つである。第二の方法においても上記と
同様に実現されるが、次アドレス計算器に予約領域の開
始アドレスを格納する更なる内部レジスタ（図示せず）
を設け、この内部レジスタをトリガインスタンス発生後
の遅延（取得掃引値が所定位置に格納されるために好適
な遅延）の後に自動的にジャンプ出来るように構成する
ことで、スコープモードの管理プログラムに課せられた
負荷の一部を取り除くことが出来る。

【００７５】フローチャート６４の取得掃引処理部分６
６の目的は、プログラムＳＲＡＭ２０の予約領域部分に
記憶された実行可能なターゲットシーケンスを繰り返し
実行することである。ステップ７３においては、テスト
プログラムが最初から再開される（テストプログラム中
のアルゴリズムにとって重要な初期化が行われるように
するため）。この再起動はＶＯＨ及びサンプルタイミン
グオフセットの通常値で行われるが、これはテストプロ
グラムが以前と全く同じ方法で実行されること、そして
いずれトリガ仕様が最初の実行時と全く同じように充足
されることが期待されるためである。

【００７６】テストプログラムの実行中、ステップ７４
において、ループ経路７５を経由しつつトリガ仕様の充
足を待つ。充足した場合、ステップ７６においてテスト
プログラムは中断され、ＶＯＨの値が続いて生じる一連
の取得掃引段階の最初の（次の）値に設定される。（こ
こで使用した用語は、１回の取得掃引が多数の取得掃引
段階により構成されていることを前提としたものであ
る。）同様のことがサンプルタイミングオフセット値に
も実施される。これに続き、ステップ７７においては、
テストプログラムは継続すること（ターゲットシーケン
スにジャンプする）が許され、そして受信ベクトルをＥ
ＣＲ２（３２ｂ）に強制的に記憶する機構が起動する。
ステップ７８においては、ループ経路７９を経由しつつ
ターゲットシーケンスの完了が待たれる。図４に示した
信号ＰＧＭ＿ＱＵＩＴ１５７は、これを助けるものであ
る。この値は、マイクロコントローラシーケンサ１９が
実行を停止する度に真値となる。これは変更したターゲ
ットシーケンスの１２９番目の命令語を停止命令とする
ことにより実現することが出来る。

【００７７】ターゲットシーケンスの実行が終わると、
ステップ８０においてＥＣＲ２（３２ｂ）の内容がスコ
ープモードの管理処理（出来ればテストシステムコント
ローラ２のＯＳ下で起動するプログラムであることが望
ましい）に使用されるメモリに移される。この時点にな
ると、スコープモード用ソフトウエアはこれまでに取得
した結果の一部を形成し、表示することが出来るように
なる。

【００７８】次のステップ８１では、取得掃引が終端に
至ったかどうかが決定される。まだ終端に来ていない場
合、経路８２を辿ってステップ７３に戻り、取得掃引は
継続し、次の段階に進む。このフローチャート６４は概
略的なものである。それは、ＶＯＨ値の掃引が、異なる
サンプルタイミングオフセット値の各設定におけるＶＯ
Ｈ値群全体にわたり、最も高速で実施される（即ち、Ｖ
ＯＨの変更は最速で行われ、その変更シーケンスが繰り
返される一方で、サンプルタイミングオフセットは最も
ゆっくりと変更され、１回の変更シーケンスしか実施さ
れない）という概念を扱うための、外部ループ中にある
内部ループを図示していないという点にある。更にこの
フローチャートはＶＯＨ値の変更を実施するための方式
（先頭から末端までの線形実行、２等分探索、或いは予
測探索等）も示していない。また更にこのフローチャー
トにおいては、所定のサンプルタイミングオフセット値
に対するＶＯＨ値変更の終了方式（全てを実施する、或
いは正しい回答を検出したことが確実になった場合は終
了する等）も指定されていない。

【００７９】取得掃引が終了すると、ステップ８１から
の“ＹＥＳ”経路を介して処理はスコープモードの管理
機構に移行し、これにより完成した波形の表示や記憶、
プリントアウト等が可能となる。

【００８０】次に図４を参照するが、これは図３の処理
がどのように実現されるのかをハードウエアの側面から
説明する概略ブロック図であり、トリガ仕様の充足に基
いてエラーフラグの挿入を実施するために必要なハード
ウエアを含んでいる。図４は、図２のブロック図に示し
た要素に関連して３つの部分（８４、８６、９１）に分
けられる。即ち、部分８４は図２のマイクロコントロー
ラシーケンサ１９の一部を延長したものであり、部分８
６は図２の８個の１６ビットＡＬＵ２４の一部を延長し
たものであり、そして部分９１は図２の内部テストメモ
リ８７中に設定される要素を延長したものである。従っ
て図４は図２の限られた一部の拡張例を示したものであ
り、図２の多くの要素はここでの説明に直接関連しない
ため、図４では省略されている。

【００８１】始めに、ＡＬＵ＿ＴＲＩＧＧＥＲ９６と呼
ばれる信号を生成する働きを持つ部分８６について説明
する。部分８６及び信号ＡＬＵ＿ＴＲＩＧＧＥＲは、ト
リガ仕様におけるＡＬＵ成分を表すものである。ここで
はＸレジスタに関して何が行われるのかを説明するが、
他の７つのレジスタ（Ｙ〜Ｃ）についても同じ処理が実
施される。更に、これらのレジスタを組み合わせて信号
ＡＬＵ＿ＴＲＩＧＧＥＲ９６を生成するためにどのよう
な処理が、どのように実施されるのかについても説明す
る。よって、まず最初にＸレジスタ要素についての説明
から始める。

【００８２】ここに、リングバス８５と通じる１６ビッ
トＸ＿ＡＬＵレジスタ９７がある。これは図２に示した
Ｘアドレスレジスタそのものであり、そのビットが４８
アドレスビット２７の３分の１に寄与している。図４に
おいては、Ｘ＿ＡＬＵレジスタ９７は、リングバス８５
及び１６ビット２入力ＡＮＤゲート１００にしか接続し
ていないかのように描かれているが、Ｘ＿ＡＬＵレジス
タ９７は勿論、その内容の演算処理を可能とする他の全
ての要素にも接続している。ここでは図をわかり易くす
るためにそれらの要素は省略した。更に、ＡＮＤゲート
１００の出力は１６ビットである（図示を容易にするた
めの単純化）。ＡＮＤゲート１００に印加されるもう一
方の１６ビットは１６ビットＸ＿ＭＡＳＫレジスタ９９
から供給される。Ｘ＿ＭＡＳＫレジスタ９９中の「１」
のパターンは、Ｘ＿ＡＬＵレジスタ９７からのビットの
うち、どれがトリガ仕様の対象となるかを選択するもの
である。ここには更に１６ビットＸ＿ＴＲＩＧＧＥＲレ
ジスタ９８もある。これはトリガ仕様におけるＸレジス
タ成分を格納しており、その目的上、リングバス８５に
接続している。これは更にもう１つの１６ビット２入力
ＡＮＤゲート１０１へも結合しているが、このＡＮＤゲ
ート１０１へのもう一方の入力はＸ＿ＭＡＳＫレジスタ
９９から供給されている。明らかなように、トリガ仕様
におけるＸレジスタ成分は、ＡＮＤゲート１００の１６
ビット出力がＡＮＤゲート１０１の１６ビット出力と等
しい（ビット毎に一致している）場合に充足される。
「＝？」回路１０３はこの状況の決定を行うことを目的
としたもので、ＡＮＤゲート１００及び１０１からの２
つの１６ビット出力を入力として受け、出力として一致
状態表示信号１０４を生成するものである。

【００８３】部分８６のＹレジスタ回路も全く同じであ
るが、これに接続する＝？回路１０６及びその出力１０
５以外についての要素は図を見易くするために省略して
ある。また、この図においては１つ（１１０）しか図示
していないが、実際にはこれに加えて更に６個の一致状
態表示出力（残りのＡＬＵレジスタに各々１つずつ）が
存在していることは言うまでもない。信号ＡＬＵ＿ＴＲ
ＩＧＧＥＲ９６は、マスクにより排除されなかった全て
のＡＬＵレジスタビットがそれぞれに対応する‘＿ＴＲ
ＩＧＧＥＲレジスタに一致した場合に生成される。従っ
て、８個の＝？回路からの出力の集合１０４・・・１１
０がＡＮＤゲート１１１によりＡＮＤ演算されることに
よりＡＬＵ＿ＴＲＩＧＧＥＲ９６が生成されるのであ
る。

【００８４】次にマイクロコントローラシーケンサ部分
８４の説明に移るが、信号ＡＬＵ＿ＴＲＩＧＧＥＲ９６
は充足したトリガ仕様を構成する一つの要素である。更
に満たさなければならないプログラム成分が残ってい
る。プログラム成分は信号ＴＲＩＧＧＥＲ＿ＥＮＡＢＬ
Ｅ９３により表される。ここではＴＲＩＧＧＥＲ＿ＥＮ
ＡＢＬＥ９３が既に存在すること（その出処は後述す
る）を前提に説明するが、ＡＮＤゲート９５によりＴＲ
ＩＧＧＥＲ＿ＥＮＡＢＬＥ９３とＡＬＵ＿ＴＲＩＧＧＥ
Ｒ９６が組み合わせられ、これにより信号ＡＲＭ＿ＳＹ
ＳＴＥＭ＿ＴＲＩＧＧＥＲ１１３が生成される。この信
号１１３が真の場合、基本的トリガ仕様が満たされた状
況にあること、そして実際のトリガが許可される前に遅
延時間を経過しなければならないことを意味する。

【００８５】この概念の説明を進めるが、信号ＡＲＭ＿
ＳＹＳＴＥＭ＿ＴＲＩＧＧＥＲ１１３は遅延回路１１４
の開始入力に印加されていることがわかる。この遅延回
路の遅延量はリングバス８５との接続を介して指定され
る。遅延量は時間間隔の絶対値或いはＤＵＴサイクル数
で表されるが、０の場合もある。このような回路は従来
から周知であると考えられるため、その詳細説明は省略
する。遅延回路１１４としては、事前設定可能なカウン
タ、タイマ及び電圧ランプ／閾値機構を含むがこれらに
限られない様々な種類の好適な遅延機構のうち、どれを
採用しても良い。いずれの場合においても、ＡＲＭ＿Ｓ
ＹＳＴＥＭ＿ＴＲＩＧＧＥＲ１１３に続く遅延時間が経
過した場合、信号ＳＹＳＴＥＭ＿ＴＲＩＧＧＥＲ１１５
が出力される。これはセット／リセットフリップフロッ
プ１１６のセット入力に供給される。ＳＹＳＴＥＭ＿Ｔ
ＲＩＧＧＥＲ１１５によりフリップフロップ１１６のＱ
出力が真となる。このＱ出力は、信号ＴＲＩＧＧＥＲＥ
Ｄ１２２である。これはターゲットシーケンスが終わる
まで持続する信号であり、図４の他の様々な箇所におい
て利用される。信号ＴＲＩＧＧＥＲＥＤ１２２は、取得
掃引の次段階の開始時点において発生する信号ＳＴＡＲ
Ｔ１３１により偽となる。この信号ＳＴＡＲＴ１３１
は、リングバス８５に結合するワンショット回路１３２
から発信され、取得掃引における次段階部分としてのテ
ストプログラムの再起動を監督するソフトウエアにより
活性化される信号である。

【００８６】ここで信号ＴＲＩＧＧＥＲ＿ＥＮＡＢＬＥ
９３がどのように生成されるのかを説明する。簡単に述
べれば、これはマイクロコントローラシーケンサ１９が
利用する２０８ビット長の命令語の１ビットである。こ
のビットが設定されることになる状況としては、ユーザ
ーがスコープモードの管理機構に対して、ソースコード
中のこれこれの行が、その機械命令がトリガをイネーブ
ルにするということを指定した場合である（この場合で
ある可能性が一番高い）。また、より希な状況として、
コンパイラがプログラマにより明確にその場所に挿入さ
れたソースコード「ここでトリガをイネーブルする」と
いう命令に行き当たった場合があげられる。前者はスコ
ープモードの管理機構が機械命令自体を変更する場合
（コンパイラの応諾を要する場合も要さない場合もあり
得る）であり、後者はユーザーがテストプログラム自体
のソースコードを変更して再度コンパイリングを行った
場合である。ＴＲＩＧＧＥＲ＿ＥＮＡＢＬＥビットを設
定した命令語は１つだけの場合もあれば、そのような語
の連続するストリングがある場合も、或いはテストプロ
グラムの実行に伴ってビットが設定されたり設定されな
かったりする場合はその中間的なものである場合もあ
る。

【００８７】説明を続けるが、２０８ビット命令語は、
次アドレス計算器１０２が生成したアドレス６３により
指定されるプログラムＳＲＡＭ２０からフェッチされ
る。次アドレス計算器１０２は幾つかの更なる関連処理
を実施する。第一に、次アドレス計算器１０２はプログ
ラムを実行している間は必ず信号ＢＵＳＹ１５６を生成
する。これは、マイクロコントローラシーケンサ１９に
よるパターン実行処理の制御において、様々な管理機構
を助けるものである。次アドレス計算器は更に、プログ
ラムの実行を中断する状況が生じたことを意味する信号
ＰＧＭ＿ＱＵＩＴ１５７も生成する。このような状況の
１つとして、信号ＴＲＩＧＧＥＲＥＤ１２２及び信号
‘ＳＣＯＰＥ ＭＯＤＥ１３８のＡＮＤ演算があげられ
る。これを実行するための論理は次のアドレス計算器１
０２にとって内部的であるので、明確にされていない。
次アドレス計算器１０２はまた更に、新たな有効アドレ
スが次アドレス計算器１０２の出力６３に存在すること
を意味する信号ＰＧＭ＿ＳＴＥＰ１４５も生成する。Ｐ
ＧＭ＿ＳＴＥＰ１４５は、パターン（テストプログラ
ム）中の次の段階がこれから実行されることを他の機構
に通知する目的にも利用することが出来る。

【００８８】図４のこの部分をよく見ると、信号ＰＧＭ
＿ＱＵＩＴ１５７及びＴＲＩＧＧＥＲＥＤ１２２が、リ
ングバスにより読み出し可能な状態レジスタの関連ビッ
ト（それぞれ、１５８ａ及び１５８ｂ）に結合している
ことがわかる。これもまた、通常動作及びトリガ動作の
両方を監督する様々な管理ソフトウエア機構を助けるも
のである。

【００８９】ここでスコープモードＦＩＦＯ１３０に目
を向けるが、これはその内容がバスに読み出せるような
形（データ出力として）でリングバス８５に接続してい
る。これは更に、次アドレス計算器１０２の出力（生成
されたアドレス）に接続している。これらの接続は、タ
ーゲットシーケンスのアドレスの取得処理と、後の変
更、及びプログラムＳＲＡＭ２０（これもリングバス８
５に接続する）の予約領域に記憶するための再取得処理
を支援するものである。スコープモードＦＩＦＯは、Ｌ
ＯＡＤ端子への信号印加に伴って自動的に増分する内部
アドレス指定機構を有する。ターゲットシーケンスの記
憶又は読み出しの開始時にこの内部アドレスをゼロに戻
すために、ＲＥＳＥＴ端子にＳＴＡＲＴ信号１３１が供
給される。ＬＯＡＤ端子は、ＴＲＩＧＧＥＲＥＤ１２２
及びＦＩＦＯ１３０のＦＵＬＬ端子から出る反転信号
（インバータ１３４により反転したもの）を入力として
受けるＡＮＤゲート１３５の出力によって駆動する。こ
の構成により、ＴＲＩＧＧＥＲＥＤ信号が真になった
後、ＦＩＦＯが一杯になるまで、ターゲットシーケンス
が発生するに伴ってこれらを連続的に記憶することが可
能となるのである。この処理が発生すると、スコープモ
ードの管理ソフトウエアはＦＩＦＯの内容を読み出し、
プログラムＳＲＡＭ２０から対応命令語をフェッチし、
全ての分岐が次の命令を指示することになるように調整
するためにこれらの命令を変更し、そして変更した命令
をプログラムＳＲＡＭ２０の予約領域に記憶することが
出来るようになる。

【００９０】次にリングバス８５に接続する単一ビット
スコープモードレジスタ１３７について説明する。これ
はトリガ仕様が有効状態にあることを示すために管理ソ
フトウエアが設定するものである。スコープモードレジ
スタ１３７の出力は信号‘ＳＣＯＰＥ＿ＭＯＤＥ１３８
であり、これは、エラーフラグ挿入機構及び部分９１
（内部テストメモリ８７の拡張例）の２箇所において使
用される。エラーフラグ挿入処理の説明に移る前に、ス
コープモード処理を支援するために必要とされる、図４
の最後の要素である部分９１を説明する。

【００９１】部分９１の目的は、ターゲットシーケンス
に属する受信ベクトルをＥＣＲ２（３２ｂ）に記憶する
ことである。これらのベクトルは一回につき取得掃引の
一段開ずつここにキャッシュされ、波形構築の際にスコ
ープモードを制御するソフトウエアにアンロードされ
る。記憶される内容は、比較データ１４６（図５に拡大
して示したようにタイミング／フォーマッティングおよ
び比較回路５２を介してピンエレクトロニクス９に至る
ことになる）である。このような比較データ１４６がＥ
ＣＲ２のデータ入力に供給された場合、次の関心事はこ
れをどのように記憶するかである。記憶処理は、エラー
がＥＣＲ中に記憶されているかどうかを決定する通常機
構の有無に応じた方法で行われなければならない。その
具体例がＥＣＲ＿ＬＯＧ＿ＥＮＡＢＬＥ９４である。こ
れは２０８ビット命令語の１ビットであり、これが設定
されるか否かはプログラマがテストプログラム中のその
部分についてエラーデータの記録を取ることを望んでい
るかいないかによる。ここで必要なことは、ターゲット
シーケンスの実行中は必ずＥＣＲ２（３２ｂ）のＷＲＩ
ＴＥ−ＥＮＡＢＬＥ端子を強制的に真とすることであ
る。この役割を果たすのがＭＵＸ１４１であり、これが
ＥＣＲ２のＷＲＩＴＥ ＥＮＡＢＬＥを、信号‘ＳＣＯ
ＰＥ＿ＭＯＤＥが偽（通常処理）の場合はＥＣＲ＿ＬＯ
Ｇ＿ＥＮＡＢＬＥで駆動し、真の場合はＴＲＩＧＧＥＲ
ＥＤで駆動する。もう１つのＭＵＸ１４２も‘ＳＣＯＰ
Ｅ＿ＭＯＤＥを利用してＥＣＲ２に適用するアドレスの
変更を行う。通常モード処理においては、アドレスは単
純にアドレスマッパ２９から供給される通常アドレスで
ある。スコープモードにおいては、このアドレスは増分
可能レジスタ１４４から供給される異なるアドレスであ
る。増分可能レジスタ１４４の値は信号ＳＴＡＲＴ１３
１によってゼロにリセットされ、信号ＰＧＭ＿ＳＴＥＰ
１４５によって増分される。即ち、この値はターゲット
シーケンスの実行に同期して増分するのである。この構
成によれば、ターゲットシーケンスの実行に伴って比較
データ（ＶＯＨ閾値が一致か不一致か）が記憶される。
プログラマがテストプログラムのエラーデータの通常ロ
グにＥＣＲ２を使用することはないと思われる。

【００９２】最後に、リングバス８５に接続する４ビッ
トレジスタ１４７ａ〜ｄについて説明する。これは４個
の１ビット区分を含み、その中の３つは通常のエラーフ
ラグに替えて挿入すべき値を示すものである。従って、
ＦＥＲＲ＿ＪＡＭ１４７ａはＦＥＲＲ１５４を、ＰＥＲ
Ｒ＿ＪＡＭ１４７ｂはＰＥＲＲ１５３を、そしてＥＣＲ
＿ＦＬＧ＿ＪＡＭ１４７ｃはＥＣＲ＿ＦＬＧ１５２を置
き換えることが出来る。これらの置換は‘ＳＣＯＰＥ＿
ＭＯＤＥ１３８が真（トリガ仕様が充足した結果スコー
プモードレジスタ１３７が設定されたことを表す）であ
り、かつ４番目のビットＴＲＩＧＧＥＲ＿ＪＡＭ＿ＥＮ
ＡＢＬＥ１４７ｄも設定されている場合に実施される。
ＡＮＤゲート１４８がこの状況を検出し、その出力がＭ
ＵＸ１４９、１５０及び１５１を切り換えるために使用
される。これらのＭＵＸの切り換えにより挿入処理が生
じるのである。ＭＵＸの結合出力１５５は次アドレス計
算器１０２に供給され、テストプログラム中の分岐に影
響を与える修飾入力として用いられるのである。

【００９３】次に図５を参照するが、これは取得掃引の
各段階においてＥＣＲ２（３２ｂ）に記憶されることに
なる比較データを供給する下位レベルの回路（これらの
多くはチャネル毎に存在する）を示す概略ブロック図で
ある。この図の左側は本願の参考文献である「ＭＥＭＯ
ＲＹ ＴＥＳＴＥＲ ＷＩＴＨ ＥＮＨＡＮＣＥＤＰO
ＳＴ ＤＥＣＯＤＥ（ポストデコード処理を改善したメ
モリテスタ）」の図５の一部である。従って、これにつ
いての詳細にわたる説明は避け、簡単に概略について触
れる。

【００９４】まず、ＤＵＴのパッド又は端子１０９につ
いて説明する。これは、内部ＳＲＡＭ５４（図２にも回
路５２の一部として図示）からＦＯＲＭＡＴ１４０及び
データ１３９を取得するドライブフォーマット発生器１
０７によって起動するレベルシフタ１０８により駆動す
ることが出来る。実施されている処理が何であれ端子１
０９の電圧が指定範囲に収まっている場合、普通はその
端子がテスタによって駆動されているかどうかを知りた
いと望むものである。このために２つの比較器１１７及
び１１８が存在し、これらが端子１０９と信号ＣＨ Ｖ
ＯＨ１７２（チャネル毎のＶＯＨ）及びＣＨ ＶＯＬ１
７１（チャネル毎のＶＯＬ）にそれぞれ接続している。
信号ＣＨ ＶＯＨ及びＣＨ ＶＯＬは、これらの比較器
が比較基準として用いる設定可能な比較電圧である。比
較器の出力は受信ラッチ１１９ａ及び１１９ｂにそれぞ
れにラッチされ、これらのラッチの出力がそれぞれに論
理信号ＹＶＯＨ及びＹＶＯＬを生成する。ラッチ処理
は、ストローブ発生器１７０が、表示されたサンプルタ
イミングオフセットに基づいて決定したＤＵＴサイクル
中のある時点において実施されるが、これについての更
なる説明は後に行う。

【００９５】ＹＶＯＨ及びＹＶＯＬは、ＦＯＲＭＡＴ信
号１４０、（期待）データ１３９及びＩＶＴバス（これ
はＶＴバス８９のチップ間延長部と言える；回路５２は
ＡＰＧが集積されたシリコンチップとは別の、マイクロ
コントローラシーケンサ１９が集積されているチップに
集積されているため）に応答するＦ／Ｐエラー選択レジ
スタ１２３中の情報に基づいて測定値入力が正しいかど
うかを評価するフォーマットされたレシーバ１２４に供
給される。いずれの場合においても、フォーマットされ
たレシーバ（チャネル毎に存在する）は信号ＦＵＮＣＴ
ＩＯＮＡＬ＿ＥＲＲＯＲ１２６、ＰＡＲＡＭＥＴＲＩＣ
＿ＥＲＲＯＲ１２７及びＣＯＭＰＡＲＥ＿ＥＲＲＯＲ１
２５を発信する。信号ＦＵＮＣＴＩＯＮＡＬ＿ＥＲＲＯ
Ｒ１２６及びＰＡＲＡＭＥＴＲＩＣ＿ＥＲＲＯＲ１２７
はラッチ１２８及び１２９にそれぞれラッチされ、ラッ
チ１２８及び１２９は、図２の回路５２の入力に現れた
信号ＤＦＥ０：３（１０３）及びＤＰＥ０：３（１０
４）に応じて更なる処理の対象になり得る信号１７６及
び１７７を生成する。これらが何を意味するかは開示し
た本発明の範囲外のことであり、これらはマルチＤＵＴ
処理に関連したものである。ここで留意しておくべきこ
とは、信号ＣＯＭＰＡＲＥ＿ＥＲＲＯＲ１２５は通常、
実際のエラーデータとして恐らくはＥＣＲ（エラー捕捉
ＲＡＭ）中に記憶されるもの、或いは先ず種類（データ
分類又はポストデコード処理）により特性付けされた後
に適正な種類の標識子がＥＣＲに記憶される類のもので
あるという点である。いずれにしても通常処理において
は、ＣＯＭＰＡＲＥ＿ＥＲＲＯＲ１２５はフォーマット
化されたレシーバ１２４に印加されるＦＯＲＭＡＴ信号
１４０に基づいて生成されるに従い、送信されなければ
ならない。この情報は「生の」ＹＶＯＨ及びＹＶＯＬと
異なる場合もある。更に留意すべきは、取得掃引の１段
階においては、この信号はまさに「生の」ＹＶＯＨその
ものであり、システムの他の部分に配信されなければな
らないという点である。これらの異なる目的を達成する
役割を果たすのは（チャネル毎の）ＭＵＸ１７３であ
る。ＭＵＸ１７３はチャネル毎のＣＯＭＰＡＲＥ＿ＥＲ
ＲＯＲ１２５及び（チャネル毎の）ＹＶＯＨ１７５を受
け、これらのうち、信号ＰＩＰＥＤ＿ＴＲＩＧＧＥＲ１
８０に基づいて適正な１つのみを送出する。即ち、ＰＩ
ＰＥＤ＿ＴＲＩＧＧＥＲ１８０が偽の場合、信号ＣＯＭ
ＰＡＲＥ＿ＥＲＲＯＲ１２５が選択され、真の場合は実
際の（翻訳処理されていない）ＹＶＯＨ１７５が選択さ
れるということである。

【００９６】妥当な説明順序として、次に信号ＰＩＰＥ
Ｄ＿ＴＲＩＧＧＥＲ１８０について触れる。これは、マ
イクロコントローラシーケンサ１９から始まって、ＡＬ
Ｕ２４、アドレスマッパ２９、内部テストメモリ８７及
び（又は）データＭＵＸ３５、アドレスビット選択回路
３７、回路４０、ベクトルＦＩＦＯ４５、そして最後に
タイミング／フォーマッティングおよび比較回路５２
（図５を含む回路）を通る信号搬送パイプラインにより
もたらされる遅延を持っていること以外は、論理的に信
号ＴＲＩＧＧＥＲＥＤ１２２（図４）に等しい。このパ
イプラインの存在及びそれによる遅延のため、信号ＴＲ
ＩＧＧＥＲＥＤ１２２（これはパイプラインの先頭段に
ある）は、これに関連する送信ベクトルが実際にＤＵＴ
に印加出来るようになる前に発生する。図５にはＰＩＰ
ＥＤ＿ＴＲＩＧＧＥＲ１８０により制御される３つのＭ
ＵＸ１６４、１６９及び１７３がある。パイプラインの
遅延作用を無視した場合（例えばＴＲＩＧＧＥＲＥＤを
ＰＩＰＥＤ＿ＴＲＩＧＧＥＲに代えて使用した場合）、
これらのＭＵＸは早過ぎる段階で変化してしまい、実際
上（論理的意味で）トリガの発生前にスコープモード処
理が開始されてしまうことになる。これでは様々な支障
が出てしまう。従って、信号ＴＲＩＧＧＥＲＥＤ１２２
は遅延機構１８１により遅延させられ、ＰＩＰＥＤ＿Ｔ
ＲＩＧＧＥＲ１８０になるのである。遅延機構１８１は
図示したように実際の別個の回路としても、或いはパイ
プライン自体の中にＴＲＩＧＧＥＲＥＤ用に設けられた
専用経路としても良い。

【００９７】最後に電圧閾値ＶＯＬ及びＶＯＨはどのよ
うに生成されるのか、そしてどのようにサンプルタイミ
ングオフセットが得られるのかについての説明を行う。
これらはプログラムにより決定された通常値と段階的な
取得掃引を実施するために必要な変化値との間で高速で
切り換えることが出来なければならない。

【００９８】ＶＯＬはそれ自体が本願の対象とする処理
を構成するものではないが、単純かつ同様の開始点を持
つため、まずこのＶＯＬについて説明する。ＶＯＬの起
点はＶＯＬレジスタ１６１である。ＶＯＬレジスタ１６
１はリングバス８５に接続し、このバス上で送られるｍ
ビットのデジタル値を受信する。これらのｍビットはＶ
ＯＬ Ｄ／Ａ変換器１６２に印加され、アナログ閾電圧
ＣＨ ＶＯＬ１７１が生成される。アナログ閾電圧ＣＨ
ＶＯＬ１７１は比較器１１８に送られる。

【００９９】ＣＨ ＶＯＨ１７２の生成も同様である
が、相違点は、ＶＯＨ Ｄ／Ａ変換器１６５がＭＵＸ１
６４のｍビット出力により駆動されているという点であ
る。ＭＵＸ１６４はリングバス８５により設定可能な２
つのｍビットレジスタのいずれかを選択するものである
が、これらのレジスタとは、通常モードＶＯＨレジスタ
１６３及びスコープモードレジスタ１６６である。ＭＵ
Ｘ１６４はＭＵＸ１７３と同様に信号ＰＩＰＥＤ＿ＴＲ
ＩＧＧＥＲ１８０の値に基づいてこの選択を行う。即
ち、ＭＵＸ１６４は、ＰＩＰＥＤ＿ＴＲＩＧＧＥＲが真
の場合にはスコープモードレジスタ１６６のｍビット値
を選択するが、真ではない場合にはレジスタ１６３から
の通常値を選択するのである。スコープモードレジスタ
１６６の値は、スコープモードの管理ソフトウエアによ
り取得掃引の一段階における所望のＶＯＨ変更方式と矛
盾しない値に事前に設定することが出来る。従ってＣＨ
ＶＯＨ電圧１７２の値は、信号ＰＩＰＥＤ＿ＴＲＩＧ
ＧＥＲ１８０が発生した時点で極めて迅速に通常値から
変化させることが出来、そしてＰＩＰＥＤ＿ＴＲＩＧＧ
ＥＲ１８０が消えると同様の速さで通常値に戻すことが
出来るのである。

【０１００】最後に、サンプルタイミングオフセットを
通常値と取得掃引値との間で同様に切り換えるという問
題に触れなければならない。この処理は、ＰＩＰＥＤ＿
ＴＲＩＧＧＥＲ１８０に制御されるＭＵＸ１６９がリン
グバス８５に接続するスコープモードサンプルタイミン
グレジスタ１６８の出力又は通常モード用の「何等かの
機構」１６７（後述）の出力を選択するという点におい
て概ね同様の方法で行われる。選択される２つの出力
は、各々にｎビット長を持ち、受信ラッチ１１９ａ、１
１９ｂのストローブ処理を何らかの基準信号に対して遅
延させる時間量を記述するものである。その基準信号を
ＳＹＳＴＥＭ＿ＤＵＴ＿ＣＹＣＬＥ１７８と呼ぶものと
するが、これはストローブ発生器１７０に送られる。Ｍ
ＵＸ１６９が選択した遅延値（スコープモードにおいて
はレジスタ１６８から、通常モードにおいては「何等か
の機構」１６７から得られた値）もまた、ストローブ発
生器１７０に送られる。ストローブ発生器（基本的には
デジタル制御された遅延発生器）からの遅延出力１７９
は受信ラッチ１１９ａ、１１９ｂに印加される。その出
力は、本願の目的に照らし、ＭＵＸ１６９からのｎビッ
ト値分遅延したＳＹＳＴＥＭ＿ＤＵＴ＿ＣＹＣＬＥ１７
８の発生と考えることが出来る。このｎビット値は、例
えば１９．５ピコ秒の倍数として、遅延値を表すもので
ある。

【０１０１】先に述べた「何等かの機構」１６７とは何
か。その説明の開始点として、最も単純な実施例におい
て言えば、これはスコープモードサンプルタイミングレ
ジスタ１６８と同様の、リングバス８５に結合する単な
るｎビットレジスタである。この場合、通常モードサン
プルタイミングレジスタと呼ぶことが出来る。問題は、
これが有効ではないということではなく（即ち、有効で
はあるが）、テストプログラムにたった１つのサンプル
タイミングオフセットリソースしか提供しないため、サ
ンプルタイミングオフセット値を変化させなければなら
ない場合は常にプログラマが大変な作業をしなければな
らないという点にある。これは面倒な仕事である。かわ
りに、事前にプログラムしておくことが出来、テストプ
ログラムの実行中に容易に選択することが出来る「時間
セット」があれば望ましい。これらの時間セットは通常
モードサンプルタイミングルックアップテーブル１６７
中に、例えば１６セットある。これらは更に、単なるサ
ンプルタイミングオフセット情報以上の内容を含むもの
であっても良い。本願の目的との関連性は薄いため、こ
れらに関連してこれ以上の説明は省くものとする。従っ
て、本願における通常モードサンプルタイミングルック
アップテーブル１６７の説明としては、これがアドレス
可能な１６セットの要素を格納した機構であり、そのア
ドレス指定可能な場所の各々は幾つかの数値フィールド
を格納することが出来、そのフィールドの１つがｎビッ
ト値であり、アドレス指定されると、最も最近にアドレ
ス指定された場所に現在記憶されているｎビット値が他
の情報と共にその出力に提供されるものである、と述べ
るに留める。上述したように、時間セットという概念
は、従来からあるものと考えられ、必要とされる通常モ
ードサンプルタイミングルックアップテーブル１６７は
周知の方法で標準的なＩＣライブラリ部品を用いて構成
することが出来る。

【図面の簡単な説明】

【図１】本発明に基づいて構築された、大幅な再設定が
可能で、アルゴリズムにより駆動する不揮発性メモリテ
スタの概略ブロック図である。

【図２】図１のＤＵＴテスタ６を拡大して示した概略ブ
ロック図である。

【図３】スコープモード処理の概要を示すフローチャー
トである。

【図４】図２のブロック図に描かれている要素のうち、
トリガ処理とターゲットシーケンスの捕捉及び実行処理
に係わる部分をより詳細に描いた図である。

【図５】図２のブロック図に描かれている要素のうち、
取得掃引の実行中にＶＯＨ値及びサンプルタイミングオ
フセット値を段階的に変化させて行く処理に係わる部分
をより詳細に描いた図である。

【符号の説明】

１４：被試験デバイス（ＤＵＴ） ２４：ＡＬＵ ９７：ＡＬＵレジスタ ９８：トリガ値レジスタ ９９：マスクレジスタ １００、１０１：ＡＮＤ回路 １０３：比較回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 29/00 ６５１ Ｇ０１Ｒ 31/28 Ｂ (72)発明者 アラン・エス・クレッチ・ジュニア アメリカ合衆国コロラド州80525，フォー ト・コリンズ，レッドベリー・コート 1518 (72)発明者 ブラッド・ディ・リーク アメリカ合衆国コロラド州80538，ラブラ ンド，ファイアソーン・ドライブ 8529 (72)発明者 ランディ・エル・ベイリー アメリカ合衆国コロラド州80526，フォー ト・コリンズ，チッペンデール・ドライブ 4616 (72)発明者 ジョン・エム・フリースマン アメリカ合衆国コロラド州80526，フォー ト・コリンズ，グレイ・フォックス・ロー ド 4507 Ｆターム(参考） 2G132 AA08 AB01 AE00 AE18 AE19 AE23 AE24 AF18 AG01 AG11 AL26 5B048 AA19 AA20 DD01 DD03 5L106 AA09 DD21 DD26 GG07

Claims (10)

【特許請求の範囲】
1. 【請求項１】 テスタ中の複数のＡＬＵハードウエアレ
   ジスタの内容を処理するアルゴリズム的性質を持つテス
   トプログラムを実行する前記テスタにおいてトリガ信号
   を生成するための方法であって、前記複数のＡＬＵハー
   ドウエアレジスタの内容が前記テスタと被試験デバイス
   （ＤＵＴ）との間の関連信号トラフィックを表すもので
   あり、（ａ）前記複数のＡＬＵハードウエアレジスタの
   各々について、前記トリガ信号の生成に寄与すべき、い
   ずれのビット位置も含まない組み合わせも含む、任意の
   ビット位置の組み合わせを選択するステップと、（ｂ）
   前記ＡＬＵハードウエアレジスタの各々に別個のトリガ
   値レジスタを関連付けるステップと、（ｃ）前記ステッ
   プ（ａ）において選択された少なくとも１つのビット位
   置を有するＡＬＵハードウエアレジスタに関連するトリ
   ガ値レジスタの各々について、前記選択されたビット位
   置と同じビット位置に、トリガ信号を発生させるために
   前記関連するＡＬＵハードウエアレジスタが保持するビ
   ット値に対するビットをロードするステップと、（ｄ）
   前記トリガ値レジスタの各々について、その対応するＡ
   ＬＵハードウエアレジスタにおいて前記ステップ（ａ）
   で選択されたビット位置の組み合わせと同じビット位置
   の組み合わせを選択するステップと、（ｅ）ＡＬＵハー
   ドウエアレジスタ及び関連するトリガ値レジスタの各対
   について、前記ＡＬＵハードウエアレジスタの選択され
   たビットの組み合わせが、関連するトリガ値レジスタの
   選択されたビットの組み合わせと一致するかを、ビット
   毎に比較するステップと、（ｆ）前記ステップ（ｅ）に
   おいて一致したことが決定された場合、トリガ信号を生
   成するステップと、を含む方法。
2. 【請求項２】 （ｉ）前記ステップ（ａ）が、前記ＡＬ
   Ｕハードウエアレジスタの各々に異なるマスクレジスタ
   を関連付けるステップと、前記マスクレジスタの各々
   に、前記対応するＡＬＵハードウエアレジスタにおいて
   選択されるべきビット位置における値である１をロード
   するステップと、各ＡＬＵハードウエアレジスタとそれ
   に関連するマスクレジスタとの間で、ビット毎にＡＮＤ
   演算を実施するステップと、をさらに含み、前記ビット
   毎のＡＮＤ演算の結果がそれぞれに対応するＡＬＵハー
   ドウエアレジスタについて選択されたビット位置の組み
   合わせの内容を表すものであり、（ｉｉ）前記ステップ
   （ｃ）が、異なるマスクレジスタを前記トリガ値レジス
   タの各々に関連付けるステップと、別個のマスクレジス
   タの各々に、前記対応するトリガ値レジスタにおいて選
   択されるべきビット位置における値である１をロードす
   るステップと、各トリガ値レジスタとそれに関連するマ
   スクレジスタとの間で、ビット毎にＡＮＤ演算を実施す
   るステップと、をさらに含み、前記ビット毎のＡＮＤ演
   算の結果がそれぞれに対応するトリガ値レジスタについ
   て選択されたビット位置の組み合わせの内容を表すもの
   である、請求項１に記載の方法。
3. 【請求項３】 前記テストプログラムの実行可能命令語
   のうち、前記トリガ信号の生成を可能とすることを意図
   したテストプログラム部分に対応する実行可能命令語の
   中にトリガイネーブルビットを含ませるステップをさら
   に含み、前記ステップ（ｆ）においては、前記トリガイ
   ネーブルビットの存在が前記トリガ信号が生成されるた
   めのさらなる条件であることを特徴とする、請求項１に
   記載の方法。
4. 【請求項４】 （ｇ）前記テストプログラムの分岐に影
   響を与えるエラーフラグに対して選択した代替値を定義
   するステップと、（ｈ）前記ステップ（ｆ）における前
   記トリガ信号の生成の後に、前記エラーフラグの実際の
   値をそれらに対応する前記代替値に置き換えるステップ
   と、をさらに含む、請求項１に記載の方法。
5. 【請求項５】 （ｇ）前記ステップ（ｆ）における前記
   トリガ信号の生成の後に、前記テストプログラムにより
   実行される、選択された数の連続命令語であるターゲッ
   トシーケンスを捕捉するステップと、（ｈ）前記ステッ
   プ（ｇ）の後、前記テストプログラムを繰り返し再起動
   し、前記トリガ信号の発生時に分岐をさせて前記捕捉し
   たターゲットシーケンスの実行を継続するステップと、
   （ｉ）前記ステップ（ｈ）において前記捕捉されたター
   ゲットシーケンスを繰り返し実行する間、前記ＤＵＴの
   選択されたチャネルの閾電圧値とサンプルタイミングオ
   フセット値を変化させて行くステップと、（ｊ）前記ス
   テップ（ｉ）から得られた閾値比較データを記憶するス
   テップと、（ｋ）前記ステップ（ｊ）において記憶され
   た前記閾値比較データから、前記選択されたチャネルの
   電圧波形を生成し、前記捕捉されたターゲットシーケン
   スの前記トリガ信号後の実行に対応する時間を表示する
   ステップと、をさらに含む、請求項１に記載の方法。
6. 【請求項６】 前記生成されたトリガ信号の発生を選択
   された時間分遅延させるステップをさらに含む、請求項
   １に記載の方法。
7. 【請求項７】 前記テスタがメモリテスタであり、前記
   ＤＵＴがメモリであることを特徴とする、請求項１に記
   載の方法。
8. 【請求項８】 テストプログラムにより提供される刺激
   に対する被試験デバイス（ＤＵＴ）の応答に基づいて分
   岐を発生させるアルゴリズム的性質を持つ前記テストプ
   ログラムを実行するテスタによって動作する前記ＤＵＴ
   の選択されたチャネルの電圧波形を生成する方法であっ
   て、（ａ）前記テスタのハードウエア内において、前記
   テストプログラムの選択部分の実行を含む選択条件が同
   時に発生したことを示すトリガ信号を生成するステップ
   と、（ｂ）前記ステップ（ａ）による最初のトリガ信号
   が生成された後、前記トリガ信号の生成後に前記テスト
   プログラムが実行した選択された数の連続命令である命
   令のターゲットシーケンスに対応するターゲットシーケ
   ンスのアドレスを捕捉するステップと、（ｃ）前記ステ
   ップ（ｂ）の後、前記捕捉されたターゲットシーケンス
   のアドレスにより識別される前記命令のターゲットシー
   ケンスをフェッチするステップと、（ｄ）前記ステップ
   （ｃ）の後、前記フェッチした命令のターゲットシーケ
   ンスを変更することにより、その中に生じる分岐がシー
   ケンス中の次の命令の位置を指示することになるように
   調整するステップと、（ｅ）前記ステップ（ｄ）の後、
   前記変更した命令のターゲットシーケンスを、実行され
   るテストプログラムが格納されるプログラムメモリの予
   約領域に記憶するステップと、（ｆ）前記選択されたチ
   ャネルについて、（ｆ１）テストプログラムを再起動す
   るステップと、（ｆ２）その後のトリガ信号のインスタ
   ンスを生成するステップと、（ｆ３）前記テストプログ
   ラムの実行を中断するステップと、（ｆ４）前記選択さ
   れたチャネルに対し、比較閾電圧及びサンプルタイミン
   グオフセットの選択値を有効化するステップと、（ｆ
   ５）前記変更され、記憶された命令のターゲットシーケ
   ンスの開始において前記テストプログラムの実行を再開
   するステップと、（ｆ６）前記選択されたチャネルにつ
   いての比較結果を記憶するステップと、を、前記ステッ
   プ（ｆ６）により電圧波形を生成するのに充分な量の比
   較結果が記憶されるまで繰り返し上記順番で実行するス
   テップと、（ｇ）前記記憶された比較結果から、前記選
   択されたチャネルの電圧波形を生成するステップと、を
   含む方法。
9. 【請求項９】 前記ステップ（ａ）及び（ｆ２）が、前
   記トリガ信号の発生を選択された時間分遅延させるもの
   であることを特徴とする、請求項８に記載の方法。
10. 【請求項１０】 前記テスタがメモリテスタであり、前
    記ＤＵＴがメモリであることを特徴とする、請求項８に
    記載の方法。