JP2003050269A5

JP2003050269A5 -

Info

Publication number: JP2003050269A5
Application number: JP2002117030A
Authority: JP
Filing date: 2002-04-19
Publication date: 2005-09-22
Anticipated expiration: 2022-04-19

Claims

テスタ中の複数のＡＬＵハードウエアレジスタの内容を処理するアルゴリズム的性質を持つテストプログラムを実行する前記テスタにおいてトリガ信号を生成するための方法であって、前記複数のＡＬＵハードウエアレジスタの内容が前記テスタと被試験デバイス（ＤＵＴ）との間の関連信号トラフィックを表すものであり、
（ａ）前記複数のＡＬＵハードウエアレジスタの各々について、前記トリガ信号の生成に寄与すべき、いずれのビット位置も含まない組み合わせも含む、任意のビット位置の組み合わせを選択するステップと、
（ｂ）前記ＡＬＵハードウエアレジスタの各々に別個のトリガ値レジスタを関連付けるステップと、
（ｃ）前記ステップ（ａ）において選択された少なくとも１つのビット位置を有するＡＬＵハードウエアレジスタに関連するトリガ値レジスタの各々について、前記選択されたビット位置と同じビット位置に、トリガ信号を発生させるために前記関連するＡＬＵハードウエアレジスタが保持するビット値に対するビットをロードするステップと、
（ｄ）前記トリガ値レジスタの各々について、その対応するＡＬＵハードウエアレジスタにおいて前記ステップ（ａ）で選択されたビット位置の組み合わせと同じビット位置の組み合わせを選択するステップと、
（ｅ）ＡＬＵハードウエアレジスタ及び関連するトリガ値レジスタの各対について、前記ＡＬＵハードウエアレジスタの選択されたビットの組み合わせが、関連するトリガ値レジスタの選択されたビットの組み合わせと一致するかを、ビット毎に比較するステップと、
（ｆ）前記ステップ（ｅ）において一致したことが決定された場合、トリガ信号を生成するステップと、
を含む方法。
（ｉ）前記ステップ（ａ）が、前記ＡＬＵハードウエアレジスタの各々に異なるマスクレジスタを関連付けるステップと、前記マスクレジスタの各々に、前記対応するＡＬＵハードウエアレジスタにおいて選択されるべきビット位置における値である１をロードするステップと、各ＡＬＵハードウエアレジスタとそれに関連するマスクレジスタとの間で、ビット毎にＡＮＤ演算を実施するステップと、をさらに含み、前記ビット毎のＡＮＤ演算の結果がそれぞれに対応するＡＬＵハードウエアレジスタについて選択されたビット位置の組み合わせの内容を表すものであり、
（ｉｉ）前記ステップ（ｃ）が、異なるマスクレジスタを前記トリガ値レジスタの各々に関連付けるステップと、別個のマスクレジスタの各々に、前記対応するトリガ値レジスタにおいて選択されるべきビット位置における値である１をロードするステップと、各トリガ値レジスタとそれに関連するマスクレジスタとの間で、ビット毎にＡＮＤ演算を実施するステップと、をさらに含み、前記ビット毎のＡＮＤ演算の結果がそれぞれに対応するトリガ値レジスタについて選択されたビット位置の組み合わせの内容を表すものである、
請求項１に記載の方法。
前記テストプログラムの実行可能命令語のうち、前記トリガ信号の生成を可能とすることを意図したテストプログラム部分に対応する実行可能命令語の中にトリガイネーブルビットを含ませるステップをさらに含み、前記ステップ（ｆ）においては、前記トリガイネーブルビットの存在が前記トリガ信号が生成されるためのさらなる条件であることを特徴とする、請求項１に記載の方法。
（ｇ）前記テストプログラムの分岐に影響を与えるエラーフラグに対して選択した代替値を定義するステップと、
（ｈ）前記ステップ（ｆ）における前記トリガ信号の生成の後に、前記エラーフラグの実際の値をそれらに対応する前記代替値に置き換えるステップと、
をさらに含む、請求項１に記載の方法。
（ｇ）前記ステップ（ｆ）における前記トリガ信号の生成の後に、前記テストプログラムにより実行される、選択された数の連続命令語であるターゲットシーケンスを捕捉するステップと、
（ｈ）前記ステップ（ｇ）の後、前記テストプログラムを繰り返し再起動し、前記トリガ信号の発生時に分岐をさせて前記捕捉したターゲットシーケンスの実行を継続するステップと、
（ｉ）前記ステップ（ｈ）において前記捕捉されたターゲットシーケンスを繰り返し実行する間、前記ＤＵＴの選択されたチャネルの閾電圧値とサンプルタイミングオフセット値を変化させて行くステップと、
（ｊ）前記ステップ（ｉ）から得られた閾値比較データを記憶するステップと、
（ｋ）前記ステップ（ｊ）において記憶された前記閾値比較データから、前記選択されたチャネルの電圧波形を生成し、前記捕捉されたターゲットシーケンスの前記トリガ信号後の実行に対応する時間を表示するステップと、
をさらに含む、請求項１に記載の方法。
前記生成されたトリガ信号の発生を選択された時間分遅延させるステップをさらに含む、請求項１に記載の方法。
前記テスタがメモリテスタであり、前記ＤＵＴがメモリであることを特徴とする、請求項１に記載の方法。