JP4438985B2 - パターン発生器及び試験装置 - Google Patents

Description

本発明は、パターン発生器及び試験装置に関する。特に本発明は、電子デバイスを試験するための試験パターンを生成するパターン発生器に関する。

従来、電子デバイスを試験する試験装置において、パターン発生器が用いられている（例えば、特許文献１参照。）。パターン発生器は、電子デバイスを試験するための、電子デバイスへの入力信号である試験パターンを生成する。従来、パターン発生器は、パターンデータとシーケンスデータから試験パターンを生成している。

また、従来、マッチモードを有する試験装置が知られている。マッチモードにおいて、試験装置は、電子デバイスの出力が期待値と一致するまでの間、一定の試験パターンを繰り返し出力し、当該一致を検出した場合に出力する試験パターンを変更する。
特開２００１−４７０５号公報

しかし、従来の試験装置のマッチモードでは、電子デバイスが期待値と一致する信号を出力してから試験パターンを変更するまでに時間がかかる場合があった。そのため、従来、電子デバイスの試験を効率よく行うことは困難であった。

そこで本発明は、上記の課題を解決することができるパターン発生器及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、電子デバイスを試験するための試験パターンを生成するパターン発生器であって、パターンデータブロックを格納するメモリと、メモリから受け取る第１パターンデータブロックを格納する第１パターン格納部と、メモリから受け取る第２パターンデータブロックを格納する第２パターン格納部と、第１パターンデータブロック又は第２パターンデータブロックに基づく試験パターンを出力する試験パターン出力部と、メモリからパターンデータブロックを受け取って、当該パターンデータブロックに含まれる同一のテストベクタを第１パターン格納部及び第２パターン格納部に格納させることにより、第１パターンデータブロック及び第２パターンデータブロックを更新し、第１パターンデータブロックに基づく試験パターンが、繰り返し出力すべき試験パターンである場合に、第１パターンデータブロックの更新を停止する格納パターン更新部とを備える。

また、試験パターン出力部は、第１パターンデータブロックに基づく試験パターンを繰り返し出力し、電子デバイスが出力する出力信号と期待値との一致が検出された場合に、第２パターンデータブロックに基づく試験パターンを出力してもよい。

また、第１パターンデータブロックは、複数のテストベクタを含み、試験パターン出力部は、第１パターンデータブロックの一のテストベクタに対応する、電子デバイスが出力する出力信号と、期待値との一致の検出結果を受け取り、第１パターンデータブロックの他のテストベクタに対応して、当該検出結果に基づいて一致が検出されたか否かを判定し、一致が検出されたと判定した場合に、第２パターンデータブロックに基づく試験パターンを出力する。

また、試験パターン出力部は、第１パターンデータブロックにおける末尾のテストベクタに対応して、一致が検出されたか否かを判定してもよい。

また、第１パターンデータブロックは、一のテストベクタと他のテストベクタとの間に１以上のテストベクタを含み、試験パターン出力部は、１以上のテストベクタに対応する試験パターンを出力する間に一致の検出結果を受け取り、他のテストベクタに対応して、一致が検出されたか否かを判定してもよい。

また、試験パターン出力部に試験パターンを繰り返し出力させる繰り返し命令を検出した場合に、格納パターン更新部による第１パターンデータブロックの更新を停止させるシーケンサを更に備えてもよい。また、格納パターン更新部がパターンデータブロックをメモリから受け取る前に、当該パターンデータブロックをキャッシングするパターンキャッシュメモリを更に備えてもよい。また、第１パターン格納部の記憶容量は、第２パターン格納部の記憶容量より大きくてもよい。

本発明の第２の形態においては、電子デバイスを試験する試験装置であって、パターンデータブロックを格納するメモリと、メモリから受け取る第１パターンデータブロックを格納する第１パターン格納部と、メモリから受け取る第２パターンデータブロックを格納する第２パターン格納部と、第１パターンデータブロック又は第２パターンデータブロックに基づいて、電子デバイスを試験するための試験パターンを出力する試験パターン出力部と、メモリからパターンデータブロックを受け取って、当該パターンデータブロックに含まれる同一のテストベクタを第１パターン格納部及び第２パターン格納部に格納させることにより、第１パターンデータブロック及び第２パターンデータブロックを更新し、第１パターンデータブロックに基づく試験パターンが、繰り返し出力すべき試験パターンである場合に、第１パターンデータブロックの更新を停止する格納パターン更新部と、試験パターンを整形する波形整形器と、試験パターンに基づいて電子デバイスが出力する、出力信号に基づいて、電子デバイスの良否を判定する判定部とを備える。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス２００を試験する。試験装置１００は、パターン発生器５０、波形整形器４０、信号入出力部３０、及び判定部２０を備える。

パターン発生器５０は、外部に設けられたテスタ制御部１５０から、電子デバイス２００を試験するべき試験データを受け取り、当該試験データに基づいて電子デバイス２００を試験するための試験パターンを生成する。テスタ制御部１５０は、例えばワークステーション等のコンピュータである。また、パターン発生器５０は、電子デバイス２００が、入力された試験パターンに基づいて出力するべき期待値を示す期待値信号を生成してよい。

波形整形器４０は、試験パターンを受け取り、当該試験パターンを整形する。また、波形整形器４０は、所望のタイミングで受け取った試験パターンを、信号入出力部３０に供給する。

信号入出力部３０は、受け取った試験パターンを電子デバイス２００に供給し、電子デバイス２００が試験パターンに基づいて出力する出力信号を受け取る。また、信号入出力部３０は、受け取った出力信号を判定部２０に供給する。

判定部２０は、受け取った出力信号に基づいて、電子デバイス２００の良否を判定する。例えば、判定部２０は、パターン発生器５０から期待値信号を受け取り、当該期待値信号と電子デバイス２００の出力信号とを比較することにより、電子デバイス２００の良否を判定する。

図２は、パターン発生器５０の構成の一例を示す。パターン発生器５０は、メインメモリ６０、メモリ制御部７０、パターン生成部８０、シーケンサ９０、バス制御部１１０、アルゴリズムパターン生成部１２０、キャプチャ部１３０、キャプチャ制御部１４０、及びフェイルメモリ１０を備える。

メインメモリ６０は、試験パターンを生成するための試験データを格納する。試験データは、複数の試験データブロックに分割されて格納される。例えば、メインメモリ６０は、電子デバイス２００に与えるべき信号を示すパターンデータを分割した複数のパターンデータブロックと、パターンデータを電子デバイス２００に与えるべき順序を指示するシーケンスデータを分割したシーケンスデータブロックとを、試験データブロックとして格納する。また、メインメモリ６０は、パターンデータブロックとシーケンスデータブロックとを対応付けて格納する。

バス制御部１１０は、テスタ制御部１５０から、試験データブロックをパターン発生部８０、及び／又はシーケンサ９０に供給するべき順序を示す指示情報を受け取り、当該指示情報に基づいていずれのパターンデータブロック、及び／又はシーケンスデータブロックをメインメモリ６０から読み出すべきかを、メモリ制御部７０に順次指示する。メモリ制御部７０は、バス制御部１１０から受け取った指示に基づいて、メインメモリ６０からパターンデータブロック及びシーケンスデータブロックを順次読み出し、読み出したパターンデータブロックをパターン生成部８０に順次供給し、読み出したシーケンスデータブロックをシーケンサ９０に順次供給する。

パターン生成部８０は、パターンデータブロックを順次受け取り、パターンデータブロックに基づいて試験パターンを生成する。シーケンサ９０は、受け取ったシーケンスデータブロックを順次格納し、格納したシーケンスデータブロックに基づいて、パターン生成部８０を制御する。例えば、シーケンスデータブロックは、パターンデータブロックにおけるデータを出力するべき順序を指示し、試験パターンを生成するためのプログラムであって、当該プログラムに応じた試験パターンを、パターン生成部８０に生成させる。シーケンサ９０は、シーケンスデータブロックに基づいて、パターン生成部８０が出力するべきパターンデータブロックのアドレスを、パターン生成部８０に順次指示してよい。

また、試験するべき電子デバイス２００がメモリである場合、シーケンサ９０はアルゴリズムパターン生成部１２０に、メモリ試験用のパターンデータを生成させる指示信号を供給してよい。アルゴリズムパターン生成部１２０は、当該指示信号を受け取った場合、予め設定されたアルゴリズムに基づいて、メモリ試験用のパターンデータを生成する。この場合、パターン生成部８０は、メモリ試験用のパターンデータに更に基づいて、試験パターンを生成する。

キャプチャ部１３０、及びキャプチャ制御部１４０は、判定部２０における判定結果を、フェイルメモリ１０に格納する。キャプチャ部１３０は、シーケンサ９０がパターン生成部８０に指示したパターンデータブロックのアドレス、又はアルゴリズムパターン生成部１２０が生成したメモリ試験用データのいずれか、又は両方を受け取る。キャプチャ部１３０は、判定結果に、対応するパターンデータブロックのアドレス、又は対応するメモリ試験用データのいずれか、若しくは両方を付与する。キャプチャ制御部１４０は、テスタ制御部１５０から、判定結果をフェイルメモリ１０に格納するべきか否かを指示する指示信号を受け取り、当該指示信号に応じて、判定結果をフェイルメモリ１０に供給する。

また、キャプチャ制御部１４０は、一のパターンデータブロックによる試験が終了した場合に、当該パターンデータブロックにおける判定結果をバス制御部１１０に通知してよい。この場合、バス制御部１１０は、テスタ制御部１５０に当該判定結果を通知する。

また、フェイルメモリ１０は、判定部２０における判定結果を格納する。テスタ制御部１５０は、フェイルメモリ１０が格納した判定結果を読み出し、電子デバイス２００の試験結果の解析を行ってよく、パターンデータブロック毎の判定結果に基づいて、試験結果の解析を行ってもよい。また、本例においては、パターン発生器５０がフェイルメモリ１０を有していたが、他の例においては、パターン発生器５０はフェイルメモリ１０を有さず、試験装置１００がフェイルメモリ１０を有していてもよく、またテスタ制御部１５０がフェイルメモリ１０を有していてもよい。

図３は、パターン生成部８０の構成の一例を示す。パターン生成部８０は、第１パターン格納部２０４、第２パターン格納部２０６、パターンキャッシュメモリ２１０、格納パターン更新部２０２、及び試験パターン出力部２０８を有する。

第１パターン格納部２０４は、パターンデータブロックを格納するメモリであるメインメモリ６０（図２参照）から受け取る第１パターンデータブロックを格納する。第２パターン格納部２０６は、メインメモリ６０から受け取る第２パターンデータブロックを格納する。第１パターン格納部２０４及び第２パターン格納部２０６は、メインメモリ６０より高速なメモリである。

ここで、第１パターン格納部２０４は、繰り返し出力すべき試験パターンに対応する第１パターンデータブロックを格納する。そのため、第１パターン格納部２０４の記憶容量は、第２パターン格納部２０６の記憶容量より大きいのが好ましい。この場合、長い試験パターンを繰り返し出力できる。

パターンキャッシュメモリ２１０は、格納パターン更新部２０２がパターンデータブロックをメインメモリ６０から受け取る前に、当該パターンデータブロックをキャッシングする。パターンキャッシュメモリ２１０は、メモリ制御部７０を介してパターンデータブロックを受け取る。

格納パターン更新部２０２は、メインメモリ６０からパターンデータブロックを、パターンキャッシュメモリ２１０を介して受け取って、当該パターンデータブロックに含まれる同一のテストベクタを第１パターン格納部２０４及び第２パターン格納部２０６に格納させることにより、第１パターンデータブロック及び第２パターンデータブロックを更新する。格納パターン更新部２０２は、シーケンサ９０の指示に基づいて当該更新を行う。

また、格納パターン更新部２０２は、第１パターンデータブロックに基づく試験パターンである第１試験パターンが、繰り返し出力すべき試験パターンである場合に、第１パターンデータブロックの更新を停止する。第１試験パターンが繰り返し出力すべき試験パターンでない場合、格納パターン更新部２０２は、第１パターンデータブロック及び第２パターンデータブロックを、同一のパターンデータブロックに更新してよい。

試験パターン出力部２０８は、シーケンサ９０の指示に基づいて、第１パターンデータブロック又は第２パターンデータブロックに基づく試験パターンを波形整形器４０へ出力する。また、試験パターン出力部２０８は、第１試験パターンを繰り返し出力し、電子デバイス２００（図１参照）が出力する出力信号と期待値との一致であるマッチングが検出された場合に、第２パターンデータブロックに基づく試験パターンである第２試験パターンを出力する。この場合、試験パターン出力部２０８は、第１試験パターンの出力を停止する。

本実施形態において、試験パターン出力部２０８は、マッチモードにおいて判定部２０（図１参照）が出力するマッチング検出結果に基づいてマッチングが検出されたか否かを判定する。試験パターン出力部２０８は、マッチングが検出されたと判定するまでの間、第１試験パターンを繰り返し出力し、マッチングが検出されたと判定した場合に第２試験パターンを出力する。ここで、マッチモードとは、例えば、電子デバイス２００の出力が期待値と一致した場合に、試験パターンを変更するモードである。

試験パターン出力部２０８は、マッチング検出結果を、キャプチャ制御部１４０から受け取る。また、キャプチャ制御部１４０は、マッチング検出結果を、キャプチャ部１３０（図２参照）を介して判定部２０から受け取る。判定部２０は、電子デバイス２００の出力信号と期待値との一致の検出結果をマッチング検出結果として出力する。

本実施形態によれば、出力する試験パターンを、第１試験パターンから第２試験パターンに速やかに変更することができる。また、これにより、電子デバイスの試験を効率よく行うことができる。

尚、本実施形態において、試験パターン出力部２０８は、マッチモードにおいてマッチングが検出された場合に第１試験パターンの出力を停止して、第２試験パターンを出力する。別の実施例において、試験パターン出力部２０８は、割り込み信号が検出された場合、又は電子デバイス２００の出力信号の変化が検出された場合に第１試験パターンの出力を停止して、第２試験パターンを出力してもよい。

図４は、パターンデータ及びシーケンスデータの一例を示す。シーケンスデータは、それぞれが複数の命令を含む複数のシーケンスデータブロックを有する。パターンデータは、それぞれが複数のテストベクタを含む複数のパターンデータブロックを有する。シーケンサ９０（図２参照）は、シーケンスデータブロックが含む複数の命令を順次実行し、試験パターン出力部２０８（図３参照）は、シーケンサ９０が実行する命令に対応するテストベクタに基づく試験パターンを順次出力する。

本実施形態においては、図４に示すように、第１パターンデータブロックは、複数のテストベクタ（ｎ）〜（ｎ＋ｊ）を含み、第１シーケンスデータブロックは、複数のテストベクタ（ｎ）〜（ｎ＋ｊ）に対応する複数の命令（ｎ）〜（ｎ＋ｊ）を含む。ここで、命令（ｎ＋ｉ）はマッチング検出命令あり、判定部２０（図１参照）にテストベクタ（ｎ＋ｉ）に対応するマッチング検出結果を出力させる。また、命令（ｎ＋ｊ）は、テストベクタ（ｎ）〜（ｎ＋ｊ）に基づく第１試験パターンを、試験パターン出力部２０８に繰り返し出力させる繰り返し命令である。尚、命令（ｎ）は、当該繰り返し命令に対応するループの先頭を示す命令である。また、ループ末尾の命令（ｎ＋ｊ）は、試験パターン出力部２０８に、マッチングが検出されたか否かの判定を行わせる。

ここで、第１シーケンスデータブロックは、マッチング検出命令とループ末尾の命令との間に１以上の命令（ｎ＋ｉ＋１）〜（ｎ＋ｊ−１）を含む。そのため、第１パターンデータブロックは、テストベクタ（ｎ＋ｉ）とテストベクタ（ｎ＋ｊ）との間に１以上のテストベクタ（ｎ＋ｉ＋１）〜（ｎ＋ｊ−１）を含む。この場合、試験パターン出力部２０８が、テストベクタ（ｎ＋ｉ＋１）〜（ｎ＋ｊ−１）に対応する試験パターンを出力する時間は、判定部２０が出力するマッチング検出結果が、試験パターン出力部２０８に到達するまでに要する時間より大であるのが好ましい。

本実施形態によれば、試験パターン出力部２０８は、シーケンスデータに指定したタイミングでマッチングの検出を判定することができる。また、第１シーケンスデータブロックが、マッチング検出命令とループの末尾の命令との間に含む命令の数を変更することにより、ユーザは、判定部２０がマッチングを検出するタイミングから、試験パターン出力部２０８がマッチングの検出を判定するまでの時間を変更できる。

尚、本実施形態において、第１シーケンスデータブロックは、ループ末尾に繰り返し命令を含む。別の実施例において、第１シーケンスデータブロックは、ループ先頭、又はループ先頭とループ末尾との間に繰り返し命令を含んでもよい。第１シーケンスデータブロックは、繰り返し命令をマッチング検出命令より前に含んでもよい。

図５は、パターン生成部８０の動作の一例を示すフローチャートである。まず、格納パターン更新部２０２は、第１パターンデータブロック及び第２パターンデータブロックの更新を開始する（Ｓ１０２）。

次に、試験パターン出力部２０８は、第１パターン格納部２０４が格納する第１パターンデータブロックに基づいて、第１試験パターンを出力する（Ｓ１０４）。ここで、試験パターン出力部２０８は、第１パターンデータブロックが含むテストベクタに対応する試験パターンを順次出力し、これに応じて、格納パターン更新部２０２は、第１パターンデータブロック及び第２パターンデータブロックを順次更新する。

次に、シーケンサ９０は、第１シーケンスデータブロックにおける、試験パターン出力部２０８が出力した試験パターンに対応する命令である現在命令が、マッチング検出命令、繰り返し命令、又はその他の命令のいずれであるかを解読する（Ｓ１０６）。ここで、現在命令が、マッチング検出命令及び繰り返し命令以外の命令（その他の命令）であると解読された場合、試験パターン出力部２０８は、現在命令の次の命令に対応するテストベクタに基づく試験パターンを出力する（Ｓ１０４）。また、現在命令が、マッチング検出命令であると解読された場合、判定部２０は、マッチングを検出し、マッチング検出結果を出力する（Ｓ１０８）。この場合、判定部２０は、テストベクタ（ｎ＋ｉ）（図４参照）に対応するマッチング検出結果を出力する。そして、試験パターン出力部２０８は、マッチング検出命令の次の命令に対応するテストベクタに基づく試験パターンを出力する（Ｓ１０４）。

また、現在命令が、繰り返し命令であると解読された場合、格納パターン更新部２０２は、第１パターンデータブロックの更新を停止する（Ｓ１１０）。すなわち、シーケンサ９０は、繰り返し命令を検出した場合に、格納パターン更新部２０２による当該更新を停止させる。

この場合、格納パターン更新部２０２は、第２パターンデータブロックの更新を継続してよい。これにより、格納パターン更新部２０２は、試験パターン出力部２０８が第１試験パターンに続けて出力すべき第２試験パターンに対応する第２パターンデータブロックを、第２パターン格納部２０６に格納させる。

次に、試験パターン出力部２０８は、マッチング検出結果に基づいてマッチングが検出されたか否かを判定する（Ｓ１１２）。試験パターン出力部２０８は、第１パターンデータブロックの末尾のテストベクタ（ｎ＋ｊ）（図４参照）に対応して、当該判定を行う。尚、試験パターン出力部２０８は、１以上のテストベクタ（ｎ＋ｉ＋１）〜（ｎ＋ｊ−１）（図４参照）に対応する試験パターンを出力する間にマッチング検出結果を受け取る。

そして、試験パターン出力部２０８が、マッチングが検出されていないと判定した場合、シーケンサ９０はループ先頭の命令に処理を進め、試験パターン出力部２０８はループ先頭の命令に対応する試験パターンを出力する（Ｓ１０４）。これにより、試験パターン出力部２０８は、マッチングが検出されるまでの間、第１試験パターンを繰り返し出力する。

一方、試験パターン出力部２０８が、マッチングが検出されたと判定した場合、試験パターン出力部２０８は、第２試験パターンを出力する（Ｓ１１４）。すなわち、電子デバイス２００が出力する出力信号が期待値と一致した場合に、試験パターン出力部２０８は第２試験パターンを出力する。

Ｓ１１４の次に、シーケンサ９０は、パターン生成部８０の動作を終了させるか否かを判定する（Ｓ１１６）。パターン生成部８０の動作を終了させない場合、格納パターン更新部２０２は、第１パターンデータブロック及び第２パターンデータブロックの更新を再び開始する（Ｓ１０２）。

本実施形態おいて、シーケンサ９０が繰り返し命令を解読するまでの間、格納パターン更新部２０２は、第１パターン格納部２０４と第２パターン格納部２０６とに、同一のテストベクタを格納させる。そのため、格納パターン更新部２０２が第１パターンデータブロックの更新を停止した場合、第２パターン格納部２０６は、試験パターン出力部２０８が第１試験パターンに続けて出力すべき第２試験パターンに対応する第２パターンデータブロックを確実に格納することができる。また、これにより、シーケンサ９０は第１パターンデータブロックの更新を停止するタイミングに余裕をもつことができる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

上記説明から明らかなように、本発明によれば電子デバイスの試験を効率よく行うことができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 パターン発生器５０の構成の一例を示す図である。 パターン生成部８０の構成の一例を示す図である。 パターンデータ及びシーケンスデータの一例を示す図である。 パターン生成部８０の動作の一例を示すフローチャートである。

符号の説明

１０・・・フェイルメモリ、２０・・・判定部、３０・・・信号入出力部、４０・・・波形整形器、５０・・・パターン発生器、６０・・・メインメモリ、７０・・・メモリ制御部、８０・・・パターン生成部、９０・・・シーケンサ、１００・・・試験装置、１１０・・・バス制御部、１２０・・・アルゴリズムパターン生成部、１３０・・・キャプチャ部、１４０・・・キャプチャ制御部、１５０・・・テスタ制御部、２００・・・電子デバイス、２０２・・・格納パターン更新部、２０４・・・第１パターン格納部、２０６・・・第２パターン格納部、２０８・・・試験パターン出力部、２１０・・・パターンキャッシュメモリ

Claims (9)

1. 電子デバイスを試験するための試験パターンを生成するパターン発生器であって、
   パターンデータブロックを格納するメモリと、
   前記メモリから受け取る第１パターンデータブロックを格納する第１パターン格納部と、
   前記メモリから受け取る第２パターンデータブロックを格納する第２パターン格納部と、
   前記第１パターンデータブロック又は前記第２パターンデータブロックに基づく前記試験パターンを出力する試験パターン出力部と、
   前記メモリから前記パターンデータブロックを受け取って、当該パターンデータブロックに含まれる同一のテストベクタを前記第１パターン格納部及び前記第２パターン格納部に格納させることにより、前記第１パターンデータブロック及び前記第２パターンデータブロックを更新し、前記第１パターンデータブロックに基づく前記試験パターンが、繰り返し出力すべき試験パターンである場合に、前記第１パターンデータブロックの更新を停止する格納パターン更新部と
   を備えることを特徴とするパターン発生器。
2. 前記試験パターン出力部は、前記第１パターンデータブロックに基づく前記試験パターンを繰り返し出力し、前記電子デバイスが出力する出力信号と期待値との一致が検出された場合に、前記第２パターンデータブロックに基づく前記試験パターンを出力することを特徴とする請求項１に記載のパターン発生器。
3. 前記第１パターンデータブロックは、複数のテストベクタを含み、
   前記試験パターン出力部は、前記第１パターンデータブロックの一のテストベクタに対応する、前記電子デバイスが出力する出力信号と、前記期待値との一致の検出結果を受け取り、前記第１パターンデータブロックの他のテストベクタに対応して、当該検出結果に基づいて前記一致が検出されたか否かを判定し、前記一致が検出されたと判定した場合に、前記第２パターンデータブロックに基づく前記試験パターンを出力することを特徴とする請求項２に記載のパターン発生器。
4. 前記試験パターン出力部は、前記第１パターンデータブロックにおける末尾のテストベクタに対応して、前記一致が検出されたか否かを判定することを特徴とする請求項３に記載のパターン発生器。
5. 前記第１パターンデータブロックは、前記一のテストベクタと前記他のテストベクタとの間に１以上のテストベクタを含み、
   前記試験パターン出力部は、前記１以上のテストベクタに対応する前記試験パターンを出力する間に前記一致の検出結果を受け取り、前記他のテストベクタに対応して、前記一致が検出されたか否かを判定することを特徴とする請求項３に記載のパターン発生器。
6. 前記試験パターン出力部に前記試験パターンを繰り返し出力させる繰り返し命令を検出した場合に、前記格納パターン更新部による前記第１パターンデータブロックの更新を停止させるシーケンサを更に備えることを特徴とする請求項１に記載のパターン発生器。
7. 前記格納パターン更新部が前記パターンデータブロックを前記メモリから受け取る前に、当該パターンデータブロックをキャッシングするパターンキャッシュメモリを更に備えることを特徴とする請求項１に記載のパターン発生器。
8. 前記第１パターン格納部の記憶容量は、前記第２パターン格納部の記憶容量より大きいことを特徴とする請求項１に記載のパターン発生器。
9. 電子デバイスを試験する試験装置であって、
   パターンデータブロックを格納するメモリと、
   前記メモリから受け取る第１パターンデータブロックを格納する第１パターン格納部と、
   前記メモリから受け取る第２パターンデータブロックを格納する第２パターン格納部と、
   前記第１パターンデータブロック又は前記第２パターンデータブロックに基づいて、電子デバイスを試験するための試験パターンを出力する試験パターン出力部と、
   前記メモリから前記パターンデータブロックを受け取って、当該パターンデータブロックに含まれる同一のテストベクタを前記第１パターン格納部及び前記第２パターン格納部に格納させることにより、前記第１パターンデータブロック及び前記第２パターンデータブロックを更新し、前記第１パターンデータブロックに基づく前記試験パターンが、繰り返し出力すべき試験パターンである場合に、前記第１パターンデータブロックの更新を停止する格納パターン更新部と、
   前記試験パターンを整形する波形整形器と、
   前記試験パターンに基づいて前記電子デバイスが出力する、出力信号に基づいて、前記電子デバイスの良否を判定する判定部と
   を備えることを特徴とする試験装置。

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