JP2001004707A

JP2001004707A - 半導体試験装置

Info

Publication number: JP2001004707A
Application number: JP11180084A
Authority: JP
Inventors: Tetsuya Kimura; 哲也木村
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-06-25
Filing date: 1999-06-25
Publication date: 2001-01-12

Abstract

(57)【要約】【課題】必要な情報だけを格納する記憶部を備える半導
体試験装置を提供する。【解決手段】半導体デバイスに印加する試験信号を生成
する試験信号生成部と、試験信号を入力した半導体デバ
イスの出力値から半導体デバイスが正常か否かを判定す
る処理に必要な情報だけを選択して格納する記憶部と記
憶部に格納されている情報に基づいて半導体デバイスが
正常か否かを判定する判定部とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスの
試験をする半導体試験装置に関し、特に本発明は、半導
体デバイスの試験に必要な情報を格納する記憶部に関す
る。

【０００２】

【従来の技術】所定の機能を有するデバイス部以外に、
製造情報などの半導体デバイス固有の情報を格納できる
情報格納部を備えた半導体デバイスがある。例えば、デ
ータを記憶するフラッシュメモリは、実際にユーザが利
用する記憶部の他にも識別コードや不良アドレスなどの
デバイス固有情報を格納できる情報格納部を備えてい
る。

【０００３】図１は、情報格納部を備える半導体デバイ
ス１８を示すブロック図である。半導体デバイス１８
は、デバイス部１７及び情報格納部１９を備える。デバ
イス部１７は、所定の機能を有するデバイスである。例
えば、デバイス部１７は、情報を格納する記憶回路、演
算を行う演算回路などを有する。情報格納部１９は、半
導体デバイス１８固有の情報が格納される。例えば、格
納される情報は、半導体デバイス１８の製造情報などで
ある。半導体デバイス１８がメモリの場合、情報格納部
１９は、デバイス部１７が有する記憶回路の不良アドレ
スを格納してもよい。

【０００４】図２は、従来の半導体試験装置１００を示
すブロック図である。半導体試験装置１００は、試験信
号生成部１０、デバイス差込部１４、比較判定部１６、
メモリ２８及びテスタコントローラ５０を備える。半導
体デバイス１８は、デバイス差込部１４に載置される。

【０００５】図１を用いて説明した半導体デバイス１８
が有するデバイス部１７を試験する場合、試験信号生成
部１０は、半導体デバイス１８に印加する試験信号を生
成してデバイス差込部１４に出力する。また、試験信号
生成部１０は、試験信号を入力した半導体デバイス１８
から出力されるべき期待値を比較判定部１６に出力す
る。デバイス差込部１４に載置された半導体デバイス１
８は、デバイス差込部１４を介して供給される試験信号
に基づいて、所定の動作を行い動作結果である出力値を
比較判定部１６に出力する。

【０００６】比較判定部１６は、出力値及び期待値が同
一か否かを比較して、比較結果をメモリ２８に出力す
る。テスタコントローラ５０は、メモリ２８に格納され
ている比較結果に基づいて半導体デバイス１８が正常か
否かを判定する。また、比較判定部１６は、出力値と期
待値が同一か否かを比較して、デバイス部１７が正常か
否かを判定してもよい。比較判定部１６が、デバイス部
１７が正常か否かを判定する場合、半導体試験装置１０
０は、メモリ２８を備えなくともよい。実際に、半導体
デバイスの生産ラインに設けられる半導体試験装置１０
０の多くは、メモリ２８を備えていない。

【０００７】また、図１を用いて説明した半導体デバイ
ス１８が有する情報格納部１９に格納された情報を、半
導体デバイス１８の所定の処理に使う場合、比較判定部
１６は、半導体デバイス１８から供給される情報格納部
１９に格納された情報をメモリ２８に出力する。メモリ
２８は、情報格納部１９に格納された情報をすべて記憶
する。従って、メモリ２８は、半導体デバイス１８の試
験に不要な情報も格納してしまう。テスタコントローラ
５０は、メモリ２８に格納されている情報に基づいて、
半導体デバイス１８の試験を制御する。

【０００８】図３は、半導体デバイス１８がメモリの場
合の例として、情報格納部１９に格納された情報とメモ
リ２８に格納された情報を示す。情報格納部１９は、半
導体デバイス１８のメモリの不良個所の情報であるＦａ
ｉｌブロック情報などのデバイス固有データを格納して
いる。

【０００９】メモリ２８は、情報格納部１９に格納され
た同一の情報を同一の順番で格納している。また、この
図において、情報格納部１９の１アドレスあたりのｂｉ
ｔ数は、４ｂｉｔであり、メモリ２８の１アドレスあた
りのｂｉｔ数は、２４ｂｉｔである。このため、メモリ
２８は、情報の格納されていない領域が多くなってしま
う。

【００１０】

【発明が解決しようとする課題】メモリ２８を備える半
導体試験装置１００は、半導体デバイスの開発・研究の
際に用いられる研究用の半導体試験装置１００であり、
半導体デバイス１８の生産ラインに設けられた半導体試
験装置１００の多くはメモリ２８を有していない。更
に、情報格納部１９に格納できる記憶容量は少ないの
で、試験中に得られた不良アドレスを一時的に格納する
メモリ２８の容量も少なくてよい（数ｋＢ程度）。しか
し、半導体デバイスの開発・研究の際に用いられる研究
用の半導体試験装置１００が備えるメモリ２８の記憶容
量は非常に多く（数ＭＢ程度）、一時的な情報格納箇所
としては無駄が多い。

【００１１】そこで本発明は、上記の課題を解決するこ
とのできる半導体試験装置を提供することを目的とす
る。この目的は特許請求の範囲における独立項に記載の
特徴の組み合わせにより達成される。また従属項は本発
明の更なる有利な具体例を規定する。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態は、半導体デバイスを試験する
半導体試験装置であって、前記半導体デバイスに印加す
る試験信号を生成する試験信号生成部と、前記試験信号
を入力した前記半導体デバイスの出力値から前記半導体
デバイスの試験に必要な情報を選択する選択部と、前記
選択部から出力された前記必要な情報を格納する記憶部
と、前記記憶部に格納されている前記情報に基づいて前
記半導体デバイスの試験を制御するテスタコントローラ
とを備えることを特徴とする半導体試験装置を提供す
る。

【００１３】第１の形態の一つの態様においては、前記
選択部は、セレクタを有してもよい。

【００１４】第１の形態の別の態様においては、前記試
験信号に基づいて前記必要な情報を指定するデータ指定
部を更に備えてもよい。

【００１５】第１の形態の更に別の態様においては、前
記データ指定部は、前記必要な情報が前記半導体デバイ
スから出力されるタイミングを指定してもよい。

【００１６】第１の形態の更に別の態様においては、前
記選択部は、前記出力値のビット数より少ないビットの
前記必要な情報を選択してもよい。

【００１７】第１の形態の更に別の態様においては、前
記テスタコントローラは、前記必要な情報を前記記憶部
の所望の領域に格納させてもよい。

【００１８】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００１９】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態はクレームにかか
る発明を限定するものではなく、又実施形態の中で説明
されている特徴の組み合わせの全てが発明の解決手段に
必須であるとは限らない。

【００２０】図４は、半導体試験装置１００の実施形態
の１つを示すブロック図である。半導体試験装置１００
は、試験信号生成部３０、デバイス差込部１４、比較判
定部１６、記憶部２０及びテスタコントローラ５０を備
える。試験信号生成部３０は、データ指定部３２を有す
る。半導体デバイス１８がデバイス差込部１４に載置さ
れる。

【００２１】試験信号生成部３０は、半導体デバイス１
８に印加する試験信号を生成してデバイス差込部１４に
出力する。また、試験信号生成部３０は、試験信号を入
力した半導体デバイス１８から出力されるべき期待値を
比較判定部１６に出力する。デバイス差込部１４に載置
された半導体デバイス１８は、デバイス差込部１４を介
して供給される試験信号に基づいて、所定の動作を行い
動作結果である出力値を比較判定部１６に出力する。

【００２２】比較判定部１６は、出力値と期待値を比較
して半導体デバイス１８の良否を示すＰａｓｓ／Ｆａｉ
ｌ情報を出力する。また、データ５８を記憶部２０に出
力する。例えば、データ５８は、Ｐａｓｓ／Ｆａｉｌ情
報であってもよく、情報格納部１９に格納された情報で
あってもよい。

【００２３】データ指定部３２は、試験信号生成部３０
から供給される試験信号に基づいて、情報格納部１９に
格納されている半導体デバイス１８の試験に用いる必要
な情報が、半導体デバイス１８から出力されるタイミン
グを指定する取込信号５２を記憶部２０に出力する。ま
た、データ指定部３２は、半導体デバイス１８が有する
複数の出力ピン毎に、必要な情報が半導体デバイス１８
から出力されるタイミングを指定する取込信号５２を記
憶部２０に出力することが好ましい。また、データ指定
部３２は必要な情報が比較判定部１６から出力されるタ
イミングを指定する取込信号５２を記憶部２０に出力し
てもよい。

【００２４】従って、記憶部２０は、必要な情報を格納
することができる。記憶部２０は、必要な情報のみを格
納できるので、記憶容量が少なくてよい。例えば、記憶
部２０は数ｋＢ程度の記憶容量を有すればよい。テスタ
コントローラ５０は、記憶部２０に格納された情報に基
づいて、半導体デバイス１８に対して所定の処理を制御
する。

【００２５】例えば、図３を用いて説明した情報格納部
１９に格納されているＦａｉｌブロック情報を、記憶部
２０に格納した場合、テスタコントローラ５０が、Ｆａ
ｉｌブロック情報に基づいて試験を制御することで、半
導体試験装置１００は、Ｆａｉｌブロックと判定されて
いるアドレスを除いて試験することができる。例えば、
Ｆａｉｌブロック情報は、半導体デバイス１８をパッケ
ージする前の試験結果であって、パッケージ後の（出荷
前の）試験では、半導体試験装置１００は、Ｆａｉｌブ
ロックと判定されているアドレスを除いて試験すること
ができる。また、半導体デバイス１８には、製造上の欠
陥や、デバイスの仕様などで試験しなくともよいアドレ
スがある。この試験しなくともよいアドレスがＦａｉｌ
ブロックに格納されていてもよい。また、半導体デバイ
ス１８のＦａｉｌブロックの情報を格納したデータベー
スを半導体試験装置１００が有し、半導体デバイス１８
のデバイス固有データに基づいて、デバイス固有データ
に対応するデータベースに格納されたＦａｉｌブロック
情報を用いてもよい。

【００２６】また、Ｆａｉｌブロック情報に基づいて、
テスタコントローラ５０は、メモリの不良部分を救済す
る処理をしてもよい。また、半導体試験装置１００を半
導体デバイス１８に格納されているＲＯＭに情報を書き
込む（格納する）手段とする場合、テスタコントローラ
５０は、デバイス固有データに基づいてＲＯＭに書き込
む情報を選択する処理をしてもよい。

【００２７】テスタコントローラ５０が行う所定の処理
は、情報格納部１９に格納された情報に基づいて、ユー
ザが任意に設定できることが好ましい。例えば、この設
定方法としては、半導体デバイス１８の試験方法を記述
したプログラムであってもよい。

【００２８】図５は、記憶部２０の詳細な構成を示すブ
ロック図である。記憶部２０は、セレクタ２２、選択制
御部２７、アドレス発生部２４及びメモリ２６を有す
る。

【００２９】セレクタ２２は、選択制御部２７から供給
されるデータ５８から必要な情報を選択する選択データ
に基づいて、必要な情報を選択してメモリ２６に出力す
る。例えば、データ５８の幅が２４ｂｉｔデータであっ
ても、半導体デバイス１８が有する情報格納部１９に格
納されている有効なデータの幅が４ｂｉｔである場合に
は、この有効なデータのみをメモリ２６に格納すること
が好ましい。そこで、この場合、セレクタ２２は、２４
ｂｉｔのデータから所定の４ｂｉｔのデータだけを選択
してメモリ２６に出力する。

【００３０】選択制御部２７は、テスタコントローラ５
０から供給される必要な情報を選択制御部２７に選択さ
せる選択信号に基づいて選択データをセレクタ２２に出
力する。また、選択制御部２７は、データ指定部３２か
ら供給される取込信号５２に基づいて、選択データによ
り選択された情報を記憶部２０に格納させる書込信号５
６を基準クロック５１のタイミングで記憶部２０に出力
する。また、選択制御部２７は、書込信号５６をメモリ
２６に供給すると、アドレスをインクリメントすること
を指定するインクリメント信号をアドレス発生部２４に
出力する。更に、選択制御部２７は、基準クロック５１
に基づいて、所定の周期を有するクロックをアドレス発
生部２４及びメモリ２６に出力する。

【００３１】選択制御部２７からインクリメント信号が
供給された場合、アドレス発生部２４は、アドレスをイ
ンクリメントしてメモリ２６に出力する。また、アドレ
ス発生部２４は、テスタコントローラ５０から供給され
るアドレス信号に基づいて、アドレス信号に指定された
アドレスをメモリ２６に出力してもよい。従って、記憶
部２０は、情報格納部１９に格納された必要な情報を任
意の順番で格納することができる。

【００３２】メモリ２６は、必要な情報をアドレス発生
部２４から供給されたアドレスに書込信号５６に基づい
て格納する。メモリ２６は、テスタコントローラ５０に
情報を出力することができる。また、メモリ２６は、テ
スタコントローラ５０から供給される情報を、所定のア
ドレスに書き込むことができる。

【００３３】他の実施形態において、記憶部２０は、比
較判定部１６が有してもよい。比較判定部１６が記憶部
２０を有することによって、信号の伝達経路が短くなり
高速な信号伝送ができる。また、外界からのノイズの影
響を減らすことができる。

【００３４】図６は、半導体デバイス１８がメモリの場
合の例として、情報格納部１９に格納された情報とメモ
リ２６に格納された情報を示す。情報格納部１９は、半
導体デバイス１８のメモリの不良個所の情報であるＦａ
ｉｌブロック情報などのデバイス固有データを格納して
いる。

【００３５】メモリ２６は、半導体デバイス１８の試験
に必要な情報を選択して格納している。また、メモリ２
６は、必要な情報を任意の順番で格納することができ
る。図６において、情報格納部１９には、第１デバイス
固有データ、第２デバイス固有データ、第３デバイス固
有データ、第４デバイス固有データ、第５デバイス固有
データの順で格納されているが、メモリ２６には、第１
デバイス固有データ、第３デバイス固有データ、第２デ
バイス固有データの順番で、必要な情報だけが格納され
ている。

【００３６】図７は、図５を用いて説明した記憶部２０
のタイミングチャートを示す。所定の周期を有する基準
クロック５１が選択制御部２７に供給される。データ５
８が有する情報Ｂを記憶する場合、データ指定部３２
は、データ５８の情報Ｂのタイミングで取込信号５２を
選択制御部２７に出力する。選択制御部２７は、取込信
号５２が供給されると書込信号５６を論理値“０”にす
る。メモリ２６は、端子／ＷＥが論理値“０”の時に端
子Ｄａｔａの情報を格納する。また、選択制御部２７
は、書込信号５６を出力すると、アドレスをインクリメ
ントすることを指定するインクリメント信号をアドレス
発生部２４に出力する。アドレス発生部２４は、インク
リメント信号に基づいてアドレスをインクリメントす
る。

【００３７】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施の形態に、多様な変更又
は改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれ得ることが、特許請求の範囲の記載から
明らかである。

【００３８】

【発明の効果】上記説明から明らかなように、本発明に
よれば必要な情報だけを格納する記憶部を備えた半導体
試験装置を提供することができる。

【図面の簡単な説明】

【図１】情報格納部１９を備えた半導体デバイス１８を
示す。

【図２】従来の半導体試験装置１００を示すブロック図
である。

【図３】情報格納部１９及びメモリ２８が格納している
情報の一例を示す図である。

【図４】半導体試験装置１００の実施形態の１つを示す
ブロック図である。

【図５】記憶部２０の詳細な構成を示すブロック図であ
る。

【図６】情報格納部１９及びメモリ２６が格納している
情報の一例を示す図である。

【図７】図５を用いて説明した記憶部２０のタイミング
チャートを示す。

【符号の説明】

１０・・・試験信号発生部、１４・・・デバイス差込
部、１６・・・比較判定部、１７・・・第１記憶部、１
８・・・半導体デバイス、１９・・・第２記憶部、２０
・・・メモリ、２２・・・マルチプレクサ、２４・・・
アドレス発生部、２６・・・メモリ、２７・・・選択制
御部、２８・・・記憶装置、３０・・・試験信号発生
部、３２・・・データ指定部、５０・・・判定部、５２
・・・取込信号、５４・・・アドレス信号、５６・・・
書込信号、５８・・・データ

Claims

【特許請求の範囲】

【請求項１】半導体デバイスを試験する半導体試験装
置であって、前記半導体デバイスに印加する試験信号を生成する試験
信号生成部と、前記試験信号を入力した前記半導体デバイスの出力値か
ら前記半導体デバイスの試験に必要な情報を選択する選
択部と、前記選択部から出力された前記必要な情報を格納する記
憶部と、前記記憶部に格納されている前記情報に基づいて前記半
導体デバイスの試験を制御するテスタコントローラとを
備えることを特徴とする半導体試験装置。
【請求項２】前記選択部は、セレクタを有することを
特徴とする請求項１に記載の半導体試験装置。
【請求項３】前記試験信号に基づいて前記必要な情報
を指定するデータ指定部を更に備えることを特徴とする
請求項１または２に記載の半導体試験装置。
【請求項４】前記データ指定部は、前記必要な情報が
前記半導体デバイスから出力されるタイミングを指定す
ることを特徴とする請求項３に記載の半導体試験装置。
【請求項５】前記選択部は、前記出力値のビット数よ
り少ないビットの前記必要な情報を選択することを特徴
とする請求項１から４のいずれかに記載の半導体試験装
置。
【請求項６】前記テスタコントローラは、前記必要な
情報を前記記憶部の所望の領域に格納させることを特徴
とする請求項１から５のいずれかに記載の半導体試験装
置。