JPH05126919A - 半導体メモリ試験装置 - Google Patents
半導体メモリ試験装置Info
- Publication number
- JPH05126919A JPH05126919A JP3289035A JP28903591A JPH05126919A JP H05126919 A JPH05126919 A JP H05126919A JP 3289035 A JP3289035 A JP 3289035A JP 28903591 A JP28903591 A JP 28903591A JP H05126919 A JPH05126919 A JP H05126919A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- output
- pattern
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 不良メモリセルの再試験時に試験タイミング
の変更が容易にできるようにする。 【構成】 フェイルメモリ９に書込まれた被試験メモリ
７の不良メモリセルのアドレスをアドレスレジスタ１１
に設定し、再試験時に、その設定アドレスとアルゴリズ
ミックパターン発生器４のアドレスパターンＡとの一致
を一致検出器１０で検出する。一方、不良メモリセルの
再試験時に使用するタイミングセットを選択するデータ
をタイミングセット選択レジスタ１３に設定する。一致
検出器１０の出力のオン、オフに応じて、マルチプレク
サ１２でタイミングセット選択レジスタ１３の出力又は
タイミングセット選択メモリ３の出力をそれぞれ選択し
て、タイミング発生器５に供給する。一致検出マスク器
１４を設けて、一致検出器１０によるアドレスパターン
Ａの一致検出に際して、所定アドレスビットの検出をマ
スクさせることもできる。マスクすべきアドレスビット
を指定するデータをマスクレジスタ１５に設定する。
の変更が容易にできるようにする。 【構成】 フェイルメモリ９に書込まれた被試験メモリ
７の不良メモリセルのアドレスをアドレスレジスタ１１
に設定し、再試験時に、その設定アドレスとアルゴリズ
ミックパターン発生器４のアドレスパターンＡとの一致
を一致検出器１０で検出する。一方、不良メモリセルの
再試験時に使用するタイミングセットを選択するデータ
をタイミングセット選択レジスタ１３に設定する。一致
検出器１０の出力のオン、オフに応じて、マルチプレク
サ１２でタイミングセット選択レジスタ１３の出力又は
タイミングセット選択メモリ３の出力をそれぞれ選択し
て、タイミング発生器５に供給する。一致検出マスク器
１４を設けて、一致検出器１０によるアドレスパターン
Ａの一致検出に際して、所定アドレスビットの検出をマ
スクさせることもできる。マスクすべきアドレスビット
を指定するデータをマスクレジスタ１５に設定する。
Description
【０００１】
【産業上の利用分野】半導体メモリ試験装置に関し、特
に不良メモリセルの再試験時に、試験タイミングを容易
に変更できるようにしたものである。
に不良メモリセルの再試験時に、試験タイミングを容易
に変更できるようにしたものである。
【０００２】
【従来の技術】従来の半導体メモリ試験装置を図２を参
照して説明する。試験のシーケンスを制御するシーケン
スコントロール部１より出力されたアドレスデータによ
りインストラクションメモリ２およびタイミングセット
選択メモリ（タイミングセットを選択する信号を格納す
るメモリ）３がアクセスされる。インストラクションメ
モリ２の出力はアルゴリズミックパターン発生器４（以
下ＡＬＰＧと云う) に印加され、ＡＬＰＧ４から試験パ
ターンが発生される。また、タイミングセット選択メモ
リ３の出力はタイミング発生器５（以下ＴＧと云う) に
印加され、ＴＧ５から試験タイミングを決めるクロック
ＣＫ1，ＣＫ2 が発生される。波形成形器６では、ＡＬ
ＰＧ４で発生した試験パターン（アドレス、データ等)
とＴＧ５で発生したクロックＣＫ1 とから波形を成形し
て、被試験メモリ７に印加する。被試験メモリ７から出
力されるデータは、比較器８においてＡＬＰＧ４から印
加される期待値パターンＥとＴＧ５より印加されるクロ
ックＣＫ2 のタイミングで比較され、パス／フェイル信
号Ｓがフェイルメモリ９に入力される。フェイルメモリ
９では、パターン発生器４から印加されるアドレスパタ
ーンＡと、比較器８から入力されるパス／フェイル信号
Ｓによりフェイルしたアドレスに論理値“１”を書き込
む。不良解析を行なう場合は、フェイルメモリ９の内容
を読み出して、被試験メモリ７のどのアドレスで不良が
発生したかを調べる。
照して説明する。試験のシーケンスを制御するシーケン
スコントロール部１より出力されたアドレスデータによ
りインストラクションメモリ２およびタイミングセット
選択メモリ（タイミングセットを選択する信号を格納す
るメモリ）３がアクセスされる。インストラクションメ
モリ２の出力はアルゴリズミックパターン発生器４（以
下ＡＬＰＧと云う) に印加され、ＡＬＰＧ４から試験パ
ターンが発生される。また、タイミングセット選択メモ
リ３の出力はタイミング発生器５（以下ＴＧと云う) に
印加され、ＴＧ５から試験タイミングを決めるクロック
ＣＫ1，ＣＫ2 が発生される。波形成形器６では、ＡＬ
ＰＧ４で発生した試験パターン（アドレス、データ等)
とＴＧ５で発生したクロックＣＫ1 とから波形を成形し
て、被試験メモリ７に印加する。被試験メモリ７から出
力されるデータは、比較器８においてＡＬＰＧ４から印
加される期待値パターンＥとＴＧ５より印加されるクロ
ックＣＫ2 のタイミングで比較され、パス／フェイル信
号Ｓがフェイルメモリ９に入力される。フェイルメモリ
９では、パターン発生器４から印加されるアドレスパタ
ーンＡと、比較器８から入力されるパス／フェイル信号
Ｓによりフェイルしたアドレスに論理値“１”を書き込
む。不良解析を行なう場合は、フェイルメモリ９の内容
を読み出して、被試験メモリ７のどのアドレスで不良が
発生したかを調べる。
【０００３】
【発明が解決しようとする課題】例えば、試験の中であ
る特定のアドレスで不良が起きた場合、再試験において
その特定のアドレスにおける試験のタイミングだけを変
更しようとした場合（例えばゆっくりしたタイミングで
試験をしようとした場合など) 、大幅なテストプログラ
ムの変更が必要となる。特に、試験パターンが繰り返し
てアドレスをスキャンする（あるアルゴリズムで) よう
な場合は、特定のアドレスだけ試験タイミングを変更す
るというのは非常に難しい。
る特定のアドレスで不良が起きた場合、再試験において
その特定のアドレスにおける試験のタイミングだけを変
更しようとした場合（例えばゆっくりしたタイミングで
試験をしようとした場合など) 、大幅なテストプログラ
ムの変更が必要となる。特に、試験パターンが繰り返し
てアドレスをスキャンする（あるアルゴリズムで) よう
な場合は、特定のアドレスだけ試験タイミングを変更す
るというのは非常に難しい。
【０００４】この発明の目的は、不良の発生したアドレ
スに対する再試験に際して、試験タイミングを容易に変
更できるようにすることにある。
スに対する再試験に際して、試験タイミングを容易に変
更できるようにすることにある。
【０００５】
【課題を解決するための手段】請求項１の発明では、前
記フェイルメモリに書込まれた被試験メモリの不良メモ
リセスのアドレスデータを設定するアドレスレジスタ
と、前記被試験メモリの再試験時に、前記アドレスレジ
スタの出力と、前記アルゴリズミックパターン発生器よ
り出力されるアドレスパターンＡとの一致を検出する一
致検出器とが設けられる。
記フェイルメモリに書込まれた被試験メモリの不良メモ
リセスのアドレスデータを設定するアドレスレジスタ
と、前記被試験メモリの再試験時に、前記アドレスレジ
スタの出力と、前記アルゴリズミックパターン発生器よ
り出力されるアドレスパターンＡとの一致を検出する一
致検出器とが設けられる。
【０００６】また不良メモリセルを再試験するときに使
用するタイミングセットを選択するデータが設定される
タイミングセット選択レジスタと、前記一致検出器の一
致検出出力のオン、オフに応じて、前記タイミングセッ
ト選択レジスタの出力又は前記タイミングセット選択メ
モリの出力をそれぞれ選択して、前記タイミング発生器
に供給するマルチプレクサとが設けられる。
用するタイミングセットを選択するデータが設定される
タイミングセット選択レジスタと、前記一致検出器の一
致検出出力のオン、オフに応じて、前記タイミングセッ
ト選択レジスタの出力又は前記タイミングセット選択メ
モリの出力をそれぞれ選択して、前記タイミング発生器
に供給するマルチプレクサとが設けられる。
【０００７】請求項２の発明では、前記一致検出器のア
ルゴリズミックパターン発生器のアドレスパターンＡと
前記アドレスレジスタの設定アドレスとの一致検出にお
いて、所定アドレスビットの一致検出をマスクさせる一
致検出マスク器と、そのマスクする所定アドレスビット
を設定するマスクレジスタとが設けられる。
ルゴリズミックパターン発生器のアドレスパターンＡと
前記アドレスレジスタの設定アドレスとの一致検出にお
いて、所定アドレスビットの一致検出をマスクさせる一
致検出マスク器と、そのマスクする所定アドレスビット
を設定するマスクレジスタとが設けられる。
【０００８】
【実施例】この発明の実施例を図１に図４と対応する部
分に同じ符号を付し、重複説明を省略する。ＡＬＰＧ４
から発生されたアドレスパターンＡは、波形成形器６に
印加されるとともに一致検出器１０にも印加され、アド
レスレジスタ１１に設定されたアドレスデータＡｘ，Ａ
ｙと比較され一致検出が行なわれる。一致検出器１０の
出力が“０”（すなわちアドレスパターンＡとアドレス
レジスタ１０のデータＡｘ，Ａｙが等しくない時) は、
マルチプレクサ１２ではＴＧ５に与えるタイミングセッ
ト選択データとしてタイミングセット選択メモリ３の出
力を選び（従来と同じ動作である) 、一致検出器１０の
出力が“１”（すなわちアドスレパターンＡとアドレス
レジスタ１０のデータＡｘ，Ａｙが等しい時) は、マル
チプレクサ１２では、タイミングセット選択レジスタ１
３の値が選ばれ、ＴＧ５に印加される。
分に同じ符号を付し、重複説明を省略する。ＡＬＰＧ４
から発生されたアドレスパターンＡは、波形成形器６に
印加されるとともに一致検出器１０にも印加され、アド
レスレジスタ１１に設定されたアドレスデータＡｘ，Ａ
ｙと比較され一致検出が行なわれる。一致検出器１０の
出力が“０”（すなわちアドレスパターンＡとアドレス
レジスタ１０のデータＡｘ，Ａｙが等しくない時) は、
マルチプレクサ１２ではＴＧ５に与えるタイミングセッ
ト選択データとしてタイミングセット選択メモリ３の出
力を選び（従来と同じ動作である) 、一致検出器１０の
出力が“１”（すなわちアドスレパターンＡとアドレス
レジスタ１０のデータＡｘ，Ａｙが等しい時) は、マル
チプレクサ１２では、タイミングセット選択レジスタ１
３の値が選ばれ、ＴＧ５に印加される。
【０００９】また、一致検出マスク器１４において、マ
スクレジスタ１５に設定された特定のアドレスビットを
一致検出からマスクすることができる。メモリの試験の
なかで、ある特定のセル（アドレス）で不良が発生した
時に、その部分だけタイミング条件を変更したい時は、
試験タイミングを変更したいアドレスの領域（フェイル
メモリ９の内容を読み出せば分る) をアドレスレジスタ
１１に設定して、元のタイミングセットの代わりに出力
したいタイミングセットを選択するデータをタイミング
セット選択レジスタ１３に格納しておけば簡単にタイミ
ング条件が変更できる。
スクレジスタ１５に設定された特定のアドレスビットを
一致検出からマスクすることができる。メモリの試験の
なかで、ある特定のセル（アドレス）で不良が発生した
時に、その部分だけタイミング条件を変更したい時は、
試験タイミングを変更したいアドレスの領域（フェイル
メモリ９の内容を読み出せば分る) をアドレスレジスタ
１１に設定して、元のタイミングセットの代わりに出力
したいタイミングセットを選択するデータをタイミング
セット選択レジスタ１３に格納しておけば簡単にタイミ
ング条件が変更できる。
【００１０】図２Ａに示すように被試験メモリ７が、１
６×１６＝２５６ビットの正方形のメモリである場合を
例として説明する。この場合アドレスデータＡｘ，Ａｙ
は全体で８ビットの２進コードで表わされる。上位４ビ
ットがＡｘで、Ａｘ＝ｂ8 ｂ 7 ｂ6 ｂ5 、下位４ビット
がＡｙで、Ａｙ＝ｂ4 ｂ3 ｂ2 ｂ1 である。メモリセル
Ｃ（２，６）のアドレスだけタイミング条件を変更しよ
うとする場合は、図２Ｂイに示すようにアドレスレジス
タ１１にセルＣ（２，６) のアドレス、すなわち、Ａｘ
＝２＝００１０，Ａｙ＝６＝０１１０を設定し、マスク
レジスタ１５にはアドレスパターンＡの８ビットに特に
マスクすべきビットが無いのでＤU ＝００００，ＤL ＝
００００を設定すれば良い。
６×１６＝２５６ビットの正方形のメモリである場合を
例として説明する。この場合アドレスデータＡｘ，Ａｙ
は全体で８ビットの２進コードで表わされる。上位４ビ
ットがＡｘで、Ａｘ＝ｂ8 ｂ 7 ｂ6 ｂ5 、下位４ビット
がＡｙで、Ａｙ＝ｂ4 ｂ3 ｂ2 ｂ1 である。メモリセル
Ｃ（２，６）のアドレスだけタイミング条件を変更しよ
うとする場合は、図２Ｂイに示すようにアドレスレジス
タ１１にセルＣ（２，６) のアドレス、すなわち、Ａｘ
＝２＝００１０，Ａｙ＝６＝０１１０を設定し、マスク
レジスタ１５にはアドレスパターンＡの８ビットに特に
マスクすべきビットが無いのでＤU ＝００００，ＤL ＝
００００を設定すれば良い。
【００１１】また、第９列だけタイミング条件を変更し
たい時は、アドレスレジスタ１１にＡｘ＝９＝１００
１，Ａｙ＝０〜１５＝＊＊＊＊を設定する。しかし、Ａ
ｙのデータはマスクされてしまうので任意でよい。＊印
は１又は０を表す。マスクしてはならないアドレスはＡ
ｘ＝９＝１００１（上位４ビット) であり、マスクすべ
きアドレスはＡｙ＝０〜１５＝＊＊＊＊（下位４ビッ
ト) であるので、マスクレジスタ１５には、上位４ビッ
トにＤU ＝００００（マスクしない場合) を、下位４ビ
ットにＤL ＝１１１１（マスクする場合) を格納する
（図２Ｂロ) 。
たい時は、アドレスレジスタ１１にＡｘ＝９＝１００
１，Ａｙ＝０〜１５＝＊＊＊＊を設定する。しかし、Ａ
ｙのデータはマスクされてしまうので任意でよい。＊印
は１又は０を表す。マスクしてはならないアドレスはＡ
ｘ＝９＝１００１（上位４ビット) であり、マスクすべ
きアドレスはＡｙ＝０〜１５＝＊＊＊＊（下位４ビッ
ト) であるので、マスクレジスタ１５には、上位４ビッ
トにＤU ＝００００（マスクしない場合) を、下位４ビ
ットにＤL ＝１１１１（マスクする場合) を格納する
（図２Ｂロ) 。
【００１２】メモリセルＣ（２，６) の試験タイミング
セットを変更する場合の回路の論理動作を図３Ａに示し
てある。ＡＬＰＧ４より出力されるアドレスパターンＡ
とアドレスレジスタ１１の設定値ＡｘＡｙの各ビットが
一致すると、一致検出器１０の８個の不一致回路ＥＯＲ
は出力は全て“０”となる。一致検出マスク器１４は８
個の負論理のオアゲート（正論理のアンドゲートと同
じ)で構成されており、各アンドゲート（正論理) の一
方の入力端子にはマスクレジスタ１５よりＤU Ｄ L （８
ビット) を反転したデータ“１”が入力されているの
で、ゲートが開かれた状態であり（つまりマスク作用は
行われない) 、ＡＮＤゲートの出力は全て０である。一
致検出回路１０の出力側のアンドゲートＡＮＤ0 の出力
であるセレクト信号ＳＬは“１”となる。従って図１の
マルチプレクサ１２ではタイミングセット選択レジスタ
１３より出力される選択信号が選択されてＴＧ５に供給
される。
セットを変更する場合の回路の論理動作を図３Ａに示し
てある。ＡＬＰＧ４より出力されるアドレスパターンＡ
とアドレスレジスタ１１の設定値ＡｘＡｙの各ビットが
一致すると、一致検出器１０の８個の不一致回路ＥＯＲ
は出力は全て“０”となる。一致検出マスク器１４は８
個の負論理のオアゲート（正論理のアンドゲートと同
じ)で構成されており、各アンドゲート（正論理) の一
方の入力端子にはマスクレジスタ１５よりＤU Ｄ L （８
ビット) を反転したデータ“１”が入力されているの
で、ゲートが開かれた状態であり（つまりマスク作用は
行われない) 、ＡＮＤゲートの出力は全て０である。一
致検出回路１０の出力側のアンドゲートＡＮＤ0 の出力
であるセレクト信号ＳＬは“１”となる。従って図１の
マルチプレクサ１２ではタイミングセット選択レジスタ
１３より出力される選択信号が選択されてＴＧ５に供給
される。
【００１３】被試験メモリ７の第９列のメモリセルの試
験タイミングを変更する場合の回路の論理動作を図３Ｂ
に示す。ＡＬＰＧ４のアドレスパターンＡの上位４ビッ
トがアドレスレジスタ１１の上位４ビットＡｘ＝９＝１
００１と一致すれば、対応する各不一致回路ＥＯＲの出
力は“０”となる。一致検出マスク器１４の下位４ビッ
ト用の各アンドゲートＡＮＤでは、一方の入力端子に、
マスクレジスタ１５より下位４ビットのデータＤL を反
転したデータ０が入力され、ゲートは閉じられているの
で、他方の入力端子に入力されるＥＯＲの出力と無関係
に、出力は“０”となる。
験タイミングを変更する場合の回路の論理動作を図３Ｂ
に示す。ＡＬＰＧ４のアドレスパターンＡの上位４ビッ
トがアドレスレジスタ１１の上位４ビットＡｘ＝９＝１
００１と一致すれば、対応する各不一致回路ＥＯＲの出
力は“０”となる。一致検出マスク器１４の下位４ビッ
ト用の各アンドゲートＡＮＤでは、一方の入力端子に、
マスクレジスタ１５より下位４ビットのデータＤL を反
転したデータ０が入力され、ゲートは閉じられているの
で、他方の入力端子に入力されるＥＯＲの出力と無関係
に、出力は“０”となる。
【００１４】上位４ビット用の各アンドゲートの一方の
入力端子には、マスクレジスタ１５より上位４ビットの
データＤU を反転したデータ“１”が入力されているの
で、ゲートは開かれた状態にあり、他方の入力端子に入
力されるＥＯＲの出力が“０”（Ａの上位４ビットとＡ
ｘが一致した場合) となれば、アンドゲートＡＮＤの出
力は“０”となる。従ってアンドゲートＡＮＤ0 の出力
はＳＬ＝“１”となる。以上の説明から明らかなよう
に、一致検出マスク器１４は、この例では、ＡＬＰＧ４
のアドレスパターンＡの下位４ビット（メモリ７のｙ方
向のアドレス) がアドレスレジスタのデータＡｙと一致
したか否かを示す信号（ＥＯＲの出力) をマスクしてい
る。そのため、アドレスパターンＡがメモリ７の第９列
のＡｙ＝０〜１５の任意のメモリセルのアドレスである
とき一致検出器１０の出力ＳＬは“１”となる。
入力端子には、マスクレジスタ１５より上位４ビットの
データＤU を反転したデータ“１”が入力されているの
で、ゲートは開かれた状態にあり、他方の入力端子に入
力されるＥＯＲの出力が“０”（Ａの上位４ビットとＡ
ｘが一致した場合) となれば、アンドゲートＡＮＤの出
力は“０”となる。従ってアンドゲートＡＮＤ0 の出力
はＳＬ＝“１”となる。以上の説明から明らかなよう
に、一致検出マスク器１４は、この例では、ＡＬＰＧ４
のアドレスパターンＡの下位４ビット（メモリ７のｙ方
向のアドレス) がアドレスレジスタのデータＡｙと一致
したか否かを示す信号（ＥＯＲの出力) をマスクしてい
る。そのため、アドレスパターンＡがメモリ７の第９列
のＡｙ＝０〜１５の任意のメモリセルのアドレスである
とき一致検出器１０の出力ＳＬは“１”となる。
【００１５】
【発明の効果】この発明によれば、被試験メモリにフェ
イルが発生した場合には、フェイルメモリ９に書込まれ
たそのフェイルの発生した領域のアドレスがアドレスレ
ジスタ１１に設定される。再試験時には、ＡＬＰＧ４の
アドレスパターンＡがアドレスレジスタ１１のアドレス
設定値ＡｘＡｙに一致したことが一致検出回路１０で検
出されると、タイミングセット選択レジスタ１３に設定
された再試験用のタイミングセットを選択するための信
号がＴＧ５に供給され、ＴＧ５より新しいタイミングセ
ットが各部に供給されて、試験が行われる。
イルが発生した場合には、フェイルメモリ９に書込まれ
たそのフェイルの発生した領域のアドレスがアドレスレ
ジスタ１１に設定される。再試験時には、ＡＬＰＧ４の
アドレスパターンＡがアドレスレジスタ１１のアドレス
設定値ＡｘＡｙに一致したことが一致検出回路１０で検
出されると、タイミングセット選択レジスタ１３に設定
された再試験用のタイミングセットを選択するための信
号がＴＧ５に供給され、ＴＧ５より新しいタイミングセ
ットが各部に供給されて、試験が行われる。
【００１６】このようにこの発明によれば、従来極めて
困難と考えられていた不良メモリセルの再試験時の試験
タイミングの変更を比較的容易に行うことができる。
困難と考えられていた不良メモリセルの再試験時の試験
タイミングの変更を比較的容易に行うことができる。
【図１】この発明の実施例を示すブロック図。
【図２】Ａは被試験メモリのアドレス構成の一例を示す
図、Ｂは図１のアドレスレジスタ１１及びマスクレジス
タ１５に設定されたデータの例を示す図。
図、Ｂは図１のアドレスレジスタ１１及びマスクレジス
タ１５に設定されたデータの例を示す図。
【図３】図１の一致検出器１０及び一致検出マスク器１
４の動作を説明するための回路図。
４の動作を説明するための回路図。
【図４】従来の半導体メモリ試験装置のブロック図。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来の半導体メモリ試験装置を図４を参
照して説明する。試験のシーケンスを制御するシーケン
スコントロール部１より出力されたアドレスデータによ
りインストラクションメモリ２およびタイミングセット
選択メモリ（タイミングセットを選択する信号を格納す
るメモリ）３がアクセスされる。インストラクションメ
モリ２の出力はアルゴリズミックパターン発生器４（以
下ＡＬＰＧと云う) に印加され、ＡＬＰＧ４から試験パ
ターンが発生される。また、タイミングセット選択メモ
リ３の出力はタイミング発生器５（以下ＴＧと云う) に
印加され、ＴＧ５から試験タイミングを決めるクロック
ＣＫ1 ，ＣＫ2 が発生される。波形成形器６では、ＡＬ
ＰＧ４で発生した試験パターン（アドレス、データ等)
とＴＧ５で発生したクロックＣＫ1 とから波形を成形し
て、被試験メモリ７に印加する。被試験メモリ７から出
力されるデータは、比較器８においてＡＬＰＧ４から印
加される期待値パターンＥとＴＧ５より印加されるクロ
ックＣＫ2 のタイミングで比較され、パス／フェイル信
号Ｓがフェイルメモリ９に入力される。フェイルメモリ
９では、パターン発生器４から印加されるアドレスパタ
ーンＡと、比較器８から入力されるパス／フェイル信号
Ｓによりフェイルしたアドレスに論理値“１”を書き込
む。不良解析を行なう場合は、フェイルメモリ９の内容
を読み出して、被試験メモリ７のどのアドレスで不良が
発生したかを調べる。
照して説明する。試験のシーケンスを制御するシーケン
スコントロール部１より出力されたアドレスデータによ
りインストラクションメモリ２およびタイミングセット
選択メモリ（タイミングセットを選択する信号を格納す
るメモリ）３がアクセスされる。インストラクションメ
モリ２の出力はアルゴリズミックパターン発生器４（以
下ＡＬＰＧと云う) に印加され、ＡＬＰＧ４から試験パ
ターンが発生される。また、タイミングセット選択メモ
リ３の出力はタイミング発生器５（以下ＴＧと云う) に
印加され、ＴＧ５から試験タイミングを決めるクロック
ＣＫ1 ，ＣＫ2 が発生される。波形成形器６では、ＡＬ
ＰＧ４で発生した試験パターン（アドレス、データ等)
とＴＧ５で発生したクロックＣＫ1 とから波形を成形し
て、被試験メモリ７に印加する。被試験メモリ７から出
力されるデータは、比較器８においてＡＬＰＧ４から印
加される期待値パターンＥとＴＧ５より印加されるクロ
ックＣＫ2 のタイミングで比較され、パス／フェイル信
号Ｓがフェイルメモリ９に入力される。フェイルメモリ
９では、パターン発生器４から印加されるアドレスパタ
ーンＡと、比較器８から入力されるパス／フェイル信号
Ｓによりフェイルしたアドレスに論理値“１”を書き込
む。不良解析を行なう場合は、フェイルメモリ９の内容
を読み出して、被試験メモリ７のどのアドレスで不良が
発生したかを調べる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (2)
- 【請求項１】 シーケンスコントロール部より出力され
るアドレスデータによりインストラクションメモリ及び
タイミングセット選択メモリがアクセスされ、 そのインストラクションメモリの出力によりアクセスさ
れて、アルゴリズミックパターン発生器より、アドレス
パターンＡ及びデータが波形成形器へ、期待値パターン
が比較器へ、また前記アドレスパターンＡがフェイルメ
モリに供給され、 前記タイミングセット選択メモリの出力によりアクセス
されて、タイミング発生器よりタイミングセットが前記
波形成形器及び比較器に供給され、 前記波形成形器より試験波形が被試験メモリに供給さ
れ、前記比較器が被試験メモリより出力されるデータを
前記期待値パターンと比較して、パス／フェイル信号を
前記フェイルメモリに供給するように構成された半導体
メモリ試験装置において、 前記フェイルメモリに書込まれた被試験メモリの不良メ
モリセスのアドレスデータを設定するアドレスレジスタ
と、 前記被試験メモリの再試験時に、前記アドレスレジスタ
の出力と、前記アルゴリズミックパターン発生器より出
力されるアドレスパターンＡとの一致を検出する一致検
出器と、 不良メモリセルを再試験するときに使用するタイミング
セットを選択するデータが設定されるタイミングセット
選択レジスタと、 前記一致検出器の一致検出出力のオン、オフに応じて、
前記タイミングセット選択レジスタの出力又は前記タイ
ミングセット選択メモリの出力をそれぞれ選択して、前
記タイミング発生器に供給するマルチプレクサとを設け
たことを特徴とする、 半導体メモリ試験装置。 - 【請求項２】 前記一致検出器のアルゴリズミックパタ
ーン発生器のアドレスパターンＡと前記アドレスレジス
タの設定アドレスとの一致検出において、所定アドレス
ビットの一致検出をマスクさせる一致検出マスク器と、 そのマスクする所定アドレスビットを設定するマスクレ
ジスタとを設けたことを特徴とする、前記請求項１記載
の半導体メモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03289035A JP3095088B2 (ja) | 1991-11-06 | 1991-11-06 | 半導体メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03289035A JP3095088B2 (ja) | 1991-11-06 | 1991-11-06 | 半導体メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05126919A true JPH05126919A (ja) | 1993-05-25 |
| JP3095088B2 JP3095088B2 (ja) | 2000-10-03 |
Family
ID=17737988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03289035A Expired - Fee Related JP3095088B2 (ja) | 1991-11-06 | 1991-11-06 | 半導体メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3095088B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850402A (en) * | 1996-01-12 | 1998-12-15 | Advantest Corp. | Test pattern generator |
| JP2003004810A (ja) * | 2001-06-20 | 2003-01-08 | Advantest Corp | 半導体デバイス試験装置 |
| JP2009026351A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体記憶装置及びそのテスト方法 |
-
1991
- 1991-11-06 JP JP03289035A patent/JP3095088B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850402A (en) * | 1996-01-12 | 1998-12-15 | Advantest Corp. | Test pattern generator |
| JP2003004810A (ja) * | 2001-06-20 | 2003-01-08 | Advantest Corp | 半導体デバイス試験装置 |
| JP4664535B2 (ja) * | 2001-06-20 | 2011-04-06 | 株式会社アドバンテスト | 半導体デバイス試験装置 |
| JP2009026351A (ja) * | 2007-07-17 | 2009-02-05 | Nec Electronics Corp | 半導体記憶装置及びそのテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3095088B2 (ja) | 2000-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100327136B1 (ko) | 반도체 메모리 장치 및 이 장치의 병렬 비트 테스트 방법 | |
| US5604756A (en) | Testing device for concurrently testing a plurality of semiconductor memories | |
| US7194667B2 (en) | System for storing device test information on a semiconductor device using on-device logic for determination of test results | |
| US20050182997A1 (en) | Semiconductor device with memory and method for memory test | |
| US7526688B2 (en) | Parallel bit testing device and method | |
| JP3871384B2 (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| KR0167677B1 (ko) | 다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템 | |
| US5668819A (en) | Mask control device for LSI tester | |
| JP3549174B2 (ja) | メモリ試験装置 | |
| KR19990082664A (ko) | 메모리 시험 장치 | |
| JPH1019974A (ja) | 半導体試験装置およびこの試験装置を用いた試験方法 | |
| JPH05126919A (ja) | 半導体メモリ試験装置 | |
| US5757815A (en) | Semiconductor memory test system | |
| JP2002312252A (ja) | メモリ診断装置及び診断方法 | |
| KR100579049B1 (ko) | 메모리 테스트 장치 및 이를 수행하는 방법 | |
| JP2007280546A (ja) | 半導体試験装置および半導体装置の試験方法 | |
| JP2003297100A (ja) | 半導体装置 | |
| JPH10253707A (ja) | 集積回路試験装置 | |
| JPH0287397A (ja) | 半導体集積回路 | |
| JPH11176194A (ja) | 半導体試験装置 | |
| JP2001167597A (ja) | 半導体メモリ試験装置 | |
| JPH0628896A (ja) | Ｂｉｓｔによるメモリのテスト方法 | |
| JPH10312337A (ja) | 記憶装置の試験回路 | |
| JP2003004810A (ja) | 半導体デバイス試験装置 | |
| JPH06258387A (ja) | Ｉｃテスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000704 |
|
| LAPS | Cancellation because of no payment of annual fees |