JPH11176194A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来は、複数のＤＵＴを試験する場合に、Ｄ
ＵＴ毎に異なる置換データをシリアルに与えて書き込ま
なければならず、試験効率が低かった。 【解決手段】 複数のＤＵＴ１３にＡＬＰＧ１２が発生
したテストパターンを与えて得られた出力データと期待
値メモリ１７に格納された期待値データとを比較器１４
が比較してフェイル情報を生成し、ＣＰＵ２１がこのフ
ェイル情報を用いて救済解を求め、置換データ生成部２
５がこの救済解と期待値データとを用いて置換データを
生成し、置換データメモリ及び書き込み回路１６が対応
するＤＵＴ１３に置換データを並行して与えて書き込み
処理を行うので、試験時間の短縮に寄与することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の試験
を行う装置であって、特に内部に不良救済用の冗長回路
を有する装置の試験に適用される試験装置に関する。

【０００２】

【従来の技術】半導体装置には、例えばマスクＲＯＭ
（READ ONLY MEMORY）等においてはメモリセルアレイに
おける不良を救済するための冗長回路を内蔵し、しかも
セルアレイ内の情報を置換した冗長回路に対して書き込
むものがある。このような装置に試験を行い、検出した
不良箇所を冗長回路に置き換える処理を、従来は次によ
うにして行っていた。

【０００３】先ず、試験対象である半導体デバイス（以
下、DEVICE UNDER TEST 、ＤＵＴという）にテストパタ
ーンを与える。正常な装置が出力する期待値データと、
テストパターンを与えられたＤＵＴから出力されたデー
タとを比較し、不良箇所を検出する。

【０００４】検出した不良箇所の配置状態を考慮し、冗
長回路を用いて不良をどのように救済するかという救済
解を求める。例えばマスクＲＯＭでは、メモリセルアレ
イの周囲に冗長回路として冗長行及び列が配置されてお
り、メモリセルアレイに存在する不良箇所を行及び／又
は列を単位として冗長回路に置き換える必要がある。こ
のような置き換えを示す救済解を求めた後、置換する冗
長行及び／又は列に対して、期待値データを用いて置換
データを生成し、書き込み処理を行う。

【０００５】

【発明が解決しようとする課題】ところが、従来の試験
装置では救済解を求めた後に、期待値データを格納して
いるメモリから期待値データを直接読み出して置換デー
タを生成することはできなかった。

【０００６】また、複数のＤＵＴに対して同時に並行し
て試験を行う場合、各々のＤＵＴ毎に救済解が異なる。
従って、置換すべき行及び／又は列のアドレスと置換デ
ータとはＤＵＴによって相違する。このため、従来の試
験装置は置換する行及び／又は列への置換データの書き
込み処理を各ＤＵＴ毎にシリアルに行っており、この処
理を同時に並行して行うことができず、試験効率が低い
という問題があった。

【０００７】本発明は上記事情に鑑みてなされたもの
で、複数のＤＵＴに対する同時並行処理が可能で、試験
時間を短縮し試験効率を向上させることができる半導体
試験装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明の半導体試験装置
は、冗長回路を有する複数の被試験半導体デバイスにテ
ストパターンを与えて出力されたデータと期待値データ
とを比較して得られたフェイル情報を用いて求めた救済
解を与えられ、不良箇所を前記冗長回路に置き換えるた
めの置換データの書き込みを行う装置であって、前記期
待値データを格納する期待値メモリと、前記救済解と前
記期待値データとを与えられ、前記置換データを前記被
試験半導体デバイス毎に対応して生成する置換データ生
成部と、生成された前記置換データを与えられて格納
し、前記被試験半導体デバイスに対応する前記置換デー
タを与えて書き込む置換データメモリ及び書き込み回路
とを備えることを特徴とする。

【０００９】また、本発明の半導体試験装置は、冗長回
路を有する複数の被試験半導体デバイスに与えるテスト
パターンを発生するテストパターン発生器と、前記被試
験半導体デバイスが正常である場合に前記テストパター
ンを与えられて出力する期待値データを格納する期待値
メモリと、前記被試験半導体デバイスが前記テストパタ
ーンを与えられてそれぞれ出力した出力データと、前記
期待値メモリから出力された前記期待値データとを比較
し、不良箇所を示すフェイル情報を前記被試験半導体デ
バイス毎に対応して出力する比較器と、前記比較器から
出力された前記フェイル情報を与えられて格納するフェ
イルメモリと、前記フェイルメモリに格納された前記フ
ェイル情報を用いて救済解を求める演算手段と、前記救
済解と前記期待値データとを与えられ、不良箇所を前記
冗長回路に置き換える置換データを前記被試験半導体デ
バイス毎に対応して生成する置換データ生成部と、前記
置換データ生成部が生成した前記置換データを与えられ
て格納し、前記被試験半導体デバイスに対応する前記置
換データを与えて書き込む置換データメモリ及び書き込
み回路とを備えている。

【００１０】ここで、前記置換データメモリ及び書き込
み回路が、前記置換データ生成部が生成した前記被試験
半導体デバイス毎の前記置換データを与えられて格納す
る置換データメモリと、前記置換データメモリに格納さ
れた前記置換データを与えられ、書き込みを行うべきア
ドレスに対応する前記置換データをそれぞれの前記被試
験半導体デバイスに出力して書き込みを行う書き込み回
路とを備えていてもよい。

【００１１】あるいは、前記置換データメモリ及び書き
込み回路は、前記置換データ生成部が生成した前記置換
データを与えられて格納する置換データメモリと、前記
テストパターン発生器が出力した書き込み用スキャンア
ドレスと、前記置換データメモリに格納された前記置換
データに含まれる置換アドレスとを与えられ、前記書き
込み用スキャンアドレスと前記置換アドレスとが一致し
たときにアドレス一致信号を出力する比較回路と、前記
テストパターン発生器が出力した書き込み制御信号と、
前記比較回路が出力した前記アドレス一致信号とを与え
られ、書き込みを行うべきタイミングで書き込み信号を
対応する前記被試験半導体デバイスに与える第１の論理
回路と、前記比較回路が出力した前記アドレス一致信号
と前記置換データメモリに格納された前記置換データと
を与えられ、書き込みを行うべきタイミングで前記置換
データを対応する前記被試験半導体デバイスに出力する
第２の論理回路とを備えていてもよい。

【００１２】また、前記演算手段は、前記フェイル情報
を用いて救済解を求めるとともに、前記置換データ生成
部の動作を制御し、前記半導体試験装置は、さらに、前
記パターン発生器と、前記比較器と、前記フェイルメモ
リと、前記置換データメモリ及び書き込み回路と、前記
期待値メモリの動作をそれぞれ制御する他の演算手段を
備えてもよい。

【００１３】本発明の半導体試験装置は、前記期待値デ
ータを格納する期待値メモリと、前記フェイル情報を与
えられ、前記置換データを書き込むべきアドレスを示す
置換アドレスを前記被試験半導体デバイス毎に対応して
生成する置換アドレス生成部と、生成された前記置換ア
ドレスを与えられ、前記期待値メモリに格納された前記
期待値データのうちこの置換アドレスに対応するものを
前記被試験半導体デバイスのそれぞれに与えて書き込む
被試験半導体デバイス別置換データ選択部とを備えるこ
とを特徴としている。

【００１４】あるいは、本発明の半導体試験装置は、テ
ストパターンを発生するテストパターン発生器と、期待
値メモリと、比較器と、フェイルメモリと、前記フェイ
ルメモリに格納された前記フェイル情報を与えられ、不
良箇所を前記冗長回路に置き換えるための置換アドレス
を前記被試験半導体デバイス毎に対応して生成する置換
アドレス生成部と、生成された前記置換アドレスを与え
られ、前記期待値メモリに格納された前記期待値データ
のうちこの置換アドレスに対応するものを前記被試験半
導体デバイスのそれぞれに与えて書き込む被試験半導体
デバイス別置換データ選択部とを備えている。

【００１５】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。

【００１６】本発明の第１の実施の形態による半導体試
験装置の構成を図１に示す。この装置は、複数のＤＵＴ
１３に対して同時に並行して処理が可能なものである。
処理には、不良箇所の検出処理と、検出された不良を冗
長回路に置き換えるための救済解を求める処理と、救済
解及び期待値データを用いて置換データを生成する処理
と、置換データをＤＵＴに与えて置き換えるべき冗長回
路への置換データの書き込みを行う処理とがある。本実
施の形態では、その特徴の一つとしてこのような処理の
効率を向上させるために二つのＣＰＵ（CENTRAL PROCES
SING UNIT ）１１及び２１を備えて処理を分散させてい
る。

【００１７】ＣＰＵ１１が動作を制御するものとして、
テストパターン発生器（ALGORITHMTEST PATTERN GENERA
TOR、以下、ＡＬＰＧという）１２、比較器１４、フェ
イルメモリ１５、置換データメモリ及び書き込み回路１
６、期待値メモリ１７、ＣＰＵ１１が設けられ、さらに
ＣＰＵ２１が動作を制御するものとして、バッファメモ
リ２２、置換データ生成部２５、記憶装置２３及び入出
力装置２４が設けられている。期待値メモリ１７は、Ｃ
ＰＵ１１及びＣＰＵ２１により制御される。

【００１８】ＡＬＰＧ１２は、ＣＰＵ１１の制御に基づ
き、テストパターンを発生して複数のＤＵＴ１３に与え
る。また、ＡＬＰＧ１２は期待値メモリ１７にテストパ
ターンに対応したアドレスデータを与える。期待値メモ
リ１７は、ＣＰＵ１１から期待値データを与えられ、Ａ
ＬＰＧ１２から与えられたアドレスに対応させて期待値
データを格納する。

【００１９】ＤＵＴ１３は、テストパターンを与えられ
てデータを出力し、比較器１４に与える。比較器１４
は、ＤＵＴ１３から出力されたデータと、期待値メモリ
１７に格納された期待値データとを与えられて両者を比
較することで良否の判定を行い、不良箇所の存在を検出
してフェイル情報をフェイルメモリ１５に与えて書き込
む。このようにして、ＤＵＴ１３の不良を検出する処理
が行われる。

【００２０】この後、フェイルメモリ１５に格納された
フェイル情報がバッファメモリ２２に転送されて格納さ
れる。ＣＰＵ２１は、バッファメモリ２２に格納された
フェイル情報を用いて、不良箇所をどのようにして行及
び／又は列を単位として冗長回路に置き換えるかを示す
救済解を求める。

【００２１】置換データ生成部２５は、ＣＰＵ２１が求
めた救済解と、期待値メモリ１７に格納されている期待
値データとを与えられて、置換データを生成する。この
ように、期待値メモリ１７に格納された期待値データを
アクセスし、この期待値データとＣＰＵ２１が求めた救
済解とを用いて置換データを生成する置換データ生成部
を備えていることは、本実施の形態における特徴の一つ
である。また、ここではＣＰＵ２１が期待値データを期
待値メモリ１７から読み出して救済解を求めているが、
入出力装置２４を介して外部から期待値データを与えら
れ、記憶装置２３に一旦格納してもよい。

【００２２】図４に、置換データ生成部２５が置換デー
タを生成する手順と、置換データメモリ及び書き込み回
路１６に書き込ませるときの置換データの形式を示す。
先ず、ＤＵＴ１３は、図３に示されたようにＸ方向にｍ
（ｍは１以上の整数）行、Ｙ方向にｌ（ｌは１以上の整
数）行を有するマトリクス状にメモリセルが配列された
メモリセルアレイを備えている。そして、ＤＵＴ１〜Ｄ
ＵＴｎ（ｎは１以上の整数）毎に検出されたフェイル情
報に基づいてＣＰＵ２１が救済解をそれぞれ求める。救
済解と期待値メモリ１７が格納している期待値データと
が置換データ生成部２５に与えられ、図示されたような
置換データが生成される。この置換データは、図４に示
されたテーブルのように、各ＤＵＴ１〜ｎ毎に不良が検
出されたアドレスと、このアドレスに対応して冗長回路
に書き込むべき置換データとが対応付けられている。

【００２３】図５（ａ）に期待値メモリ１７が格納して
いる期待値データの一例、図５（ｂ）及び（ｃ）にフェ
イルメモリ１５が格納しているＤＵＴ１及びＤＵＴ２に
関するそれぞれのフェイル情報の一例、図５（ｄ）及び
（ｅ）にＤＵＴ１及びＤＵＴ２の冗長行及び列にそれぞ
れ書き込むべき置換データの一例を示す。図５（ａ）に
示された期待値と異なるデータが、図５（ｂ）及び
（ｃ）にそれぞれ示されたようにＤＵＴ１及びＤＵＴ２
から出力されて、図中「ｘ」で示された不良箇所のアド
レスが判明する。ＤＵＴ１は、二つの列を単位として二
つの冗長列と置換することで救済し、ＤＵＴ２は一つの
行及び列をそれぞれ単位として一つずつの冗長行及び列
と置換する。このようにして得られた救済解と、期待値
メモリ１７に格納されている期待値データとを用いて、
冗長行及び／又は列を単位として書き込むべき置換デー
タを、図５（ｄ）及び（ｅ）に示されたように生成して
図５（ｆ）に示されたようなテーブル形式のデータとす
る。

【００２４】このような置換データが、置換データメモ
リ及び書き込み回路１６に与えられて書き込まれる。こ
の置換データは、複数のＤＵＴ１３に対して同時に書き
込むことができるように、全てのＤＵＴ１３分の情報を
含んでいる。置換データメモリ及び書き込み回路１６か
らＤＵＴ１３の冗長行及び／又列への書き込みは、以下
のような動作により行われる。ＡＬＰＧ１２から、書き
込み用のスキャンアドレスと書き込みを指示する書き込
み制御信号とが置換データメモリ及び書き込み回路１６
に与えられる。置換データメモリ及び書き込み回路１６
は、スキャンアドレスのうち置換すべきアドレスが与え
られると、このタイミングに従って書き込みを指示する
書き込み信号とこのアドレスに書き込むべき置換データ
とを対応するＤＵＴ１３に与える。これにより、複数の
ＤＵＴ１３に並行して置換データが与えられて書き込み
が行われる。

【００２５】置換データメモリ及び書き込み回路１６の
具体的な回路構成の一例を図２に示す。この回路１６
は、比較回路３１、置換データメモリ３２、ＡＮＤ回路
３３及び３４を有している。

【００２６】置換データ生成部２５から転送されてきた
置換データが置換データメモリ３２に与えられて格納さ
れる。ＡＬＰＧ１２から書き込み用スキャンアドレスが
出力され、比較回路３１と置換データメモリ３２とに与
えられる。置換データメモリ３２は、書き込み用スキャ
ンアドレスのタイミングに同期し、置換すべきアドレス
が来ると置換アドレスを比較回路３１に出力する。比較
回路３１は、書き込み用スキャンアドレスと置換アドレ
スとを与えられ、両アドレスが一致すると論理「１」の
アドレス一致信号をＡＮＤ回路３３及び３４に出力す
る。

【００２７】ＡＮＤ回路３３は、ＡＬＰＧ１２から書き
込むべきタイミングを規定する論理「１」の書き込み制
御信号を与えられ、書き込み制御信号とアドレス一致信
号とを与えられると論理「１」の書き込み信号を出力
し、ＤＵＴ１３に与える。また、ＡＮＤ回路３４はアド
レス一致信号が与えられたタイミングに同期して、置換
データメモリ３２に格納されている置換データを出力
し、ＤＵＴ１３に与える。このようにして、置換データ
メモリ及び書き込み回路１６は置換すべきアドレスに対
応する置換データを複数のＤＵＴ１３に与えて書き込ま
せることができる。

【００２８】このように、本実施の形態によれば複数の
ＤＵＴに対して同時に並行して置換データの書き込み処
理を行うことができるので、試験時間を短縮し効率を向
上させることができる。また、フェイル情報を生成する
ためのＡＬＰＧ１２、ＤＵＴ１３、比較器１４、期待値
メモリ１７、フェイルメモリ１５と、書き込みを行うた
めの置換データメモリ及び書き込み回路１６の動作を制
御するＣＰＵ１１とは別に、置換データを生成するため
のバッファメモリ２２、置換データ生成部２５、さらに
必要に応じて用いる記憶装置２３及び入出力装置２４の
動作を制御するＣＰＵ２１が設けられているので、それ
ぞれの処理を並行して進めることが可能であり、試験効
率の向上に寄与することができる。

【００２９】具体的には、従来は例えば２つのマスクＲ
ＯＭの試験を行う場合、通常の試験を行うために試験時
間全体の３０％が必要であり、さらに上述したような不
良救済処理に残りの７０％の時間を費やしていた。そし
て、この７０％の時間のうち、４０％が不良判定、救済
解及び置換データの生成に用いられ、残りの３０％の時
間が置換データの書き込み処理に用いられていた。１６
個のマスクＲＯＭの試験を行う場合には、置換データの
書き込み処理に３１０％の時間を必要としていた。これ
は、上述したように従来は各ＤＵＴに対しシリアルに置
換データを与えて書き込みを行う必要があったためであ
る。マスクＲＯＭの数がさらに増えれば、この書き込み
時間はさらに増加する。

【００３０】これに対し、上記第１の実施の形態によれ
ば、複数のＤＵＴに対して同時に並行して書き込むこと
ができるので、１６個のマスクＲＯＭに対して書き込む
時間は約８５％の時間で足りる。

【００３１】また、本実施の形態では救済解及び置換デ
ータの生成を、他の処理とは独立してＣＰＵ２１を用い
て処理の制御を行うため、従来は４０％必要であった上
記不良判定、救済解及び置換データの生成時間をより短
縮することができる。

【００３２】図６に、本発明の第２の実施の形態による
半導体試験装置の構成を示す。本実施の形態は、上記第
１の実施の形態と比較し、置換データメモリ及び書き込
み回路を備えておらず、替わりにＤＵＴ別置換データ選
択部４２を備えており、これに従いＡＬＰＧ４１、期待
値メモリ４３及び置換アドレス生成部４４の動作が異な
っている。他の第１の実施の形態と同一の要素には、同
一の番号を付して説明を省略する。

【００３３】第１の実施の形態と同様に、ＤＵＴ１３か
らの出力データと期待値メモリ１７に格納されている期
待値データとの比較が比較器１４により行われ、フェイ
ル情報がフェイルメモリ１５に格納され、バッファメモ
リ２２に転送されて格納される。このフェイル情報に基
づいてＣＰＵ２１が救済解を求める。第１の実施の形態
とは異なり、置換アドレス生成部４４は期待値データは
用いずに、救済解を用いて置換する冗長行又は／及び列
のアドレス情報を示す置換アドレスが生成される。

【００３４】この置換アドレスが置換アドレス生成部４
４から出力され、ＤＵＴ別置換データ選択部４２に与え
られる。この置換アドレスに基づき、図７に示されたよ
うに、ＤＵＴ１〜ｎ別に、いずれの冗長行及び／又は列
に置換するかを示したＤＵＴ別行データ選択情報とＤＵ
Ｔ別列データ選択情報とが生成される。より詳細には、
ＤＵＴ１の置換データが図８（ａ）に示されたように二
つの列を単位として置き換えるものであり、ＤＵＴ２の
置換データが図８（ｂ）のように１つの列及び行を単位
として置き換えるものであるとする。このような置換デ
ータを用いて、図８（ｃ）に示されたようなＤＵＴ１及
び２に関するＤＵＴ別列データ選択情報と、図８（ｄ）
に示されたようなＤＵＴ別行データ選択情報とが生成さ
れる。これらの情報は、ＤＵＴ別置換データ選択部４２
に含まれた列データ選択メモリ及び行データ選択メモリ
に書き込まれる。

【００３５】このようにして、置換アドレス生成部４４
から置換アドレスを与えられたＤＵＴ別置換データ選択
部４２が、ＤＵＴ別の列データ選択情報と行データ選択
情報とを生成し、ＤＵＴ１〜２に出力するときの動作
を、図８（ｅ）を用いて述べる。ＡＬＰＧ４１から、書
き込み用スキャンアドレスが出力されて、ＤＵＴ別置換
データ選択部４２に与えられる。ＤＵＴ別置換データ選
択部４２は、行データ選択メモリを含む行データ選択回
路４２ａと、列データ選択メモリを含む列データ選択回
路４２ｂを有する。スキャンアドレスとしてＸ方向の行
アドレスが行データ選択回路４２ａに与えられ、Ｙ方向
の列アドレスが列データ選択回路４２ｂに与えられる。

【００３６】一方、スキャン用の行アドレス及び列アド
レスが期待値メモリ４３にも与えられる。そして、行デ
ータ選択メモリに書き込まれた情報に基づいて、行デー
タ選択回路４２ａから置換すべき行を示すアドレスが出
力されたときに、このタイミングに同期してこの行アド
レスに示された冗長行に書き込むべきデータが期待値メ
モリ４３から出力され、行データ選択回路４２ａを介し
てＤＵＴ１〜ｎに与えられる。同様に、列データ選択メ
モリに書き込まれた情報に基づいて、列データ選択回路
４２ｂから置換すべき列を示すアドレスが出力され、こ
れに同期してこの列アドレスに示された冗長列に書き込
むべきデータが期待値メモリ４３から出力され、列デー
タ選択回路４２ｂを介してＤＵＴ１〜ｎに与えられる。
このようにして、ＤＵＴ１〜ｎに並行して、置換すべき
冗長行及び／又は列に対応する置換データが転送されて
書き込まれる。

【００３７】本実施の形態によれば、上記第１の実施の
形態と同様に複数のＤＵＴに対して並行して書き込みを
行うことができるので、試験時間の短縮が可能である。
また、第１の実施の形態と異なり、置換すべきアドレス
に対応した置換データのみを期待値メモリから読み出し
てＤＵＴに与えるので、より効率を向上させることがで
きる。

【００３８】上述した実施の形態はいずれも一例であっ
て、本願発明を限定するものではない。例えば、図１及
び図６に示された記憶装置２３や入出力装置２４を必ず
しも備える必要はなく、また図２に示された置換データ
メモリ及び書き込み回路１６の回路は一例であり、様々
な変形が可能である。

【００３９】

【発明の効果】以上説明したように、本願発明の半導体
試験装置は、複数の被試験半導体デバイスにテストパタ
ーンを与えて出力されたデータと期待値データとを比較
して得られたフェイル情報に基づいて救済解を求め、こ
の救済解と期待値データとを用いて置換データを生成
し、それぞれの被試験半導体デバイスに同時に並行して
対応する置換データを与えて書き込み処理を行い、又は
救済解を用いて置換アドレスを生成し、この置換アドレ
スに対応する期待値データを置換データとしてそれぞれ
の被試験半導体デバイスに同時に並行して与えて書き込
み処理を行うので、試験時間の短縮及び試験効率の向上
を達成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体試験装
置の構成を示したブロック図。

【図２】同半導体試験装置における置換データメモリ及
び書き込み回路の構成を示したブロック図。

【図３】同半導体試験装置が試験の対象とするＤＵＴに
含まれるメモリセルアレイの行及び列アドレスの関係を
示した平面図。

【図４】同半導体試験装置において、フェイル情報、救
済解及び期待値データを用いて置換データを生成する処
理の手順を示した説明図。

【図５】同半導体試験装置において、期待値メモリに格
納されている期待値データ、フェイルメモリに格納され
ているＤＵＴ別のフェイル情報、置換データ生成部２５
が生成するＤＵＴ別の置換データ、及び置換データメモ
リ及び書き込み回路に格納されるテーブル形式の置換デ
ータを示した説明図。

【図６】本発明の第２の実施の形態による半導体試験装
置の構成を示したブロック図。

【図７】同半導体試験装置において、置換データからＤ
ＵＴ別行データ選択情報とＤＵＴ別列データ選択情報と
を生成する手順を示した説明図。

【図８】同半導体試験装置において、ＤＵＴ別の置換デ
ータから行データ選択情報及び列データ選択情報を生成
し、ＡＬＰＧから出力されるスキャン用アドレスに従っ
て期待値メモリから期待値データを用いて置換データを
ＤＵＴ別に与える手順及び構成を示した説明図。

【符号の説明】

１１、２１ ＣＰＵ １２、４１ ＡＬＰＧ １３ ＤＵＴ １４ 比較器 １５ フェイルメモリ １６ 置換データメモリ及び書き込み回路 １７、４３ 期待値メモリ ２２ バッファメモリ ２３ 記憶装置 ２４ 入出力装置 ２５ 置換データ生成部 ３１ 比較回路 ３２ 置換データメモリ ３３、３４ ＡＮＤ回路 ４２ ＤＵＴ別置換データ選択部 ４２ａ 行データ選択回路 ４２ｂ 列データ選択回路 ４４ 置換アドレス生成部

Claims (4)

【特許請求の範囲】
1. 【請求項１】冗長回路を有する複数の被試験半導体デバ
   イスにテストパターンを与えて出力されたデータと期待
   値データとを比較して得られたフェイル情報を用いて求
   めた救済解を与えられ、不良箇所を前記冗長回路に置き
   換えるための置換データの書き込みを行う半導体試験装
   置であって、 前記期待値データを格納する期待値メモリと、 前記救済解と前記期待値データとを与えられ、前記置換
   データを前記被試験半導体デバイス毎に対応して生成す
   る置換データ生成部と、 生成された前記置換データを与えられて格納し、前記被
   試験半導体デバイスに対応する前記置換データを与えて
   書き込む置換データメモリ及び書き込み回路と、 を備えることを特徴とする半導体試験装置。
2. 【請求項２】冗長回路を有する複数の被試験半導体デバ
   イスに与えるテストパターンを発生するテストパターン
   発生器と、 前記被試験半導体デバイスが正常である場合に前記テス
   トパターンを与えられて出力する期待値データを格納す
   る期待値メモリと、 前記被試験半導体デバイスが前記テストパターンを与え
   られてそれぞれ出力した出力データと、前記期待値メモ
   リから出力された前記期待値データとを比較し、不良箇
   所を示すフェイル情報を前記被試験半導体デバイス毎に
   対応して出力する比較器と、 前記比較器から出力された前記フェイル情報を与えられ
   て格納するフェイルメモリと、 前記フェイルメモリに格納された前記フェイル情報を用
   いて救済解を求める演算手段と、 前記救済解と前記期待値データとを与えられ、不良箇所
   を前記冗長回路に置き換える置換データを前記被試験半
   導体デバイス毎に対応して生成する置換データ生成部
   と、 前記置換データ生成部が生成した前記置換データを与え
   られて格納し、前記被試験半導体デバイスに対応する前
   記置換データを与えて書き込む置換データメモリ及び書
   き込み回路と、 を備えることを特徴とする半導体試験装置。
3. 【請求項３】冗長回路を有する複数の被試験半導体デバ
   イスにテストパターンを与えて出力されたデータと期待
   値データとを比較して得られたフェイル情報を与えら
   れ、不良箇所を前記冗長回路に置き換えるための置換デ
   ータの書き込みを行う半導体試験装置であって、 前記期待値データを格納する期待値メモリと、 前記フェイル情報を与えられ、前記置換データを書き込
   むべきアドレスを示す置換アドレスを前記被試験半導体
   デバイス毎に対応して生成する置換アドレス生成部と、 生成された前記置換アドレスを与えられ、前記期待値メ
   モリに格納された前記期待値データのうちこの置換アド
   レスに対応するものを前記被試験半導体デバイスのそれ
   ぞれに与えて書き込む被試験半導体デバイス別置換デー
   タ選択部と、 を備えることを特徴とする半導体試験装置。
4. 【請求項４】冗長回路を有する複数の被試験半導体デバ
   イスに与えるテストパターンを発生するテストパターン
   発生器と、 前記被試験半導体デバイスが正常である場合に前記テス
   トパターンを与えられて出力する期待値データを格納す
   る期待値メモリと、 前記被試験半導体デバイスが前記テストパターンを与え
   られてそれぞれ出力した出力データと、前記期待値メモ
   リから出力された前記期待値データとを比較し、不良箇
   所を示すフェイル情報を前記被試験半導体デバイス毎に
   対応して出力する比較器と、 前記比較器から出力された前記フェイル情報を与えられ
   て格納するフェイルメモリと、 前記フェイルメモリに格納された前記フェイル情報を与
   えられ、不良箇所を前記冗長回路に置き換えるための置
   換アドレスを前記被試験半導体デバイス毎に対応して生
   成する置換アドレス生成部と、 生成された前記置換アドレスを与えられ、前記期待値メ
   モリに格納された前記期待値データのうちこの置換アド
   レスに対応するものを前記被試験半導体デバイスのそれ
   ぞれに与えて書き込む被試験半導体デバイス別置換デー
   タ選択部と、 を備えることを特徴とする半導体試験装置。