JPH06349299A - メモリテスト結果回収方法、及びメモリテスト装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、メモリテストの時間短縮を
図ることにある。 【構成】 １１はメモリテスト装置本体、３０はこのメ
モリテスト装置本体１１によってテストされる被測定メ
モリであり、この被測定メモリ３０のビット構成情報に
基づいて、フェイルメモリ２５から上記ビット構成情報
に対応する部分のみを読出すことにより、フェイルメモ
リ２５からの読出し動作において冗長な処理を排除し、
それによってメモリテスト時間の短縮を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被測定メモリに書込ま
れたテストパターンを読出して、それを期待値と比較す
ることによって得られたフェイルデータを、それが格納
されたフェイルメモリから回収するためのメモリテスト
結果回収方法、及びそれを実施するためのメモリテスト
装置に関する。

【０００２】

【従来の技術】半導体メモリの評価において、フェイル
メモリに格納されたフェイルビットマップによる不良解
析は非常に重要な手法の一つとされる。半導体メモリの
セルはマトリックス状に規則正しく配置され、それぞれ
のメモリセルは、外部から入力されるアドレスと１対１
で対応しており、通常の評価では、あるアドレスに書込
んだ情報を読出し、その出力データと期待値とが一致す
るか否かで判定される。フェイルビットマップはそのよ
うな判定結果をそれぞれのメモリセルに対応する位置に
表示したものであり、不良解析を視覚的に示す有力な解
析手段の一つとされる。

【０００３】フェイルメモリを用いた従来のメモリテス
トにおいては、先ずフェイルメモリにフェイルデータを
書込み、しかる後に、フェイルメモリから半導体メモリ
の不良判定結果（フェイルデータと称される）を読出
し、欠陥救済のアルゴリズムの対象となる規模まで重ね
合せる処理をしたり、また、解析手段においては、半導
体メモリを構成するメモリセルの物理的配置に対応する
ように再配置したり、不良ビットの分布状態をマクロ的
に観測可能とするため複数ビットを縮約する等の処理を
行っている。

【０００４】ところで、一般にメモリテストのフェイル
データは、フェイルメモリの先頭アドレスから順に格納
され、マイクロプロセッサによってそれが読出される
が、マイクロプロセッサによる処理は、現在テスト中の
ＬＳＩのビット構成にかかわらず、共通化されているた
め、常にフェイルメモリの最終アドレスまで読出し動作
が行われる。

【０００５】尚、メモリテスト技術について記載された
文献の例としては、特開平４−２１８７８５号公報があ
る。

【０００６】

【発明が解決しようとする課題】例えば図５に示される
ように、半導体メモリは、ｎ個のマクロセル（１００，
１１０，１２０）を有し、一つのマクロセルは、ｍ個の
メモリマット（７，８，９）を含んで構成されている。
メモリマットは、ｙ本のライン上にｘビットのメモリセ
ルを備えた記憶単位である。このような半導体メモリの
機能評価において、フェイルメモリへのフェイルデータ
の書込みや読出しはメモリマット単位に行われる。その
ため、一つの半導体メモリ当り、合計（ｍ×ｎ）回のメ
モリアクセスが必要とされる。従来技術では１回毎にフ
ェイルメモリの全アドレス（ｐアドレス）をスキャンす
ることから、トータルで（ｍ×ｎ×ｐ）アドレスについ
て読出し動作が行われる。このためメモリテスト時間に
占めるフェイルメモリ読出し時間の割合が極めて高く、
このことが、メモリテスト時間短縮を阻害する要因の一
つとされている。

【０００７】本発明の目的は、メモリテストの時間短縮
を図るための技術を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、被測定メモリに書込まれたテス
トパターンを読出して、それを期待値と比較することに
よって得られたフェイルデータをフェイルメモリから回
収するに際して、被測定メモリのビット構成情報に基づ
いて上記フェイルメモリから上記ビット構成情報に対応
する部分のみを読出すようにする。

【００１１】また、被測定メモリに書込まれたテストパ
ターンの当該被測定メモリからの読出しデータと、その
期待値とを比較するための比較手段と、この比較結果を
フェイルデータとして格納するためのフェイルメモリと
を含んでメモリテスト装置が構成されるとき、指定され
たビット構成情報に基づいて、上記フェイルメモリから
上記ビット構成情報に対応する部分のみを読出すための
制御手段を設ける。

【００１２】

【作用】上記した手段によれば、被測定メモリのビット
構成情報に基づいて、上記フェイルメモリから上記ビッ
ト構成情報に対応する部分のみを読出すようにすること
は、フェイルメモリからのデータ読出し動作において冗
長な読出し処理を排除し、このことが、メモリテストの
時間短縮を達成する。

【００１３】

【実施例】図１には本発明の一実施例に係るメモリテス
ト装置が示される。

【００１４】図１において１１はメモリテスト装置本体
であり、このメモリテスト装置本体１１は、ホストコン
ピュータ１０に結合され、さらにパフォーマンスボード
２９を介して被測定メモリ３０に結合されることによっ
て、当該被測定メモリ３０のテストを可能とする。上記
ホストコンピュータ１０は、ユーザによって作成された
テスト制御プログラムのコンパイルや、上記被測定メモ
リ３０のテスト結果の表示及びデータベース化などに使
用される。上記パフォーマンスボード２９は、メモリテ
スト装置１１と被測定メモリ３０とのインタフェースと
して機能するボードであり、被測定メモリ３０の外部端
子と結合可能なソケットを含み、このソケットに被測定
メモリ３０が結合されるようになっている。被測定メモ
リ３０は、特に制限されないが、複数のスタティック型
メモリセルをアレイ状に配列して成るスタティックＲＡ
Ｍ（ランダム・アクセス・メモリ）とされる。

【００１５】上記メモリテスト装置本体１１は、以下の
ように構成される。

【００１６】特に制限されないが、メモリテスト装置本
体１１内にはシステムバス１６が設けられ、このシステ
ムバス１６を介してホストインタフェース１２、プロセ
ッサ１３、ワークレジスタ１４、タイマ１５、バッファ
メモリ１７、テストコントローラ２１、タイミングジェ
ネレータ２２、デバイス電源コントローラ２３が、相互
に結合されることによって、各種データや制御信号のや
り取りが可能とされる。

【００１７】上記ホストインタフェース１２はホストコ
ンピュータ１０に結合され、メモリテスト装置本体１１
とホストコンピュータ１０との間のデータのやり取りを
可能とする。上記プロセッサ１３は、メモリテスト装置
本体１１内のハードウェアの動作制御を司るもので、そ
の制御においてワークレジスタ１４に形成されるワーク
エリアを使用する。バッファメモリ１７は、ホストコン
ピュータ１０から転送されたデータや、これからホスト
コンピュータ１０へ転送するためのデータを保持するた
めに使用される。特に制限されないが、このバッファメ
モリ１７に保持されるデータには、オブジェクトデー
タ、テスト結果、テストパターンが含まれる。上記テス
トコントローラ２１は、上記バッファメモリ１７内のテ
ストパターンを、ピンコントローラ２６に伝達する。伝
達されたデータはテストパターンメモリ２４に格納され
る。そしてこのテストパターンは、ピンコントローラ２
６の制御により、タイミングジェネレータ２２によって
発生されたタイミングで、ピンエレクトロニクス２７及
びパフォーマンスボード２９を介して被測定メモリ３０
に伝達可能とされる。また、被測定メモリ３０からの読
出しデータは、ピンエレクトロニクス２７で期待値と比
較され、その比較結果が、ピンコントローラを介してフ
ェイルメモリ２５に格納される。そのような意味で、本
実施例における比較手段は、このピンエレクトロニクス
２７によって機能的に実現される。デバイス電源２８は
デバイス電源コントローラ２３の制御により、被測定メ
モリ３０の動作用電源を供給する。

【００１８】次に、被測定メモリ３０の測定における各
部の動作について説明する。

【００１９】テスタユーザはホストコンピュータ１０に
よってテスト制御プログラムを作成し、それをコンパイ
ルすることによってオブジェクトデータを生成し、それ
を磁気ディスク等に格納する。被測定メモリ３０のテス
トを行う場合、ホストコンピュータ１０の操作端末装置
からテストプログラムを起動する。当該テストプログラ
ムの起動により、上記磁気ディスク等に格納されている
オブジェクトデータがホストインタフェース１２を介し
てバッファメモリ１７に展開される。しかる後に、上記
バッファメモリ１７内のオブジェクトデータがリードさ
れ、それがプロセッサ１３で実行されることによって、
テスト制御プログラムに記述された環境が形成される。

【００２０】被測定メモリ３０のフェイルデータ収集及
びその回収は以下のように行われる。

【００２１】オブジェクトデータの処理において、プロ
セッサ１３によりテストコントローラ２１が起動され、
バッファメモリ１７内のテストパターン２０がテストパ
ターンメモリ２４に転送させると、それが、タイミング
ジェネレータ２２によって生成されるタイミングで、ピ
ンエレクトロニクス２７、パフォーマンスボード２９を
介して被測定メモリ３０に伝達され、内部のメモリセル
に記憶される。そしてこの記憶データが上記メモリセル
から読出され、パフォーマンスボード２９を介してピン
エレクトロニクス２７に取込まれ、ここで期待値とビッ
ト単位で比較される。この比較において、上記メモリセ
ルからの読出しデータが期待値と一致していればパス
（正常）とされ、期待値と異なっていればフェイル（異
常）とされる。そのようなフェイルデータが、フェイル
メモリ２５に、それの先頭アドレスから順次格納されて
行く。図２には被測定メモリ３０に与えられるテストパ
ターンが、また、図３にはフェイルビットマップが、そ
れぞれ模式的に示される。図３において、○印はパスを
示し、×印はフェイルを示している。プロセッサ１３
は、このフェイルメモリ１３に格納されたフェイルデー
タを読込み、それを、ホストコンピュータ１０が理解で
きるフォーマットに変換してからバッファメモリ１７へ
格納する。

【００２２】ここで、従来装置においては、フェイルメ
モリ２５内のフェイルデータが、０〜１０ｋワード程度
の場合でも、０〜６４ｋワード迄の全アドレスについて
データ読出し動作を行うようにしているが、メモリマッ
ト内のライン本数、ビット数が少ない場合、フェイルメ
モリに格納されるフェイルデータは、当該フェイルメモ
リ内の先頭からわずかな範囲であり、それ以降のアドレ
スをスキャンする処理は、冗長な処理と考えられること
から、本実施例装置では、ホストコンピュータ１０によ
って作成されるテストプログラム上でフェイルメモリ２
５の読出し範囲情報を予め指定することによって、無駄
な読出し動作を省略するようにしている。例えば図４に
示されるように、フェイルメモリ２５において、領域５
０１にのみフェイルデータが存在し、それ以外の領域に
フェイルデータが存在しないにもかかわらず、従来装置
においては、領域５０２の全てについてフェイルデータ
の読出し動作を行うようにしていたが、本実施例では、
フェイルメモリ２５の読出し範囲情報を含むオブジェク
トデータがホストコンピュータ１０から転送されたと
き、プロセッサ１３によって、フェイルメモリ２５の読
出し範囲情報がワークレジスタ１４に格納され、当該プ
ロセッサ１３によって実際にフェイルメモリ２５からフ
ェイルデータが読出される際に、このワークレジスタ１
４の記憶内容が参照されることによって、フェイルメモ
リ２５の読出し範囲が領域５０１に制限される。そのよ
うにフェイルメモリ２５の読出し範囲が制限されること
によって、フェイルデータ読出しにおける冗長処理が軽
減され、必要以上の広範囲な読出し動作に起因する無駄
時間が削減される。ここで、本発明における制御手段
は、上記プロセッサ１３によって機能的に実現される。

【００２３】尚、回収されたフェイルデータはホストコ
ンピュータ１０において、欠陥救済のアルゴリズムの対
象となる規模まで重ね合せられたり、また、被測定メモ
リ３０を構成するメモリセルの物理的配置に対応するよ
うに再配置されたりする。

【００２４】上記実施例によれば以下の作用効果が得ら
れる。

【００２５】被測定メモリ３０のビット構成情報に基づ
いて、上記フェイルメモリ２５から上記ビット構成情報
に対応する部分のみを読出すことにより、フェイルメモ
リ２５からの読出し動作において冗長な処理が排除さ
れ、それによりメモリテスト時間が短縮される。すなわ
ち、図４に示されるように、フェイルメモリ２５におい
て、領域５０１にのみフェイルデータが存在する場合に
おいて、プロセッサ１３によって、フェイルメモリ２５
の読出し範囲情報がワークレジスタ１４に格納され、実
際にフェイルメモリ２５からフェイルデータが読出され
る際に、このワークレジスタ１４の記憶内容がプロセッ
サ１３によって参照されることにより、フェイルメモリ
２５の読出し範囲が、領域５０１に制限されるので、フ
ェイルデータ読出し（回収）における冗長処理が軽減さ
れ、必要以上の広範囲な読出し動作に起因する無駄時間
が削減され、テストに要する時間の短縮が可能とされ
る。

【００２６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００２７】例えば、上記実施例では、先行して処理を
開始しても特に支障の無い項目については、積極的に処
理を開始することによってウェイト中の無駄時間の短縮
を図るようにしたが、このウェイト中の無駄時間につい
ては従来通りとしても、つまり、ウェイトに起因する無
駄時間を積極的に利用した先行処理を行わない場合にで
も、フェイルメモリから上記ビット構成情報に対応する
部分のみを読出すようにすれば、フェイルメモリからの
読出し動作において冗長な処理が排除され、その分、メ
モリテスト時間が短縮されるから、本発明の目的を達成
する。

【００２８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭのテストに適用した場合について説明した
が、本発明はそれに限定されるものではなく、ダイナミ
ックＲＡＭやその他の各種半導体メモリのテストに適用
することができる。

【００２９】本発明は、少なくとも、テスト結果を格納
するメモリが存在することを条件に適用することができ
る。

【００３０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３１】すなわち、被測定メモリのビット構成情報
に基づいて、上記フェイルメモリから上記ビット構成情
報に対応する部分のみを読出すことにより、フェイルメ
モリからの読出し動作において冗長な処理を排除するこ
とができ、それによってメモリテストの時間短縮を図る
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるメモリテスト装置の構
成ブロック図である。

【図２】上記実施例装置から被測定メモリに与えられる
テストパターンの摸式図である。

【図３】上記実施例装置によって得られるフェイルビッ
トマップの摸式図である。

【図４】上記実施例装置におけるフェイルメモリの読出
し領域説明図である。

【図５】テスト対象とされる半導体メモリの基本構成ブ
ロック図である。

【符号の説明】

１０ ホストコンピュータ １１ メモリテスト装置本体 １２ ホストインタフェース １３ プロセッサ １４ ワークレジスタ １５ タイマ １６ システムバス １７ バッファメモリ １８ オブジェクトデータ １９ テスト結果 ２０ テストパターン ２１ テストコントローラ ２２ タイミングジェネレータ ２３ デバイス電源コントローラ ２４ テストパターンメモリ ２５ フェイルメモリ ２６ ピンコントローラ ２７ ピンエレクトロニクス ２８ デバイス電源 ２９ パフォーマンスボード ３０ 被測定メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 角 義之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 中山 好信 神奈川県秦野市堀山下１番地 日立コンピ ュータエンジニアリング株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 被測定メモリに書込まれたテストパター
   ンの当該被測定メモリからの読出しデータと、それの期
   待値との比較結果をフェイルメモリに書込むことによっ
   て上記被測定メモリのテストを可能とするメモリテスト
   装置からのメモリテスト結果回収方法において、上記被
   測定メモリのビット構成情報に基づいて、上記フェイル
   メモリから上記ビット構成情報に対応する部分のみを読
   出すことを特徴とするメモリテスト結果回収方法。
2. 【請求項２】 上記被測定メモリのテスト内容が記述さ
   れたテスト制御プログラムが外部装置から取込まれ、こ
   のテスト制御プログラムに従って上記被測定メモリのテ
   ストが行われるとき、上記被測定メモリのビット構成情
   報を、このテスト制御プログラムに記述するようにした
   請求項１記載のメモリテスト結果回収方法。
3. 【請求項３】 被測定メモリに書込まれたテストパター
   ンの当該被測定メモリからの読出しデータと、それの期
   待値とを比較するための比較手段と、この比較結果を格
   納するためのフェイルメモリとを含むメモリテスト装置
   において、上記被測定メモリのビット構成情報に基づい
   て、上記フェイルメモリから上記ビット構成情報に対応
   する部分のみを読出すための制御手段とを含むことを特
   徴とするメモリテスト装置。