TWI384245B - 測試模組、測試裝置以及測試方法 - Google Patents

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TWI384245B
TWI384245B TW098110479A TW98110479A TWI384245B TW I384245 B TWI384245 B TW I384245B TW 098110479 A TW098110479 A TW 098110479A TW 98110479 A TW98110479 A TW 98110479A TW I384245 B TWI384245 B TW I384245B
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Kiyoshi Murata
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    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuits
    • G01R31/31917Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919Storing and outputting test patterns

Description

測試模組、測試裝置以及測試方法
本發明是有關於一種測試模組、測試裝置以及測試方法。本發明特別是適用於對比較小規模的半導體裝置進行多數測試之情況下的測試模組、測試裝置以及測試方法。
例如,專利文獻1中已揭示了圖案產生器以及測試裝置,其可有效率地連續生成用來對電子裝置進行測試的測試圖案。專利文獻1的圖案產生器依據指示資訊所指示的順序在將測試資料方塊儲存在快取(cache)記憶體中之後,依順序將該快取記憶體中所儲存的測試資料方塊輸出以作為測試圖案。又,專利文獻1的圖案產生器設計成多個圖案產生器是由一個控制部來控制,藉由該控制部控制下的多個圖案產生器來測試獨立的一個電子裝置。因此,藉由一個控制部所控制的多個圖案產生器中會有施加單一的指示資訊而不能各自獨立地生成測試圖案的情況。
【專利文獻1】日本專利特開2005-249735號公報
若要使用上述的圖案產生器來對較小規模的電子裝置(即應測試端子的數目少的電子裝置)進行測試,則一個控制部所控制的圖案產生器的數目將會發生超過應測試端子的數目的狀況。即,未連接至測試端子的圖案產生器未被使用而成為多餘,會有測試裝置全體的測試效率下降的情況發生。
因此,就本發明的一方面而言,本發明的目的是提供一種可解決上述問題的測試裝置和測試方法。此目的藉由申請專利範圍的獨立項所記述之特徵的組合而達成。而且,從屬項規定本發明的更有利的具體例子。
即,本發明的第1形態中提供一種測試模組,包括:指示資訊儲存部,儲存著指示資訊,所述指示資訊指示基本圖案的展開順序;基本圖案資料儲存部,儲存著基本圖案的資料;多個圖案生成部,具有指示資訊暫時儲存部以暫時儲存該指示資訊的一部份,且以該指示資訊暫時儲存部所儲存的指示資訊所指示的順序來展開基本圖案的資料,以生成施加至被測試裝置之測試圖案;以及多個位置資訊儲存部,讀出多個圖案生成部中共通的指示資訊儲存部中所儲存的指示資訊,且將指示位置用的位置資訊對應地獨立儲存在多個各別的圖案生成部中。或是,本發明提供一種測試模組,包括:指示資訊儲存部,儲存著指示資訊,此指示資訊指示施加至被測試裝置之作為測試圖案的單位的基本圖案的展開順序;多個位置資訊儲存部,儲存著位置資訊,以指出該指示資訊的讀出位置;以及多個圖案生成部,具有基本圖案儲存部以儲存基本圖案,且多個圖案生成部分別對應於多個位置資訊儲存部而設置著。多個圖案生成部的每一個依據多個圖案生成部的各別所對應的多個位置資訊儲存部中各別所儲存的位置資訊,且以指示資訊儲存部所讀出的指示資訊所指示的順序來展開基本 圖案,以生成施加至被測試裝置的測試圖案。
多個圖案生成部可獨立地生成施加至同一種類的被測試裝置之測試圖案的每一個。又,本發明的測試模組可對應於多個各別的圖案生成部而獨立地更包括指示資訊控制部,其由多個位置資訊儲存部所儲存的各位置資訊所示的讀出位置,而讀出指示資訊儲存部中所儲存的指示資訊的一部份,且儲存至指示資訊暫時儲存部中。又,可包括:調停部,由指示資訊儲存部讀出指示資訊的一部份,且對多個指示資訊控制部所生成的各讀出要求進行調停。
又,本發明的測試模組可對應於多個各別的圖案生成部而獨立地更包括:比較檢出部,在測試圖案被施加至被測試裝置時對來自被測試裝置的期待作為輸出之期待值圖案、和施加有測試圖案的被測試裝置所實際輸出的輸出圖案進行比較,在不一致時進行檢出而視為失效;以及結果儲存部,儲存著失效資訊,以指出該比較檢出部所檢出的失效的內容。結果儲存部可與發生了失效的基本圖案相關連而儲存著失效資訊。
依據本發明的第2形態,本發明提供一種測試裝置,包括:指示資訊儲存部,儲存著指示資訊,此指示資訊指示基本圖案的展開順序;基本圖案資料儲存部,儲存著基本圖案的資料;多個圖案生成部,具有指示資訊暫時儲存部,以暫時儲存該指示資訊的一部份,且以該指示資訊暫時儲存部所儲存的指示資訊所指示的順序來展開基本圖案的資料,以生成施加至被測試裝置之測試圖案;以及多個 位置資訊儲存部,讀出多個圖案生成部中共通的指示資訊儲存部中所儲存的指示資訊,且將指示位置用的位置資訊對應地獨立儲存在多個各別的圖案生成部中。
依據本發明的第3形態,本發明提供一種測試方法,包括:基本圖案資料儲存步驟,儲存著基本圖案的資料;指示資訊儲存步驟,指示基本圖案的展開順序,且將共通的指示資訊儲存在多個圖案生成部中;位置資訊儲存步驟,讀出指示資訊,且將指示位置用的位置資訊對應地獨立儲存在多個各別的圖案生成部中;指示資訊暫時儲存步驟,暫時將該指示資訊的一部份對應於多個各別的圖案生成部而獨立地儲存著;以及圖案生成步驟,以該指示資訊暫時儲存步驟中所儲存的指示資訊所指示的順序來展開基本圖案的資料,以對應於多個各別的圖案生成部而獨立地生成施加至被測試裝置之測試圖案。
又,上述發明的概要未列舉本發明必要特徵的全部,這些特徵群的次組合(sub-combination)亦可成為發明。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂,下文特舉較佳實施例,並配合所附圖式,作詳細說明如下。
以下,通過本發明的實施形式來說明本發明的一方面,但以下的實施形式不是用來限定申請專利範圍中的發明。又,實施形式中所述的特徵的組合的全部未必限於發明的解決手段所必須者。
圖1是本實施形式的測試裝置100的功能方塊(block)例,與可為被測試裝置的DUT200一起顯示。測試裝置100具備統合控制部110、測試模組120、規格匯流排130。此測試模組120具有多個測試區段140和介面150。測試區段140包含群控制部160、圖案生成部170和內部匯流排180。
統合控制部110經由規格匯流排130來對資料進行發送和接收,藉此來控制該測試模組120。統合控制部110例如可以是藉由電腦等之中已程式化的軟體來動作的資訊處理裝置。統合控制部110在藉由軟體來動作時可對測試順序進行程式化。
該測試模組120在統合控制部110之控制下對DUT200進行測試。該測試模組120可製作成一種提供對應於DUT200的種類之功能的測試模組。例如,DUT200是邏輯電路、隨機動態存取記憶體(DRAM)、電性可寫入可讀出的專用記憶體(EEPROM)或類比電路等電路時,可提供邏輯電路用、DRAM用、EEPROM用或類比電路用等特殊化的測試模組120。又,圖1中雖然顯示單一的測試模組120,但亦可具備多個測試模組120。又,只要適合於規格匯流排130而以資料來通信,且只要藉由統合控制部110來控制,則功能不同的測試模組120可連接至該規格匯流排130。
規格匯流排130將由統合控制部110而來的控制資料傳送至測試模組120。又,該測試模組120所取得的測試 資料可傳送至該統合控制部110。藉由此方式,則作為測試模組120時功能不同的多個測試模組120可連接至規格匯流排130。測試模組120只要適合於該規格匯流排130,則可任意地組合。規格匯流排130遵循這些任意的測試模組120在介面上所建立的協定(protocol)。
測試區段140規定一個群控制部160所控制的圖案生成部170的範圍。測試區段140中所含有的圖案生成部170的數目可在測試DUT200時於適當的範圍中選取。一個測試區段140中所含有的各圖案生成部170生成同一的圖案列。然而,在本實施形式的測試裝置100中,一個測試區段140內的各圖案生成部170被控制成以獨立的時序來生成圖案列。
介面150作為測試區段140和統合控制部110之間的資料輸出入用的介面。介面150適合於該規格匯流排130所遵從的協定。
群控制部160在測試區段140中設有一個,以控制該測試區段140中所含有的圖案生成部170。群控制部160亦經由介面150而與該統合控制部110通信。群控制部160是由該統合控制部110來控制,在其控制下來對含有圖案生成部170的測試區段140的全體進行控制。
圖案生成部170生成施加至可作為被測試裝置的一例之DUT200的測試圖案。圖案生成部170在一個測試區段140中具有多個。即,一個群控制部160控制多個圖案生成部170。
內部匯流排180將資料由群控制部160傳送至圖案生成部170。作為所傳送的資料,代表性的可例示有:作為測試圖案的主要成分的基本測試圖案的資料、或指示基本測試圖案的展開順序之支持資訊。
圖2是測試區段140的功能方塊例。圖2中,特別是詳細顯示該群控制部160的功能。群控制部160具備指示資訊儲存部161、指示資訊控制部162、開開164、調停部165以及結果儲存部166。指示資訊控制部162中具有位置資訊儲存部163。
圖3是圖案生成部170之功能方塊例。圖案生成部170具備指示資訊暫時儲存部171、基本圖案資料儲存部172、圖案形成時序部173、驅動器174、比較器175、比較檢出部176以及結果暫時儲存部177。
基本圖案資料儲存部172儲存基本圖案的資料。基本圖案可以是測試圖案的單位,多個測試圖案依順序展開,且藉由作出圖案列以生成測試圖案。基本圖案資料儲存部172設置在每個圖案生成部170。然而,在多個圖案生成部170使用共同的基本圖案時,基本圖案資料儲存部172亦可與圖案生成部170分別設置而為多個圖案生成部170所共用。
指示資訊儲存部161儲存著指示資訊,此指示資訊指出基本圖案的展開順序。指示資訊儲存部161中所儲存的指示資訊例如可例示為基本圖案的列表(list)。藉由列表的順序來展開基本圖案,則可生成複雜的測試圖案。又,藉 由該指示資訊來對基本圖案進行列表,則可將連續的基本圖案展開,以生成無間隙(gap)之連續的測試圖案。
指示資訊暫時儲存部171暫時儲存該指示資訊的一部份。圖案生成部170中具備指示資訊暫時儲存部171,且指示資訊暫時儲存部171保持應由該圖案生成部170展開的最近的基本圖案的列表。指示資訊暫時儲存部171可以先讀先出緩衝器(First-in First-out,FIFO)為例,但不限於此,例如,亦可為暫存器(register)、或藉由位址來特定記錄位置的記憶體。例如,亦可以是SRAM等的快取記憶體。
指示資訊控制部162控制該指示資訊的讀出。指示資訊控制部162具備位置資訊儲存部163。依據位置資訊儲存部163中所儲存的位置資訊來讀出該指示資訊。即,指示資訊控制部162由多個位置資訊儲存部163中所儲存的各位置資訊所示的讀出位置,而讀出該指示資訊儲存部161中所儲存的指示資訊的一部份。然後,指示資訊控制部162將所讀出的指示資訊儲存在該指示資訊暫時儲存部171中。
又,指示資訊控制部162對應於多個各別的圖案生成部170,且指示資訊控制部162獨立地提供給圖案生成部170。藉由將指示資訊控制部162和位置資訊儲存部163提供給每個圖案生成部170,則各圖案生成部170可獨立地生成測試圖案。
例如,各圖案生成部170要對互相不同的DUT200進行測試時,DUT200的種類若相同,則由於進行相同內容 的測試,可共用基本圖案的資料。然而,讀出該指示資訊的時序不能共用。即,由於DUT200是一個獨立的裝置,且有時會存在測試的進行狀態有偏差的情況,此種情況應獨立地由圖案生成部170來提供該指示資訊。本發明的實施形式中,每個圖案生成部170都被提供位置資訊儲存部163,可對此種測試圖案的輸出時序的偏差進行處理。
又,指示資訊控制部162亦可不對應每個圖案生成部170而設置。當利用多個位置資訊儲存部163來同時處理多個指示資訊時,多個圖案生成部170可共用該指示資訊控制部162。
位置資訊儲存部163依據上述方式來記錄每個圖案生成部170的指示資訊的讀出位置。即,位置資訊儲存部163讀出多個圖案生成部170中共通的儲存於指示資訊儲存部161中的指示資訊,且將指示位置用的位置資訊對應於多個圖案生成部170的每一個而獨立地儲存著。
調停部165對由指示資訊儲存部161讀出該指示資訊的一部份時的多個指示資訊控制部162所生成的各讀出要求進行調停。開關164在指示資訊控制部162和對應的圖案生成部170之間接通,以控制經由內部匯流排180的資料的傳送。開關164可以硬體來設置,亦可以軟體來提供開關的功能。
圖案形成時序部173以該指示資訊所指示的基本圖案的順序來展開資料而生成測試圖案。又,圖案形成時序部173可對生成的測試圖案的輸出時序進行調整。
驅動器174將該圖案形成時序部173所輸出的測試圖案輸出以作為供給至DUT200的信號。比較器175使DUT200對測試圖案的輸入而形成的輸出信號來與基準電壓比較而轉換成邏輯值。
比較檢出部176將該比較器175的輸出與期待值相比較。即,比較檢出部176在測試圖案施加至DUT200時,將由DUT200而來的期待作為輸出之期待值圖案、與施加有測試圖案的DUT200所實際輸出的輸出圖案相比較。然後,比較檢出部176在期待值圖案與輸出圖案不一致時進行檢出以作為失效的情況。結果暫時儲存部177暫時儲存該比較檢出部176的比較結果。
結果儲存部166儲存著失效資訊,此失效資訊顯示該比較檢出部176所檢出的失效的內容。結果儲存部166對應於多個圖案生成部170的每一個而獨立地設置著。藉由每個圖案生成部170都對應於結果儲存部166而設置,則即使在每個圖案生成部170都分配一個獨立的DUT200時,測試結果仍可獨立地保存著或被讀出。
如上所述,圖案生成部170以指示資訊暫時儲存部171所儲存的指示資訊所指示的順序來展開基本圖案的資料,以生成施加至被測試裝置之測試圖案。圖案生成部170獨立地生成測試圖案,由於測試結果可獨立地保存著或被讀出,則每個圖案生成部170可分配一個獨立的DUT200。即,多個圖案生成部170可獨立地生成施加至同一種類的DUT200之每一個的測試圖案。
圖4是使用本實施形式的測試裝置100的測試流程的一例。測試開始時,首先,將基本圖案資料儲存在基本圖案資料儲存部172中(步驟402)。其次,將指示資訊儲存在指示資訊儲存部161中(步驟404)。然後,對圖案生成部170等的各部進行初始化(步驟406)。
初始化之後,進行圖案處理(步驟408)。圖案處理結束時,取得結果資訊,且儲存在結果儲存部166中(步驟410)。然後,測試結束。在測試結束後,由結果儲存部166任意地讀出測試結果且進行確認、分析等。
圖5是圖案執行處理的流程的一例。圖案執行處理開始時,首先,使測試周期信號開始(步驟502),且將指示資訊傳送至指示資訊暫時儲存部171(步驟504)。此時,須參照該位置資訊儲存部163之位置資訊。又,向該指示資訊暫時儲存部171的指示資訊的傳送,可在該指示資訊暫時儲存部171的記憶區域有空位時隨時都可進行,步驟506以下的動作可獨立地進行。
其次,取得該指示資訊所指示的基本圖案的資料(步驟506)。若取得基本圖案資料,則該指示資料即成為不需要,且對位置資訊進行更新(步驟508)。
其次,對已取得的基本圖案的資料進行展開(步驟510)。資料的展開例如是以下述方式來進行。作為基本圖案的資料,須保持該基本圖案的圖案列,可藉由將基本圖案資料例如寫入快取記憶體中,以形成圖案列作為測試圖案而輸出時所需的電路。或是,可將既定的圖案列和識別 該圖案列用的識別資訊相對照後的資料表(data table)予以保持著,然後將識別資訊記述在基本圖案資料中。此時,該識別資訊被認出時,該識別資訊所指出的圖案列例如寫入快取記憶體中,以構成圖案列作為測試圖案而輸出時所需的電路。
已輸出的測試圖案輸入至DUT200中,以判斷DUT200的輸出圖案是否與期待值圖案一致(步驟512)。不一致時(步驟512的否),生成失效資訊(步驟514)。一致時(步驟512的是),前進至下一個的基本圖案是否存在的判斷步驟。
判斷下一個的基本圖案是否存在(步驟516),若存在(步驟516的是),則回到步驟506繼續處理。若下一個的基本圖案資料不存在(步驟516的否),則結束圖案的處理(步驟518)。
依據以上所說明的測試裝置100,即使每個圖案生成部170都分配一個獨立的DUT200,亦能以獨立的時序來進行測試,且可將測試結果予以儲存。於是,未使用的圖案生成部170較少,可使該測試裝置100的利用效率提高。特別是,本測試裝置100適用於測試端子較少的較小規模的DUT200中且很有效。
又,DUT200除了可分配於每個圖案生成部170以外,亦能以二個或二個以上的圖案生成部170來測試獨立的一個DUT200。又,亦能以一個群控制部160所控制的圖案生成部170和其它的群控制部160所控制的圖案生成部170來檢查一個DUT200。即,DUT200可在測試區段140 的範圍內被測試、或超過此範圍而被測試。即使在此種情況下,本實施形式的測試裝置100由於可獨立地控制圖案生成部170,因此可很適當地進行測試。
以上,雖然使用實施形式來說明本發明,但發明的技術範圍不限於上述實施形式中所記載的範圍。以上的實施形式中可施加多樣的變更或改良。施加了多樣的變更或改良後的形式亦包含在發明的技術範圍中,這由申請專利範圍的記載即可明白。
由以上的說明可知,依據本發明的一實施形式,可實現圖案生成部170的利用效率高的測試模組、測試裝置和測試方法。
申請專利範圍、說明書及圖示中所示的裝置、系統、程式及方法中的動作、程序、步驟以及階段等的各處理的執行順序應留意,只要未特別明確表示“更前面”、“首先”等,而且,在後面的處理中不限於前面處理的輸出,可以任意的順序來實現。關於申請專利範圍、說明書及圖示中的動作流程,為了說明的便利而利用〔首先〕、〔繼而〕等進行說明,但並不是意味著必須按照該順序來實施。
雖然本發明已以較佳實施例揭露如上,然其並非用以限定本發明,任何熟習此技藝者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧測試裝置
110‧‧‧統合控制部
120‧‧‧測試模組
130‧‧‧規格匯流排
140‧‧‧測試區段
150‧‧‧介面
160‧‧‧群控制部
161‧‧‧指示資訊儲存部
162‧‧‧指示資訊控制部
163‧‧‧位置資訊儲存部
164‧‧‧開關
165‧‧‧調停部
166‧‧‧結果儲存部
170‧‧‧圖案生成部
171‧‧‧指示資訊暫時儲存部
172‧‧‧基本圖案資料儲存部
173‧‧‧圖案形成時序部
174‧‧‧驅動器
175‧‧‧比較器
176‧‧‧比較檢出部
177‧‧‧結果暫時儲存部
180‧‧‧內部匯流排
200‧‧‧被測試裝置(DUT)
圖1是本實施形式的測試裝置100的功能方塊例,與可作為被測試裝置的DUT200一起顯示。
圖2是測試區段140的功能方塊例。
圖3是圖案生成部170之功能方塊例。
圖4是使用本實施形式的測試裝置100的測試流程的一例。
圖5是圖案執行處理的流程的一例。
100‧‧‧測試裝置
110‧‧‧統合控制部
120‧‧‧測試模組
130‧‧‧規格匯流排
140‧‧‧測試區段
150‧‧‧介面
160‧‧‧群控制部
170‧‧‧圖案生成部
180‧‧‧內部匯流排
200‧‧‧被測試裝置(DUT)

Claims (14)

  1. 一種半導體裝置之測試模組,包括:指示資訊儲存部,儲存著指示資訊,所述指示資訊指示基本圖案的展開順序;基本圖案資料儲存部,儲存著基本圖案資料;多個圖案生成部,每一圖案生成部具有指示資訊暫時儲存部,用以暫時儲存所述指示資訊的一部份,且藉由對應的所述指示資訊暫時儲存部中儲存的所述指示資訊所指示的順序、來展開所述基本圖案資料,使得每一圖案生成部生成提供到被測試裝置的測試圖案;以及多個位置資訊儲存部,獨立地儲存著位置資訊,以指出所述指示資訊的讀出位置,所述指示資訊儲存在與所述多個圖案生成部共通的所述指示資訊儲存部、且對應於每一圖案生成部;其中,所述基本圖案資料是所述測試圖案的單位,且其中,所述指示資訊儲存部被提供來共通於所述多個圖案生成部,且所述多個位置資訊儲存部被提供來一對一地對應於所述多個圖案生成部。
  2. 如申請專利範圍第1項所述的半導體裝置之測試模組,其中,所述多個圖案生成部獨立地生成施加至同一種類的被測試裝置之所述測試圖案的每一個。
  3. 如申請專利範圍第2項所述的半導體裝置之測試模組,更包括:多個指示資訊控制部,分別對應於所述多個圖案生成 部、且由所述多個位置資訊儲存部的各別所儲存的各位置資訊所示的讀出位置而讀出所述指示資訊儲存部中所儲存的所述指示資訊的一部份,且儲存至所述多個指示資訊暫時儲存部的每一個之中。
  4. 如申請專利範圍第3項所述的半導體裝置之測試模組,更包括:調停部,由所述指示資訊儲存部讀出所述指示資訊的一部份,且對所述多個指示資訊控制部的每一個所生成的各讀出要求進行調停。
  5. 如申請專利範圍第4項所述的半導體裝置之測試模組,更包括:多個比較檢出部,分別對應於所述多個圖案生成部的每一個,且在所述測試圖案被施加至所述被測試裝置時對來自所述被測試裝置的期待作為輸出之期待值圖案、和施加有所述測試圖案的所述被測試裝置所實際輸出的輸出圖案進行比較,在不一致時進行檢出而視為失效;以及結果儲存部,分別對應於所述多個圖案生成部的每一個且儲存著失效資訊,以指出所述多個比較檢出部所分別檢出的各失效的內容。
  6. 如申請專利範圍第5項所述的半導體裝置之測試模組,其中,所述結果儲存部可與發生了所述失效的所述基本圖案相關連而儲存著所述失效資訊。
  7. 一種測試裝置,包括:統合控制部; 如申請專利範圍第1至6項中任一項所述的測試模組;以及規格匯流排,其中,所述統合控制部經由所述規格匯流排來對資料進行發送和接收,藉此來控制所述測試模組。
  8. 一種半導體裝置之測試方法,由測試裝置所執行,所述半導體裝置之測試方法包括:儲存基本圖案資料;將指示資訊儲存在指示資訊儲存部,所述指示資訊共通於多個圖案生成部、且指示基本圖案的展開順序;將位置資訊獨立地儲存至多個位置資訊儲存部,所述位置資訊指示所述指示資訊的讀出位置,所述指示資訊儲存在對應於每一圖案生成部的所述指示資訊儲存部;暫時地且獨立地儲存:對應於每一圖案生成部的所述指示資訊的一部份;以及對應於每一圖案生成部,藉由所述指示資訊所指示的順序來展開所述基本圖案資料,以生成提供到被測試裝置的測試圖案,且在所述指示資訊的一部份的暫時與獨立的儲存期間儲存所述指示資訊;其中,所述基本圖案資料是所述測試圖案的單位,且其中,所述指示資訊儲存部被提供來共通於所述多個圖案生成部,且所述多個位置資訊儲存部被提供來一對一地對應於所述多個圖案生成部。
  9. 如申請專利範圍第8項所述的半導體裝置之測試方 法,更包括:指示資訊暫時儲存步驟,對應於所述多個圖案生成部的每一個而將所述指示資訊的一部份暫時儲存在多個指示資訊暫時儲存部中。
  10. 如申請專利範圍第9項所述的半導體裝置之測試方法,其中,生成所述測試圖案的步驟是:所述多個圖案生成部獨立地生成施加至同一種類的被測試裝置之所述測試圖案的每一個。
  11. 如申請專利範圍第10項所述的半導體裝置之測試方法,更包括:指示資訊控制步驟,由所述多個位置資訊儲存部的每一個所儲存的各位置資訊所示的各讀出位置而讀出所述指示資訊儲存部中所儲存的所述指示資訊的一部份,且將所讀出的所述指示資訊的一部份對應於所述多個圖案生成部之每一個而儲存至所述多個指示資訊暫時儲存部的每一個之中。
  12. 如申請專利範圍第11項所述的半導體裝置之測試方法,更包括:調停步驟,由所述指示資訊儲存部讀出所述指示資訊的一部份,且對所述指示資訊控制步驟所生成的讀出要求進行調停。
  13. 如申請專利範圍第12項所述的半導體裝置之測試方法,其中,所述多個圖案生成部的每一個所對應的圖案生成步驟更包括: 比較檢出步驟,在所述測試圖案被施加至所述被測試裝置時對來自所述被測試裝置的期待作為輸出之期待值圖案、和施加有所述測試圖案的所述被測試裝置所實際輸出的輸出圖案進行比較,在不一致時進行檢出而視為失效;以及結果儲存步驟,在結果儲存部中儲存著失效資訊,以指出所述比較檢出步驟所檢出的所述失效的內容。
  14. 如申請專利範圍第13項所述的半導體裝置之測試方法,其中,所述結果儲存步驟可與發生了所述失效的所述基本圖案相關連而將所述失效資訊儲存在所述結果儲存部中。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011149725A2 (en) * 2010-05-28 2011-12-01 Verigy (Singapore) Pte. Ltd. Flexible storage interface tester with variable parallelism and firmware upgradeability
US8839057B2 (en) * 2011-02-03 2014-09-16 Arm Limited Integrated circuit and method for testing memory on the integrated circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW559821B (en) * 2000-09-20 2003-11-01 Agilent Technologies Inc Error catch RAM for memory tester has SDRAM memory sets configurable for size and speed
US20060052964A1 (en) * 2004-08-23 2006-03-09 Advantest Corporation Test apparatus and testing method
TWI287639B (en) * 2003-02-14 2007-10-01 Advantest Corp A distributed operating system for a semiconductor test system for testing at least one device under test

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62140299A (ja) * 1985-12-13 1987-06-23 Advantest Corp パタ−ン発生装置
US7290192B2 (en) 2003-03-31 2007-10-30 Advantest Corporation Test apparatus and test method for testing plurality of devices in parallel
JP2005141532A (ja) 2003-11-07 2005-06-02 Kawasaki Microelectronics Kk システムデバッグ装置
JP4486383B2 (ja) 2004-03-08 2010-06-23 株式会社アドバンテスト パターン発生器、及び試験装置
US7725793B2 (en) * 2007-03-21 2010-05-25 Advantest Corporation Pattern generation for test apparatus and electronic device
US8010851B2 (en) * 2008-03-31 2011-08-30 Advantest Corporation Testing module, testing apparatus and testing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW559821B (en) * 2000-09-20 2003-11-01 Agilent Technologies Inc Error catch RAM for memory tester has SDRAM memory sets configurable for size and speed
TWI287639B (en) * 2003-02-14 2007-10-01 Advantest Corp A distributed operating system for a semiconductor test system for testing at least one device under test
US20060052964A1 (en) * 2004-08-23 2006-03-09 Advantest Corporation Test apparatus and testing method

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