JP4377238B2 - 半導体試験装置 - Google Patents
半導体試験装置 Download PDFInfo
- Publication number
- JP4377238B2 JP4377238B2 JP2003553576A JP2003553576A JP4377238B2 JP 4377238 B2 JP4377238 B2 JP 4377238B2 JP 2003553576 A JP2003553576 A JP 2003553576A JP 2003553576 A JP2003553576 A JP 2003553576A JP 4377238 B2 JP4377238 B2 JP 4377238B2
- Authority
- JP
- Japan
- Prior art keywords
- waveform
- individual
- input
- pattern
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012360 testing method Methods 0.000 title claims description 68
- 239000004065 semiconductor Substances 0.000 title claims description 63
- 230000015654 memory Effects 0.000 claims description 39
- 230000004044 response Effects 0.000 claims 1
- 230000006870 function Effects 0.000 description 8
- 230000002950 deficient Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005259 measurement Methods 0.000 description 4
- 238000004904 shortening Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31924—Voltage or current aspects, e.g. driver, receiver
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
- G11C2029/2602—Concurrent test
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体デバイスに対して同時に試験を行う半導体試験装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
従来から、出荷前のロジックＩＣや半導体メモリ等の半導体デバイスに対して各種の試験を行うものとして、半導体試験装置が知られている。例えば、半導体メモリに対して試験を行う一般的な半導体試験装置は、多数個同時測定機能を有しており、複数個の半導体デバイスの同一ピンに対して、同一の試験データパターン波形を入力して試験を行うことができるようになっている。この多数個同時測定機能を備えることにより、小規模のリソースで多数個の半導体メモリに対する測定が可能になるため、装置規模が極端に大きくならず、しかも、コストの低減が可能になる。
【０００３】
ところが、最近では、各デバイス毎に異なるＩＤ情報（個別情報）を持たせて情報識別を行うフラッシュメモリ等の半導体デバイスが市場に出回っている。このような半導体デバイスの試験を行う場合には、各半導体デバイス毎に個別情報（個別パターン）を入力する必要があるため、上述した多数個同時測定機能を用いて複数個の半導体デバイスに対して同時に試験を行うことができなかった。このため、多数個同時測定機能を有する半導体試験装置を用いて試験を行う場合であっても、セットした複数個の半導体デバイスのそれぞれについて、独立した個別情報（個別パターン波形）を生成して入力する必要があり、試験に要する時間がかかるという問題があった。
【０００４】
また、半導体メモリの一部（例えば一部のダイナミックＲＡＭ）には、試験によって検出された不良セルを救済するために予備セルを備え、この不良セルから予備セルへ切り替えるリペア動作を高電圧波形の印加によって行うものがある。この高電圧波形の印加に際して、不良セルと予備セルとを切り替えるリペアラインを特定するアドレス等を個別情報として入力する必要があるため、上述したフラッシュメモリ等の試験を行う場合と同様に、複数個の半導体メモリに対して不良セルの救済動作を同時に行うことはできず、救済動作に時間がかかるという問題があった。また、従来、このような救済動作は専用のリペア装置を用いて行われており、不良セルが検出された半導体メモリを半導体試験装置からリペア装置に移し替える作業が必要になるため、救済動作に要する時間はさらに長くなる。
【０００５】
本発明は、このような点に鑑みて創作されたものであり、その目的は、複数個の半導体デバイスに対して試験や救済を行う時間を短縮することができる半導体試験装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体試験装置は、複数の半導体デバイスのそれぞれに対して共通のアドレスを指定し、共通情報あるいは個別情報の書込みを行う半導体試験装置であって、複数の半導体デバイスのそれぞれに共通する共通情報に対応する共通パターン波形を生成する第１の波形生成手段と、複数の半導体デバイスのそれぞれに対応して個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第２の波形生成手段と、複数の半導体デバイスのそれぞれに、第１の波形生成手段によって生成された共通パターン波形を共通に入力する動作と、複数の第２の波形生成手段のそれぞれによって生成された個別パターン波形を個別に入力する動作とを選択的に行う波形切替手段とを備えている。これにより、複数の半導体デバイスのそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができるため、別々の個別情報の入力が必要な場合の試験に要する時間を短縮することができる。
【０００７】
また、上述した共通パターン波形あるいは個別パターン波形に対応して半導体デバイスから出力される出力波形に基づいて、半導体デバイス内の試験対象箇所のパス／フェイル判定を行うパス／フェイル判定手段と、パス／フェイル判定手段による判定結果を格納するフェイルメモリとをさらに備えることが望ましい。これにより、半導体デバイスに対して共通パターン波形および個別パターン波形を任意のタイミングで切り替えながら、半導体デバイスの各部のパス／フェイル判定を行うことが可能になる。
【０００８】
また、上述したフェイルメモリは、パス／フェイル判定手段による判定結果を格納する第１の格納領域と、個別情報を格納する第２の格納領域とを有するとともに、上述した第２の波形生成手段によって、第２の格納領域に格納されている個別情報を読み出して個別パターン波形を生成することが望ましい。フェイルメモリ内に個別情報を格納することにより、フェイルメモリを接続するために用いられているデータバス等の配線を、個別情報の読み出し用に用いることができるため、配線の簡略化が可能になる。
【０００９】
また、上述した第２の波形生成手段と同一パッケージ内に設けられて個別情報を格納するメモリをさらに備える場合に、第２の波形生成手段は、メモリに格納されている個別情報を読み出して個別パターン波形を生成することが望ましい。同一パッケージ内に設けられたメモリを用いる場合には、パッケージの外部で引き回す配線が不要になるため、配線の簡略化が可能になる。また、不要な配線がなくなるため、タイミングのズレ等が発生しにくくなり、個別情報の読み出しを高速に行うことができるようになる。
【００１０】
また、上述した第１の波形生成手段あるいは第２の波形生成手段の後段に設けられ、共通パターン波形あるいは個別パターン波形が入力されて、半導体デバイスの通常動作時に入力する信号レベルの駆動動作と、半導体デバイス内に備わったヒューズを切断するための高電圧大電流の駆動動作とを選択的に行う駆動手段をさらに備えることが望ましい。これにより、半導体デバイス内に備わったヒューズを電気的に切断することが可能になる。例えば、このヒューズを用いてリペアラインを切り替えて、半導体デバイス内の不良セルを正常セルに切り替える救済動作が可能になる。
【００１１】
【発明の実施の形態】
以下、本発明を適用した半導体試験試験装置について、図面を参照しながら説明する。
【００１２】
図１は、本実施形態の半導体試験装置の構成を示す図である。図１に示す半導体試験装置は、複数のＤＵＴ（Device Under Test）９に対する試験を並行して行うとともに、これら複数のＤＵＴ９に対する救済動作を並行して行う。このために、本実施形態の半導体試験装置は、ＡＬＰＧ（アルゴリズミック・パターン・ジェネレータ）１、ＰＤＳ（パターンデータ・セレクタ）２、ＡＦＭ（アドレス・フェイル・メモリ）３、ドライバピン処理部４、ＩＯピン処理部５、ドライバチャネル６、ＩＯチャネル７を含んで構成されている。なお、ＤＵＴ９としては、半導体メモリやロジックＩＣ等の半導体デバイスを広く含んでいるが、以下の説明では、主に半導体メモリを試験対象としている。
【００１３】
ＡＬＰＧ１は、試験や救済動作を行うためにＤＵＴ９のドライバピンやＩＯピンに入力するパターンデータ（ＰＡＴ）を生成する。ＰＤＳ２は、ＡＬＰＧ１から出力される各種のパターンデータと、これらのデータが入力されるＤＵＴ９の各ピンとを対応させる。ＡＦＭ３は、ＤＵＴ９に対する試験によって得られたフェイル情報をＤＵＴ９のセル単位で記憶する。具体的には、ＤＵＴ９のいずれかの論理アドレスＸ，Ｙに対応する記憶セルのパス、フェイルを試験した結果が、ＡＦＭ３のアドレスＸ，Ｙで特定される領域に格納される。
【００１４】
ドライバピン処理部４は、ＤＵＴ９のドライバピンに入力するデータを生成するために、ＴＧ／メインＦＣ（タイミング生成／メイン・フォーマットコントロール）部４０、メモリ４４、セレクタ（Ｓ）４７、サブＦＣ（フォーマットコントロール）部４８を含んで構成されている。ここで、「ドライバピン」とは、アドレスピンや各種のコントロールピンのようにパターン波形の入力のみを行うピンである。
【００１５】
ＴＧ／メインＦＣ部４０は、試験動作の基本周期内に含まれる各種のタイミングエッジを生成するタイミングジェネレータとしての機能と、このタイミングエッジとＰＤＳ２から出力されるパターンデータとに基づいて、ＤＵＴ９に入力する実際のデータ（共通パターン波形）を生成する。このデータは、後段に設けられたアンド回路４１の一方の入力端子に入力される。アンド回路４１の他方の入力端子には個別書き込みモード信号（ｍｏｄｅ）が反転入力されている。「個別書き込みモード」とは、同時測定の対象となる複数のＤＵＴ９のそれぞれに対して、並行して個別情報を書き込む動作モードである。個別書き込みモードの指定は、例えば上述したＡＬＰＧ１によってこの個別書き込みモード信号をハイレベルに設定することにより行われる。アンド回路４１の他方の入力端子にはこのハイレベルの個別書き込みモード信号が反転入力されるため、結局、個別書き込みモードが指定されたときにはＴＧ／メインＦＣ部４０の出力データがアンド回路４１で遮断される。なお、このモード信号は、ＡＬＰＧ１によって制御可能な信号であって、このモード信号を用いることにより、共通パターン波形と個別書き込みパターン波形とをリアルタイムで切り替えることが可能になる。
【００１６】
メモリ４４は、任意のパターンデータを格納する。例えば、ドライバピン処理部４は、ＡＳＩＣ（Application Specific Integrated Circuit）によって構成されている。このメモリ４４からのパターンデータの読み出しは、アドレス・ポインタ・コントローラ（ＣＯＮＴ）４５の制御によって行われる。セレクタ４７は、メモリ４４から入力されるデータと、ＩＯピン処理部５から入力されるデータのいずれかを選択して、サブＦＣ部４８に入力する。ＩＯピン処理部５から出力されてセレクタ４７に入力されるデータの内容については後述する。
【００１７】
サブＦＣ部４８は、セレクタ４７から入力されるデータに基づいて、個別書き込みモードにおいて各ＤＵＴ９に入力する実際のデータ（個別パターン波形）を生成する。このサブＦＣ部４８の出力データは、個別書き込みモード信号（ｍｏｄｅ）が一方端に入力されたアンド回路１４１の他方端に入力されており、個別書き込みモード信号がハイレベルのときに、後段のオア回路４２に入力される。なお、上述したＴＧ／メインＦＣ部４０において保持された波形情報の数に比べて、サブＦＣ部４８において保持されている波形情報（多数個同時測定機能に必要な波形情報のみが含まれる）の数は少なく設定されている。このため、サブＦＣ部４８は、個別書き込みモードにおいて必要となる最小限の波形情報のみが保持されている簡易波形整形器を用いることができる。また、各サブＦＣ部４８には、ＴＧ／メインＦＣ部４０が有するタイミングジェネレータの機能が個別に備わっているものとする。
【００１８】
オア回路４２は、ＴＧ／メインＦＣ部４０によって生成されてアンド回路４１を介して入力されたデータ、あるいはサブＦＣ部４８によって生成されてアンド回路１４１を介して入力されたデータを出力する。このオア回路４２の出力データは、ドライバチャネル６に印加するデータパターンを生成するフリップフロップ４３を通して、ドライバチャネル６に向けて出力される。
【００１９】
なお、上述したドライバピン処理部４の内部構成は、ＴＧ／メインＦＣ部４０およびアンド回路４１が複数のＤＵＴ９に対して共通に設けられており、それ以外のサブＦＣ部４８やメモリ４４等が複数のＤＵＴ９のそれぞれに対応して個別に設けられている。また、各ＤＵＴ９の複数本のドライバピンのそれぞれに対応して、ドライバピン処理部４が個別に設けられている。
【００２０】
ＩＯピン処理部５は、ＤＵＴ９のＩＯピンに入力するデータを生成するとともにこれらのＩＯピンから出力されるデータのパス、フェイル判定を行うために、ＴＧ／メインＦＣ部５０、メモリ５４、セレクタ（Ｓ）５７、サブＦＣ部５８、論理比較器５９を含んで構成されている。ここで、「ＩＯピン」とは、データピンのようにパターン波形の入力と出力を行うピンである。
【００２１】
論理比較器５９は、ＤＵＴ９のＩＯピンから出力されるデータと所定の期待値データとを比較し、一致の場合にはパス判定を、不一致の場合にはフェイル判定を行う。この判定結果は、ＡＦＭ３に格納される。なお、論理比較器５９以外の構成については、ドライバピン処理部４に含まれる各構成と同じであり、詳細な説明は省略する。また、ＩＯピン処理部５の内部構成は、ＴＧ／メインＦＣ部５０およびアンド回路５１が複数のＤＵＴ９に対して共通に設けられており、それ以外のサブＦＣ部５８、メモリ５４、論理比較器５９等が複数のＤＵＴ９のそれぞれに対応して個別に設けられている。また、各ＤＵＴ９の複数本のＩＯピンのそれぞれに対応して、ＩＯピン処理部５が個別に設けられている。
【００２２】
ドライバチャネル６は、ＤＵＴ９のドライバピンに入力する実際のパターン波形を生成する。ドライバチャネル６によって生成されるパターン波形には、ＤＵＴ９の試験を行うために用いられる通常電圧レベルの波形（以後、この波形を「通常波形」と称する）と、救済動作において記憶セルを切り替えるためにヒューズの切断を行う高電圧で大電流の波形（以後、この波形を「高電圧波形」と称する）の２種類がある。これら２種類の波形を生成するために、ドライバチャネル６は、ドライバ６０、２ブランチドライバ６１、ＨＣ（ハイカレント）ドライバ６３、６４、スイッチ６５〜６８を含んで構成されている。スイッチ６６、６７をオンし、スイッチ６５、６８をオフすることにより、ドライバ６０と２ブランチドライバ６１とを組み合わせることにより生成される通常波形が出力される。反対に、スイッチ６６、６７をオフし、スイッチ６５、６８をオンすることにより、上述した組合せにさらにＨＣドライバ６３、６４を組み合わせて生成される高電圧波形が出力される。
【００２３】
ＩＯチャネル７は、ＤＵＴ９のＩＯピンに印加する実際のパターン波形を生成するとともに、ＩＯピンから実際に出力される波形を論理データに変換する。このために、ＩＯチャネル７は、ドライバ（ＤＲ）７０とコンパレータ（ＣＰ）７１を有する。ドライバ７０は、対応するＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。コンパレータ７１は、ＤＵＴ９のＩＯピン（ＤＱ）に現れる波形の電圧と所定の基準電圧とを比較することにより、論理データの値を決定する。
【００２４】
上述したＴＧ／メインＦＣ部４０、５０が第１の波形生成手段に、サブＦＣ部４８、５８が第２の波形生成手段に、アンド回路４１、５１、１４１、１５１、オア回路４２、５２が波形切替手段にそれぞれ対応する。論理比較器５９がパス／フェイル判定手段に、ＡＦＭ３がフェイルメモリに、ドライバチャネル６が駆動手段にそれぞれ対応する。
【００２５】
本実施形態の半導体試験装置はこのような構成を有しており、ＤＵＴ９に対する試験動作と救済動作について説明する。
【００２６】
（１）試験動作
（１−１）複数のＤＵＴ９に対して同じデータを書き込む場合
ＡＬＰＧ１から出力されたパターンデータは、このパターンデータの入力対象となるＩＯピンあるいはドライバピンに対応するＩＯピン処理部５あるいはドライバピン処理部４にＰＤＳ２によって振り分けられる。なお、ＩＯピンあるいはドライバピンに入力するデータの生成動作は基本的に同じであるため、以下では、ＩＯピン処理部５に着目して動作を説明する。
【００２７】
ＩＯピン処理部５では、ＴＧ／メインＦＣ部５０は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた試験データを作成する。このとき、個別書き込みモード信号はローレベルを維持しているので、アンド回路５１からは、一方の入力端子に入力されたＴＧ／メインＦＣ部５０の出力データがそのまま出力される。このアンド回路５１の出力端子は、複数のＤＵＴ９のそれぞれに対応して設けられたオア回路５２の一方の入力端子に分岐して接続されている。したがって、ＴＧ／メインＦＣ部５０から出力された共通のデータが複数のオア回路５２に同時に入力され、フリップフロップ５３に入力される。
【００２８】
ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。この通常波形は、対応するＩＯピン（ＤＱ）に入力される。
【００２９】
また、ドライバチャネル６では、通常波形を生成するためにスイッチ６６、６７がオン状態になっており、ドライバピン処理部４内のフリップフロップ４３に入力されたデータに基づいて通常波形を生成する。この通常波形は、対応するドライバピンに入力される。
【００３０】
このようにして、ＩＯピン処理部５およびＩＯチャネル７によって生成された通常波形がＩＯピンに入力されるとともに、ドライバピン処理部４およびドライバチャネル６によって生成された通常波形がドライバピンに入力された後、いずれかのＩＯピンからこれらの通常波形に対応した波形が出力される。このＩＯピンに対応するＩＯチャネル７では、コンパレータ７１は、このＩＯピンから出力される波形の電圧と所定の基準電圧を比較して論理データを生成する。さらに、このＩＯピンに対応するＩＯドライバ処理部５では、論理比較器５９において、ＩＯチャネル７内のコンパレータ７１から入力されたデータを用いたパス／フェイル判定を行う。この判定結果は、ＡＦＭ３に格納される。
【００３１】
（１−２）複数のＤＵＴ９のそれぞれに個別情報を書き込む場合（その１）
ＡＬＰＧ１の動作に同期した個別書き込みモードパターンがＡＬＰＧ１によって生成され、ハイレベルの個別書き込みモード信号が出力されると、アンド回路５１、４１において、ＴＧ／メインＦＣ部５０、４０の出力データがマスクされ、代わりにＡＦＭ３に格納された個別パターンを用いた個別書き込み動作が開始される。
【００３２】
ＡＦＭ３を用いた個別書き込み動作では、ＡＦＭ３に格納されている各ＤＵＴ９の各ＩＯピンに対応したパターンデータが読み出され、セレクタ５７を介してサブＦＣ部５８に入力される。サブＦＣ部５８は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。この試験データは、オア回路５２を介してフリップフロップ５３に入力される。ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のＩＯピン（ＤＱ）に入力される。
【００３３】
一方、ＡＦＭ３に格納されている各ＤＵＴ９の各ドライバピンに対応したパターンデータは、ＩＯピン処理部５内のアンド回路５６を介してドライバピン処理部４に入力され、さらにセレクタ４７を介してサブＦＣ部４８に入力される。サブＦＣ部４８は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。この試験データは、オア回路４２を介してフリップフロップ４３に入力される。ドライバチャネル６では、通常波形を生成するためにスイッチ６６、６７がオン状態になっており、ドライバピン処理部４内のフリップフロップ４３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のドライバピンに入力される。
【００３４】
このようにして、ＤＵＴ９毎に異なる個別の波形データがＩＯピンあるいはドライバピンに入力され、対応する各ＤＵＴ９のＩＯピンから対応する波形が出力されると、ＩＯチャネル７内のコンパレータ７１は、このＩＯピンから出力される波形の電圧と所定の基準電圧を比較して論理データを生成する。さらに、このＩＯピンに対応するＩＯドライバ処理部５では、論理比較器５９において、ＩＯチャネル７内のコンパレータ７１から入力されたデータを用いたパス／フェイル判定を行う。この判定結果は、ＡＦＭ３もしくはメモリ５４に格納される。
【００３５】
（１−３）複数のＤＵＴ９のそれぞれに個別情報を書き込む場合（その２）
個別書き込みモードが指定され、個別書き込みモード信号（ｍｏｄｅ）と所定の切り替え信号（ｓｅｌ）が出力されると、アンド回路５１、４１において、ＴＧ／メインＦＣ部５０、４０の出力データがマスクされ、代わりにメモリ５４、４４に格納された個別パターンを用いた個別書き込み動作が開始される。
【００３６】
メモリ５４を用いた個別書き込み動作では、メモリ５４に格納されている各ＤＵＴ９の各ＩＯピンに対応したパターンデータが読み出され、セレクタ５７を介してサブＦＣ部５８に入力される。サブＦＣ部５８は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。そして、オア回路５２を介してフリップフロップ５３に入力されたデータに基づいて通常波形が生成される。ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のＩＯピン（ＤＱ）に入力される。
【００３７】
一方、メモリ４４を用いた個別書き込み動作では、メモリ４４に格納されている各ＤＵＴ９の各ドライバピンに対応したパターンデータが読み出され、セレクタ４７を介してサブＦＣ部４８に入力される。サブＦＣ部４８は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。この試験データは、オア回路４２を介してフリップフロップ４３に入力される。ドライバチャネル６では、通常波形を生成するためにスイッチ６６、６７がオン状態になっており、ドライバピン処理部４内のフリップフロップ４３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のドライバピンに入力される。
【００３８】
図２は、必要に応じて個別書き込み動作が行われる試験動作の具体例を示すタイミング図であり、一例としてフラッシュメモリを試験する場合のタイミングが示されている。
【００３９】
図２に示すように、フラッシュメモリを試験する場合には、まず、特定のアドレスに「コマンド」に対応する共通データ（プログラム）が入力される。この入力動作は、ＡＬＰＧ１に格納されたパターンデータに基づいて、ドライバピン処理部４によって共通のデータを生成することにより行われる。
【００４０】
次に、特定のアドレス０に個別情報としてのデータを入力する必要がある。このデータは、それぞれのフラッシュメモリ毎に異なる内容が設定されている。例えば、ＤＵＴ＃ａに対応してデータａが、ＤＵＴ＃ｂに対応してデータｂが、…、ＤＵＴ＃ｎに対応してデータｎがそれぞれ設定される。具体的には、特定のアドレス０についての入力動作は、ＡＬＰＧ１に格納されたパターンデータに基づいて、ドライバピン処理部４内のＴＧ／メインＦＣ部４０によって共通のデータを生成することにより行われる。また、データａ等の個別情報の入力動作は、ＡＦＭ３あるいはメモリ５４に格納された個別情報に基づいて、ＩＯピン処理部５内のサブＦＣ部５８によって個別のデータを生成することにより行われる。
【００４１】
このようにして、共通のコマンドと個別のデータが入力されると、ＤＵＴ９（ＤＵＴ＃ａ〜＃ｎ）のそれぞれにおいてプログラミングが実行された後、各ＤＵＴ９の特定のＩＯピンからプログラミング結果がポーリングの形式で出力される。このプログラミング結果は、ＩＯチャネル７内のコンパレータ７１に入力され、さらにＩＯピン処理部５内の論理比較器５９においてパス／フェイル判定が行われる。
【００４２】
図３は、個別書き込みモードの変更タイミングを示す図である。図３において、「ＰＧパターン」はＡＬＰＧ１を用いて生成されるパターンデータを、「ＦＭパターン」はＡＦＭ３から読み出される個別情報としてのパターンデータをそれぞれ示している。また、「ＡＦＭアドレス」はＡＦＭ３の特定領域に格納されている個別情報としてのパターンデータを読み出すために指定するアドレスであり、例えばテスタプロセッサによって指定される。「ＡＦＭ格納データ」はＡＦＭアドレスで指定されたＡＦＭ３の特定領域に格納されたデータである。「ＲＡＴＥ」は、試験動作を行う基本周期である。
【００４３】
図３に示すように、試験途中で個別書き込みモード信号をローレベルからハイレベルに切り替えることにより、ＡＬＰＧ１を用いた試験動作からＡＦＭ３（あるいはメモリ４４、５４）を用いた個別書き込みモードの試験動作に任意のタイミングで変更することができる。また、その後必要に応じて個別書き込みモード信号をハイレベルからローレベルに戻すことにより、ＡＬＰＧ１を用いた試験動作に戻すことができる。特に、個別書き込みモード信号の内容と切り替えタイミングをＡＬＰＧ１によって生成されるパターンデータによって指定する場合には、一連の試験動作において必要なタイミングで個別書き込みモードに切り替えたり、反対に元の通常モードに戻したりすることができ、切り替えタイミングの複雑な制御が不要となる。
【００４４】
（２）救済動作
救済動作においては、特定のドライバピンに高電圧波形を入力するとともに、特定のＩＯピンに救済箇所を示すデータを個別情報として入力する必要がある。すなわち、特定のＩＯピンに対して個別情報を入力する動作は、上述した試験動作における個別書き込みモードの動作と同じである。また、特定のドライバピンに対して高電圧波形を入力する動作も、高電圧波形の電圧および電流が通常波形の電圧および電流と異なる点を除けば、上述した試験動作における個別書き込みモードの動作と同じである。
【００４５】
したがって、救済動作時のＩＯピン処理部５とドライバピン処理部４の各部の設定等は、基本的に上述した試験動作における個別書き込みモード時のこれらの設定と同じであり、各ＤＵＴ９の救済箇所を示す個別のデータがＩＯピン処理部５によって生成され、ＩＯチャネル７から各ＤＵＴ９のＩＯピンに入力される。また、救済対象となるＤＵＴ９に対しては特定のドライバピンに高電圧波形を入力する必要があり、救済対象となるか否かを示す個別情報がこのドライバピンに対応する各ドライバピン処理部４によって生成され、ドライバチャネル６に入力される。ドライバチャネル６では、高電圧波形を生成するためにスイッチ６５、６８がオン状態になっており、ドライバピン処理部４から出力されるデータに基づいて高電圧波形を生成する。この高電圧波形は、救済動作を行う特定のドライバピンに入力される。
【００４６】
図４は、救済動作の具体例を示すタイミング図である。図４において、「ＤＱ１〜ＤＱ９」は救済動作においてリペアラインを特定するために必要な複数のＩＯピンを、「ＤＲ１」は高電圧波形の入力対象となっているドライバピンをそれぞれ示している。また、「ＨＣサイクル」は実際に高電圧波形をドライバピンに入力するタイミングを示している。
【００４７】
図４に示すように、不良セルを含むＤＵＴ９を救済する場合には、まず、複数のＤＵＴ９のそれぞれの特定のＩＯピン（ＤＱ１〜ＤＱ９）に対して、個別の通常波形が入力される。この通常波形の入力動作は、ＡＭＦ３あるいはメモリ５４に格納された個別情報に基づいて行われる。次に、複数のＤＵＴ９のそれぞれの特定のドライバピン（ＤＲ１）に対して、ＨＣサイクルにおいて高電圧波形が入力される。
【００４８】
このように、本実施形態の半導体試験装置では、複数のＤＵＴ９のそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができるため、別々の個別情報の入力が必要な場合の試験に要する時間を短縮することができる。
【００４９】
また、ＴＧ／メインＦＣ部４０、５０において選択可能な波形の種類よりも、サブＦＣ部４８、５８において選択可能な波形の種類を少なく設定することにより、装置規模が拡大することを最小限に抑えることができる。
【００５０】
また、ＡＦＭ３内に個別情報を格納することにより、ＡＦＭ３とＩＯピン処理部５との間を接続するために用いられている高速データ信号等の配線を、個別情報の読み出し用に用いることができるため、配線の大幅な簡略化が可能になる。
【００５１】
また、ＩＯピン処理部５やドライバピン処理部４内に個別情報を格納するメモリ５４、４４を備えているため、ＡＳＩＣのパッケージの外部で引き回す配線が不要になり、配線の簡略化が可能になる。また、不要な配線がなくなるため、タイミングのズレ等が発生しにくくなり、個別情報の読み出しを高速に行うことができるようになる。
【００５２】
また、ドライバチャネル６を備えることにより、ＤＵＴ９に入力する通常波形と高電圧波形を切り替えることができるため、ＤＵＴ９内に備わったヒューズを電気的に切断することが可能になる。したがって、別に設定されたリペア装置に移し替えて救済動作を行う手間を低減することができ、救済動作全体の時間の短縮が可能になる。
【００５３】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、ＤＵＴ９として主に半導体メモリを考えて説明を行ったが、ロジックＩＣであっても複数個同時に試験を行う場合には本発明を適用することができる。
【００５４】
また、上述した実施形態では、ＴＧ／メインＦＣ部４０、５０とは別にこれらの機能の一部を省略したサブＦＣ部４８、５８を備えるようにしたが、装置規模の拡大が許容される場合には、サブＦＣ部４８、５８の代わりに同数のＴＧ／メインＦＣ部を備えるようにしてもよい。この場合には、図１に含まれるＴＧ／メインＦＣ部４０、５０とアンド回路４１、５１を省略するとともに、セレクタ４７、５７に３番目の入力端子を追加して、ＡＬＰＧ１から入力されるパターンデータをセレクタ４７、５７を介して、新たに設けられた各ＴＧ／メインＦＣ部に入力する。
【００５５】
（産業上の利用可能性）
上述したようにこの発明によれば、複数の半導体デバイスのそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができるため、別々の個別情報の入力が必要な場合の試験に要する時間を短縮することができる。
【００５６】
【図面の簡単な説明】
【図１】 一実施形態の半導体試験装置の構成を示す図である。
【図２】 必要に応じて個別書き込み動作が行われる試験動作の具体例を示すタイミング図である。
【図３】 個別書き込みモードの変更タイミングを示す図である。
【図４】 救済動作の具体例を示すタイミング図である。
【発明の属する技術分野】
本発明は、複数の半導体デバイスに対して同時に試験を行う半導体試験装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
従来から、出荷前のロジックＩＣや半導体メモリ等の半導体デバイスに対して各種の試験を行うものとして、半導体試験装置が知られている。例えば、半導体メモリに対して試験を行う一般的な半導体試験装置は、多数個同時測定機能を有しており、複数個の半導体デバイスの同一ピンに対して、同一の試験データパターン波形を入力して試験を行うことができるようになっている。この多数個同時測定機能を備えることにより、小規模のリソースで多数個の半導体メモリに対する測定が可能になるため、装置規模が極端に大きくならず、しかも、コストの低減が可能になる。
【０００３】
ところが、最近では、各デバイス毎に異なるＩＤ情報（個別情報）を持たせて情報識別を行うフラッシュメモリ等の半導体デバイスが市場に出回っている。このような半導体デバイスの試験を行う場合には、各半導体デバイス毎に個別情報（個別パターン）を入力する必要があるため、上述した多数個同時測定機能を用いて複数個の半導体デバイスに対して同時に試験を行うことができなかった。このため、多数個同時測定機能を有する半導体試験装置を用いて試験を行う場合であっても、セットした複数個の半導体デバイスのそれぞれについて、独立した個別情報（個別パターン波形）を生成して入力する必要があり、試験に要する時間がかかるという問題があった。
【０００４】
また、半導体メモリの一部（例えば一部のダイナミックＲＡＭ）には、試験によって検出された不良セルを救済するために予備セルを備え、この不良セルから予備セルへ切り替えるリペア動作を高電圧波形の印加によって行うものがある。この高電圧波形の印加に際して、不良セルと予備セルとを切り替えるリペアラインを特定するアドレス等を個別情報として入力する必要があるため、上述したフラッシュメモリ等の試験を行う場合と同様に、複数個の半導体メモリに対して不良セルの救済動作を同時に行うことはできず、救済動作に時間がかかるという問題があった。また、従来、このような救済動作は専用のリペア装置を用いて行われており、不良セルが検出された半導体メモリを半導体試験装置からリペア装置に移し替える作業が必要になるため、救済動作に要する時間はさらに長くなる。
【０００５】
本発明は、このような点に鑑みて創作されたものであり、その目的は、複数個の半導体デバイスに対して試験や救済を行う時間を短縮することができる半導体試験装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明の半導体試験装置は、複数の半導体デバイスのそれぞれに対して共通のアドレスを指定し、共通情報あるいは個別情報の書込みを行う半導体試験装置であって、複数の半導体デバイスのそれぞれに共通する共通情報に対応する共通パターン波形を生成する第１の波形生成手段と、複数の半導体デバイスのそれぞれに対応して個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第２の波形生成手段と、複数の半導体デバイスのそれぞれに、第１の波形生成手段によって生成された共通パターン波形を共通に入力する動作と、複数の第２の波形生成手段のそれぞれによって生成された個別パターン波形を個別に入力する動作とを選択的に行う波形切替手段とを備えている。これにより、複数の半導体デバイスのそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができるため、別々の個別情報の入力が必要な場合の試験に要する時間を短縮することができる。
【０００７】
また、上述した共通パターン波形あるいは個別パターン波形に対応して半導体デバイスから出力される出力波形に基づいて、半導体デバイス内の試験対象箇所のパス／フェイル判定を行うパス／フェイル判定手段と、パス／フェイル判定手段による判定結果を格納するフェイルメモリとをさらに備えることが望ましい。これにより、半導体デバイスに対して共通パターン波形および個別パターン波形を任意のタイミングで切り替えながら、半導体デバイスの各部のパス／フェイル判定を行うことが可能になる。
【０００８】
また、上述したフェイルメモリは、パス／フェイル判定手段による判定結果を格納する第１の格納領域と、個別情報を格納する第２の格納領域とを有するとともに、上述した第２の波形生成手段によって、第２の格納領域に格納されている個別情報を読み出して個別パターン波形を生成することが望ましい。フェイルメモリ内に個別情報を格納することにより、フェイルメモリを接続するために用いられているデータバス等の配線を、個別情報の読み出し用に用いることができるため、配線の簡略化が可能になる。
【０００９】
また、上述した第２の波形生成手段と同一パッケージ内に設けられて個別情報を格納するメモリをさらに備える場合に、第２の波形生成手段は、メモリに格納されている個別情報を読み出して個別パターン波形を生成することが望ましい。同一パッケージ内に設けられたメモリを用いる場合には、パッケージの外部で引き回す配線が不要になるため、配線の簡略化が可能になる。また、不要な配線がなくなるため、タイミングのズレ等が発生しにくくなり、個別情報の読み出しを高速に行うことができるようになる。
【００１０】
また、上述した第１の波形生成手段あるいは第２の波形生成手段の後段に設けられ、共通パターン波形あるいは個別パターン波形が入力されて、半導体デバイスの通常動作時に入力する信号レベルの駆動動作と、半導体デバイス内に備わったヒューズを切断するための高電圧大電流の駆動動作とを選択的に行う駆動手段をさらに備えることが望ましい。これにより、半導体デバイス内に備わったヒューズを電気的に切断することが可能になる。例えば、このヒューズを用いてリペアラインを切り替えて、半導体デバイス内の不良セルを正常セルに切り替える救済動作が可能になる。
【００１１】
【発明の実施の形態】
以下、本発明を適用した半導体試験試験装置について、図面を参照しながら説明する。
【００１２】
図１は、本実施形態の半導体試験装置の構成を示す図である。図１に示す半導体試験装置は、複数のＤＵＴ（Device Under Test）９に対する試験を並行して行うとともに、これら複数のＤＵＴ９に対する救済動作を並行して行う。このために、本実施形態の半導体試験装置は、ＡＬＰＧ（アルゴリズミック・パターン・ジェネレータ）１、ＰＤＳ（パターンデータ・セレクタ）２、ＡＦＭ（アドレス・フェイル・メモリ）３、ドライバピン処理部４、ＩＯピン処理部５、ドライバチャネル６、ＩＯチャネル７を含んで構成されている。なお、ＤＵＴ９としては、半導体メモリやロジックＩＣ等の半導体デバイスを広く含んでいるが、以下の説明では、主に半導体メモリを試験対象としている。
【００１３】
ＡＬＰＧ１は、試験や救済動作を行うためにＤＵＴ９のドライバピンやＩＯピンに入力するパターンデータ（ＰＡＴ）を生成する。ＰＤＳ２は、ＡＬＰＧ１から出力される各種のパターンデータと、これらのデータが入力されるＤＵＴ９の各ピンとを対応させる。ＡＦＭ３は、ＤＵＴ９に対する試験によって得られたフェイル情報をＤＵＴ９のセル単位で記憶する。具体的には、ＤＵＴ９のいずれかの論理アドレスＸ，Ｙに対応する記憶セルのパス、フェイルを試験した結果が、ＡＦＭ３のアドレスＸ，Ｙで特定される領域に格納される。
【００１４】
ドライバピン処理部４は、ＤＵＴ９のドライバピンに入力するデータを生成するために、ＴＧ／メインＦＣ（タイミング生成／メイン・フォーマットコントロール）部４０、メモリ４４、セレクタ（Ｓ）４７、サブＦＣ（フォーマットコントロール）部４８を含んで構成されている。ここで、「ドライバピン」とは、アドレスピンや各種のコントロールピンのようにパターン波形の入力のみを行うピンである。
【００１５】
ＴＧ／メインＦＣ部４０は、試験動作の基本周期内に含まれる各種のタイミングエッジを生成するタイミングジェネレータとしての機能と、このタイミングエッジとＰＤＳ２から出力されるパターンデータとに基づいて、ＤＵＴ９に入力する実際のデータ（共通パターン波形）を生成する。このデータは、後段に設けられたアンド回路４１の一方の入力端子に入力される。アンド回路４１の他方の入力端子には個別書き込みモード信号（ｍｏｄｅ）が反転入力されている。「個別書き込みモード」とは、同時測定の対象となる複数のＤＵＴ９のそれぞれに対して、並行して個別情報を書き込む動作モードである。個別書き込みモードの指定は、例えば上述したＡＬＰＧ１によってこの個別書き込みモード信号をハイレベルに設定することにより行われる。アンド回路４１の他方の入力端子にはこのハイレベルの個別書き込みモード信号が反転入力されるため、結局、個別書き込みモードが指定されたときにはＴＧ／メインＦＣ部４０の出力データがアンド回路４１で遮断される。なお、このモード信号は、ＡＬＰＧ１によって制御可能な信号であって、このモード信号を用いることにより、共通パターン波形と個別書き込みパターン波形とをリアルタイムで切り替えることが可能になる。
【００１６】
メモリ４４は、任意のパターンデータを格納する。例えば、ドライバピン処理部４は、ＡＳＩＣ（Application Specific Integrated Circuit）によって構成されている。このメモリ４４からのパターンデータの読み出しは、アドレス・ポインタ・コントローラ（ＣＯＮＴ）４５の制御によって行われる。セレクタ４７は、メモリ４４から入力されるデータと、ＩＯピン処理部５から入力されるデータのいずれかを選択して、サブＦＣ部４８に入力する。ＩＯピン処理部５から出力されてセレクタ４７に入力されるデータの内容については後述する。
【００１７】
サブＦＣ部４８は、セレクタ４７から入力されるデータに基づいて、個別書き込みモードにおいて各ＤＵＴ９に入力する実際のデータ（個別パターン波形）を生成する。このサブＦＣ部４８の出力データは、個別書き込みモード信号（ｍｏｄｅ）が一方端に入力されたアンド回路１４１の他方端に入力されており、個別書き込みモード信号がハイレベルのときに、後段のオア回路４２に入力される。なお、上述したＴＧ／メインＦＣ部４０において保持された波形情報の数に比べて、サブＦＣ部４８において保持されている波形情報（多数個同時測定機能に必要な波形情報のみが含まれる）の数は少なく設定されている。このため、サブＦＣ部４８は、個別書き込みモードにおいて必要となる最小限の波形情報のみが保持されている簡易波形整形器を用いることができる。また、各サブＦＣ部４８には、ＴＧ／メインＦＣ部４０が有するタイミングジェネレータの機能が個別に備わっているものとする。
【００１８】
オア回路４２は、ＴＧ／メインＦＣ部４０によって生成されてアンド回路４１を介して入力されたデータ、あるいはサブＦＣ部４８によって生成されてアンド回路１４１を介して入力されたデータを出力する。このオア回路４２の出力データは、ドライバチャネル６に印加するデータパターンを生成するフリップフロップ４３を通して、ドライバチャネル６に向けて出力される。
【００１９】
なお、上述したドライバピン処理部４の内部構成は、ＴＧ／メインＦＣ部４０およびアンド回路４１が複数のＤＵＴ９に対して共通に設けられており、それ以外のサブＦＣ部４８やメモリ４４等が複数のＤＵＴ９のそれぞれに対応して個別に設けられている。また、各ＤＵＴ９の複数本のドライバピンのそれぞれに対応して、ドライバピン処理部４が個別に設けられている。
【００２０】
ＩＯピン処理部５は、ＤＵＴ９のＩＯピンに入力するデータを生成するとともにこれらのＩＯピンから出力されるデータのパス、フェイル判定を行うために、ＴＧ／メインＦＣ部５０、メモリ５４、セレクタ（Ｓ）５７、サブＦＣ部５８、論理比較器５９を含んで構成されている。ここで、「ＩＯピン」とは、データピンのようにパターン波形の入力と出力を行うピンである。
【００２１】
論理比較器５９は、ＤＵＴ９のＩＯピンから出力されるデータと所定の期待値データとを比較し、一致の場合にはパス判定を、不一致の場合にはフェイル判定を行う。この判定結果は、ＡＦＭ３に格納される。なお、論理比較器５９以外の構成については、ドライバピン処理部４に含まれる各構成と同じであり、詳細な説明は省略する。また、ＩＯピン処理部５の内部構成は、ＴＧ／メインＦＣ部５０およびアンド回路５１が複数のＤＵＴ９に対して共通に設けられており、それ以外のサブＦＣ部５８、メモリ５４、論理比較器５９等が複数のＤＵＴ９のそれぞれに対応して個別に設けられている。また、各ＤＵＴ９の複数本のＩＯピンのそれぞれに対応して、ＩＯピン処理部５が個別に設けられている。
【００２２】
ドライバチャネル６は、ＤＵＴ９のドライバピンに入力する実際のパターン波形を生成する。ドライバチャネル６によって生成されるパターン波形には、ＤＵＴ９の試験を行うために用いられる通常電圧レベルの波形（以後、この波形を「通常波形」と称する）と、救済動作において記憶セルを切り替えるためにヒューズの切断を行う高電圧で大電流の波形（以後、この波形を「高電圧波形」と称する）の２種類がある。これら２種類の波形を生成するために、ドライバチャネル６は、ドライバ６０、２ブランチドライバ６１、ＨＣ（ハイカレント）ドライバ６３、６４、スイッチ６５〜６８を含んで構成されている。スイッチ６６、６７をオンし、スイッチ６５、６８をオフすることにより、ドライバ６０と２ブランチドライバ６１とを組み合わせることにより生成される通常波形が出力される。反対に、スイッチ６６、６７をオフし、スイッチ６５、６８をオンすることにより、上述した組合せにさらにＨＣドライバ６３、６４を組み合わせて生成される高電圧波形が出力される。
【００２３】
ＩＯチャネル７は、ＤＵＴ９のＩＯピンに印加する実際のパターン波形を生成するとともに、ＩＯピンから実際に出力される波形を論理データに変換する。このために、ＩＯチャネル７は、ドライバ（ＤＲ）７０とコンパレータ（ＣＰ）７１を有する。ドライバ７０は、対応するＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。コンパレータ７１は、ＤＵＴ９のＩＯピン（ＤＱ）に現れる波形の電圧と所定の基準電圧とを比較することにより、論理データの値を決定する。
【００２４】
上述したＴＧ／メインＦＣ部４０、５０が第１の波形生成手段に、サブＦＣ部４８、５８が第２の波形生成手段に、アンド回路４１、５１、１４１、１５１、オア回路４２、５２が波形切替手段にそれぞれ対応する。論理比較器５９がパス／フェイル判定手段に、ＡＦＭ３がフェイルメモリに、ドライバチャネル６が駆動手段にそれぞれ対応する。
【００２５】
本実施形態の半導体試験装置はこのような構成を有しており、ＤＵＴ９に対する試験動作と救済動作について説明する。
【００２６】
（１）試験動作
（１−１）複数のＤＵＴ９に対して同じデータを書き込む場合
ＡＬＰＧ１から出力されたパターンデータは、このパターンデータの入力対象となるＩＯピンあるいはドライバピンに対応するＩＯピン処理部５あるいはドライバピン処理部４にＰＤＳ２によって振り分けられる。なお、ＩＯピンあるいはドライバピンに入力するデータの生成動作は基本的に同じであるため、以下では、ＩＯピン処理部５に着目して動作を説明する。
【００２７】
ＩＯピン処理部５では、ＴＧ／メインＦＣ部５０は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた試験データを作成する。このとき、個別書き込みモード信号はローレベルを維持しているので、アンド回路５１からは、一方の入力端子に入力されたＴＧ／メインＦＣ部５０の出力データがそのまま出力される。このアンド回路５１の出力端子は、複数のＤＵＴ９のそれぞれに対応して設けられたオア回路５２の一方の入力端子に分岐して接続されている。したがって、ＴＧ／メインＦＣ部５０から出力された共通のデータが複数のオア回路５２に同時に入力され、フリップフロップ５３に入力される。
【００２８】
ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。この通常波形は、対応するＩＯピン（ＤＱ）に入力される。
【００２９】
また、ドライバチャネル６では、通常波形を生成するためにスイッチ６６、６７がオン状態になっており、ドライバピン処理部４内のフリップフロップ４３に入力されたデータに基づいて通常波形を生成する。この通常波形は、対応するドライバピンに入力される。
【００３０】
このようにして、ＩＯピン処理部５およびＩＯチャネル７によって生成された通常波形がＩＯピンに入力されるとともに、ドライバピン処理部４およびドライバチャネル６によって生成された通常波形がドライバピンに入力された後、いずれかのＩＯピンからこれらの通常波形に対応した波形が出力される。このＩＯピンに対応するＩＯチャネル７では、コンパレータ７１は、このＩＯピンから出力される波形の電圧と所定の基準電圧を比較して論理データを生成する。さらに、このＩＯピンに対応するＩＯドライバ処理部５では、論理比較器５９において、ＩＯチャネル７内のコンパレータ７１から入力されたデータを用いたパス／フェイル判定を行う。この判定結果は、ＡＦＭ３に格納される。
【００３１】
（１−２）複数のＤＵＴ９のそれぞれに個別情報を書き込む場合（その１）
ＡＬＰＧ１の動作に同期した個別書き込みモードパターンがＡＬＰＧ１によって生成され、ハイレベルの個別書き込みモード信号が出力されると、アンド回路５１、４１において、ＴＧ／メインＦＣ部５０、４０の出力データがマスクされ、代わりにＡＦＭ３に格納された個別パターンを用いた個別書き込み動作が開始される。
【００３２】
ＡＦＭ３を用いた個別書き込み動作では、ＡＦＭ３に格納されている各ＤＵＴ９の各ＩＯピンに対応したパターンデータが読み出され、セレクタ５７を介してサブＦＣ部５８に入力される。サブＦＣ部５８は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。この試験データは、オア回路５２を介してフリップフロップ５３に入力される。ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のＩＯピン（ＤＱ）に入力される。
【００３３】
一方、ＡＦＭ３に格納されている各ＤＵＴ９の各ドライバピンに対応したパターンデータは、ＩＯピン処理部５内のアンド回路５６を介してドライバピン処理部４に入力され、さらにセレクタ４７を介してサブＦＣ部４８に入力される。サブＦＣ部４８は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。この試験データは、オア回路４２を介してフリップフロップ４３に入力される。ドライバチャネル６では、通常波形を生成するためにスイッチ６６、６７がオン状態になっており、ドライバピン処理部４内のフリップフロップ４３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のドライバピンに入力される。
【００３４】
このようにして、ＤＵＴ９毎に異なる個別の波形データがＩＯピンあるいはドライバピンに入力され、対応する各ＤＵＴ９のＩＯピンから対応する波形が出力されると、ＩＯチャネル７内のコンパレータ７１は、このＩＯピンから出力される波形の電圧と所定の基準電圧を比較して論理データを生成する。さらに、このＩＯピンに対応するＩＯドライバ処理部５では、論理比較器５９において、ＩＯチャネル７内のコンパレータ７１から入力されたデータを用いたパス／フェイル判定を行う。この判定結果は、ＡＦＭ３もしくはメモリ５４に格納される。
【００３５】
（１−３）複数のＤＵＴ９のそれぞれに個別情報を書き込む場合（その２）
個別書き込みモードが指定され、個別書き込みモード信号（ｍｏｄｅ）と所定の切り替え信号（ｓｅｌ）が出力されると、アンド回路５１、４１において、ＴＧ／メインＦＣ部５０、４０の出力データがマスクされ、代わりにメモリ５４、４４に格納された個別パターンを用いた個別書き込み動作が開始される。
【００３６】
メモリ５４を用いた個別書き込み動作では、メモリ５４に格納されている各ＤＵＴ９の各ＩＯピンに対応したパターンデータが読み出され、セレクタ５７を介してサブＦＣ部５８に入力される。サブＦＣ部５８は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。そして、オア回路５２を介してフリップフロップ５３に入力されたデータに基づいて通常波形が生成される。ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のＩＯピン（ＤＱ）に入力される。
【００３７】
一方、メモリ４４を用いた個別書き込み動作では、メモリ４４に格納されている各ＤＵＴ９の各ドライバピンに対応したパターンデータが読み出され、セレクタ４７を介してサブＦＣ部４８に入力される。サブＦＣ部４８は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。この試験データは、オア回路４２を介してフリップフロップ４３に入力される。ドライバチャネル６では、通常波形を生成するためにスイッチ６６、６７がオン状態になっており、ドライバピン処理部４内のフリップフロップ４３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のドライバピンに入力される。
【００３８】
図２は、必要に応じて個別書き込み動作が行われる試験動作の具体例を示すタイミング図であり、一例としてフラッシュメモリを試験する場合のタイミングが示されている。
【００３９】
図２に示すように、フラッシュメモリを試験する場合には、まず、特定のアドレスに「コマンド」に対応する共通データ（プログラム）が入力される。この入力動作は、ＡＬＰＧ１に格納されたパターンデータに基づいて、ドライバピン処理部４によって共通のデータを生成することにより行われる。
【００４０】
次に、特定のアドレス０に個別情報としてのデータを入力する必要がある。このデータは、それぞれのフラッシュメモリ毎に異なる内容が設定されている。例えば、ＤＵＴ＃ａに対応してデータａが、ＤＵＴ＃ｂに対応してデータｂが、…、ＤＵＴ＃ｎに対応してデータｎがそれぞれ設定される。具体的には、特定のアドレス０についての入力動作は、ＡＬＰＧ１に格納されたパターンデータに基づいて、ドライバピン処理部４内のＴＧ／メインＦＣ部４０によって共通のデータを生成することにより行われる。また、データａ等の個別情報の入力動作は、ＡＦＭ３あるいはメモリ５４に格納された個別情報に基づいて、ＩＯピン処理部５内のサブＦＣ部５８によって個別のデータを生成することにより行われる。
【００４１】
このようにして、共通のコマンドと個別のデータが入力されると、ＤＵＴ９（ＤＵＴ＃ａ〜＃ｎ）のそれぞれにおいてプログラミングが実行された後、各ＤＵＴ９の特定のＩＯピンからプログラミング結果がポーリングの形式で出力される。このプログラミング結果は、ＩＯチャネル７内のコンパレータ７１に入力され、さらにＩＯピン処理部５内の論理比較器５９においてパス／フェイル判定が行われる。
【００４２】
図３は、個別書き込みモードの変更タイミングを示す図である。図３において、「ＰＧパターン」はＡＬＰＧ１を用いて生成されるパターンデータを、「ＦＭパターン」はＡＦＭ３から読み出される個別情報としてのパターンデータをそれぞれ示している。また、「ＡＦＭアドレス」はＡＦＭ３の特定領域に格納されている個別情報としてのパターンデータを読み出すために指定するアドレスであり、例えばテスタプロセッサによって指定される。「ＡＦＭ格納データ」はＡＦＭアドレスで指定されたＡＦＭ３の特定領域に格納されたデータである。「ＲＡＴＥ」は、試験動作を行う基本周期である。
【００４３】
図３に示すように、試験途中で個別書き込みモード信号をローレベルからハイレベルに切り替えることにより、ＡＬＰＧ１を用いた試験動作からＡＦＭ３（あるいはメモリ４４、５４）を用いた個別書き込みモードの試験動作に任意のタイミングで変更することができる。また、その後必要に応じて個別書き込みモード信号をハイレベルからローレベルに戻すことにより、ＡＬＰＧ１を用いた試験動作に戻すことができる。特に、個別書き込みモード信号の内容と切り替えタイミングをＡＬＰＧ１によって生成されるパターンデータによって指定する場合には、一連の試験動作において必要なタイミングで個別書き込みモードに切り替えたり、反対に元の通常モードに戻したりすることができ、切り替えタイミングの複雑な制御が不要となる。
【００４４】
（２）救済動作
救済動作においては、特定のドライバピンに高電圧波形を入力するとともに、特定のＩＯピンに救済箇所を示すデータを個別情報として入力する必要がある。すなわち、特定のＩＯピンに対して個別情報を入力する動作は、上述した試験動作における個別書き込みモードの動作と同じである。また、特定のドライバピンに対して高電圧波形を入力する動作も、高電圧波形の電圧および電流が通常波形の電圧および電流と異なる点を除けば、上述した試験動作における個別書き込みモードの動作と同じである。
【００４５】
したがって、救済動作時のＩＯピン処理部５とドライバピン処理部４の各部の設定等は、基本的に上述した試験動作における個別書き込みモード時のこれらの設定と同じであり、各ＤＵＴ９の救済箇所を示す個別のデータがＩＯピン処理部５によって生成され、ＩＯチャネル７から各ＤＵＴ９のＩＯピンに入力される。また、救済対象となるＤＵＴ９に対しては特定のドライバピンに高電圧波形を入力する必要があり、救済対象となるか否かを示す個別情報がこのドライバピンに対応する各ドライバピン処理部４によって生成され、ドライバチャネル６に入力される。ドライバチャネル６では、高電圧波形を生成するためにスイッチ６５、６８がオン状態になっており、ドライバピン処理部４から出力されるデータに基づいて高電圧波形を生成する。この高電圧波形は、救済動作を行う特定のドライバピンに入力される。
【００４６】
図４は、救済動作の具体例を示すタイミング図である。図４において、「ＤＱ１〜ＤＱ９」は救済動作においてリペアラインを特定するために必要な複数のＩＯピンを、「ＤＲ１」は高電圧波形の入力対象となっているドライバピンをそれぞれ示している。また、「ＨＣサイクル」は実際に高電圧波形をドライバピンに入力するタイミングを示している。
【００４７】
図４に示すように、不良セルを含むＤＵＴ９を救済する場合には、まず、複数のＤＵＴ９のそれぞれの特定のＩＯピン（ＤＱ１〜ＤＱ９）に対して、個別の通常波形が入力される。この通常波形の入力動作は、ＡＭＦ３あるいはメモリ５４に格納された個別情報に基づいて行われる。次に、複数のＤＵＴ９のそれぞれの特定のドライバピン（ＤＲ１）に対して、ＨＣサイクルにおいて高電圧波形が入力される。
【００４８】
このように、本実施形態の半導体試験装置では、複数のＤＵＴ９のそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができるため、別々の個別情報の入力が必要な場合の試験に要する時間を短縮することができる。
【００４９】
また、ＴＧ／メインＦＣ部４０、５０において選択可能な波形の種類よりも、サブＦＣ部４８、５８において選択可能な波形の種類を少なく設定することにより、装置規模が拡大することを最小限に抑えることができる。
【００５０】
また、ＡＦＭ３内に個別情報を格納することにより、ＡＦＭ３とＩＯピン処理部５との間を接続するために用いられている高速データ信号等の配線を、個別情報の読み出し用に用いることができるため、配線の大幅な簡略化が可能になる。
【００５１】
また、ＩＯピン処理部５やドライバピン処理部４内に個別情報を格納するメモリ５４、４４を備えているため、ＡＳＩＣのパッケージの外部で引き回す配線が不要になり、配線の簡略化が可能になる。また、不要な配線がなくなるため、タイミングのズレ等が発生しにくくなり、個別情報の読み出しを高速に行うことができるようになる。
【００５２】
また、ドライバチャネル６を備えることにより、ＤＵＴ９に入力する通常波形と高電圧波形を切り替えることができるため、ＤＵＴ９内に備わったヒューズを電気的に切断することが可能になる。したがって、別に設定されたリペア装置に移し替えて救済動作を行う手間を低減することができ、救済動作全体の時間の短縮が可能になる。
【００５３】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、ＤＵＴ９として主に半導体メモリを考えて説明を行ったが、ロジックＩＣであっても複数個同時に試験を行う場合には本発明を適用することができる。
【００５４】
また、上述した実施形態では、ＴＧ／メインＦＣ部４０、５０とは別にこれらの機能の一部を省略したサブＦＣ部４８、５８を備えるようにしたが、装置規模の拡大が許容される場合には、サブＦＣ部４８、５８の代わりに同数のＴＧ／メインＦＣ部を備えるようにしてもよい。この場合には、図１に含まれるＴＧ／メインＦＣ部４０、５０とアンド回路４１、５１を省略するとともに、セレクタ４７、５７に３番目の入力端子を追加して、ＡＬＰＧ１から入力されるパターンデータをセレクタ４７、５７を介して、新たに設けられた各ＴＧ／メインＦＣ部に入力する。
【００５５】
（産業上の利用可能性）
上述したようにこの発明によれば、複数の半導体デバイスのそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができるため、別々の個別情報の入力が必要な場合の試験に要する時間を短縮することができる。
【００５６】
【図面の簡単な説明】
【図１】 一実施形態の半導体試験装置の構成を示す図である。
【図２】 必要に応じて個別書き込み動作が行われる試験動作の具体例を示すタイミング図である。
【図３】 個別書き込みモードの変更タイミングを示す図である。
【図４】 救済動作の具体例を示すタイミング図である。
Claims (5)
- 複数の半導体デバイスのそれぞれに対して共通のアドレスを指定し、共通情報あるいは個別情報の書込みを行う半導体試験装置であって、
前記複数の半導体デバイスのそれぞれに共通する前記共通情報に対応する共通パターン波形を生成する第１の波形生成手段と、
前記複数の半導体デバイスのそれぞれに対応して個別に用意された複数の前記個別情報に対応する個別パターン波形を生成する複数の第２の波形生成手段と、
前記複数の半導体デバイスのそれぞれに、前記第１の波形生成手段によって生成された前記共通パターン波形を共通に入力する動作と、前記複数の第２の波形生成手段のそれぞれによって生成された前記個別パターン波形を個別に入力する動作とを選択的に行う波形切替手段と、
を備えることを特徴とする半導体試験装置。 - 前記共通パターン波形あるいは前記個別パターン波形に対応して前記半導体デバイスから出力される出力波形に基づいて、前記半導体デバイス内の試験対象箇所のパス／フェイル判定を行うパス／フェイル判定手段と、
前記パス／フェイル判定手段による判定結果を格納するフェイルメモリと、
をさらに備えることを特徴とする請求項１記載の半導体試験装置。 - 前記フェイルメモリは、パス／フェイル判定手段による判定結果を格納する第１の格納領域と、前記個別情報を格納する第２の格納領域とを有しており、
前記第２の波形生成手段は、前記第２の格納領域に格納されている前記個別情報を読み出して前記個別パターン波形を生成することを特徴とする請求項２記載の半導体試験装置。 - 前記第２の波形生成手段と同一パッケージ内に設けられて、前記個別情報を格納するメモリをさらに備え、
前記第２の波形生成手段は、前記メモリに格納されている前記個別情報を読み出して前記個別パターン波形を生成することを特徴とする請求項１記載の半導体試験装置。 - 前記第１の波形生成手段あるいは前記第２の波形生成手段の後段に設けられ、前記共通パターン波形あるいは前記個別パターン波形が入力されて、前記半導体デバイスの通常動作時に入力する信号レベルの駆動動作と、前記半導体デバイス内に備わったヒューズを切断するための高電圧大電流の駆動動作とを選択的に行う駆動手段をさらに備えることを特徴とする請求項１記載の半導体試験装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349950 | 2001-11-15 | ||
| JP2001349950 | 2001-11-15 | ||
| PCT/JP2002/011877 WO2003052767A1 (fr) | 2001-11-15 | 2002-11-14 | Appareil destine a tester des semi-conducteurs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003052767A1 JPWO2003052767A1 (ja) | 2005-04-28 |
| JP4377238B2 true JP4377238B2 (ja) | 2009-12-02 |
Family
ID=19162545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003553576A Expired - Fee Related JP4377238B2 (ja) | 2001-11-15 | 2002-11-14 | 半導体試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7257753B2 (ja) |
| JP (1) | JP4377238B2 (ja) |
| KR (1) | KR100545440B1 (ja) |
| DE (1) | DE10297426T5 (ja) |
| WO (1) | WO2003052767A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100513406B1 (ko) | 2003-12-23 | 2005-09-09 | 삼성전자주식회사 | 반도체 시험장치 |
| JP4130811B2 (ja) * | 2004-03-24 | 2008-08-06 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| JP4542852B2 (ja) * | 2004-08-20 | 2010-09-15 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| JP2007172778A (ja) * | 2005-12-26 | 2007-07-05 | Nec Electronics Corp | メモリテスト回路及びメモリテスト方法 |
| JP4808037B2 (ja) * | 2006-02-17 | 2011-11-02 | 株式会社日立ハイテクノロジーズ | 半導体メモリ試験装置及び半導体メモリ試験方法 |
| JP4679428B2 (ja) * | 2006-04-25 | 2011-04-27 | 株式会社アドバンテスト | 試験装置および試験方法 |
| EP2081869B1 (en) * | 2006-07-10 | 2020-11-04 | California Institute of Technology | Method for selectively anchoring large numbers of nanoscale structures |
| US7578176B2 (en) * | 2006-12-22 | 2009-08-25 | Veeco Metrology, Inc. | Systems and methods for utilizing scanning probe shape characterization |
| US20080270854A1 (en) * | 2007-04-24 | 2008-10-30 | Micron Technology, Inc. | System and method for running test and redundancy analysis in parallel |
| US7959969B2 (en) * | 2007-07-10 | 2011-06-14 | California Institute Of Technology | Fabrication of anchored carbon nanotube array devices for integrated light collection and energy conversion |
| JP5477062B2 (ja) * | 2010-03-08 | 2014-04-23 | 富士通セミコンダクター株式会社 | 半導体集積回路の試験装置、試験方法、及びプログラム |
| US8694845B2 (en) * | 2010-04-25 | 2014-04-08 | Ssu-Pin Ma | Methods and systems for testing electronic circuits |
| KR101102824B1 (ko) * | 2011-07-19 | 2012-01-05 | 주식회사 대왕콘 | 팽이형 콘크리트 기초블록과 그 성형틀과 이를 이용한 성형장치 및 방법 |
| CN104661731B (zh) * | 2012-08-07 | 2017-03-01 | 生物辐射实验室股份有限公司 | 用于电泳中免染蛋白质检测的改良电极缓冲液 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05157802A (ja) | 1991-12-06 | 1993-06-25 | Mitsubishi Electric Corp | 半導体テスト装置 |
| JPH0882659A (ja) * | 1994-09-12 | 1996-03-26 | Advantest Corp | 印加パターン設定回路 |
| JPH1172538A (ja) * | 1997-08-29 | 1999-03-16 | Ando Electric Co Ltd | Ｉｃ試験装置、ｉｃ試験装置における測定方法及び記憶媒体 |
| JP3165665B2 (ja) | 1997-09-08 | 2001-05-14 | 株式会社コミュータヘリコプタ先進技術研究所 | トラクションドライブ機構 |
| JPH11316259A (ja) | 1998-04-30 | 1999-11-16 | Toshiba Corp | 半導体試験装置およびこれを用いた半導体試験方法 |
| JP4121634B2 (ja) | 1998-09-21 | 2008-07-23 | 株式会社アドバンテスト | メモリ試験装置 |
| JP2000276367A (ja) | 1999-03-23 | 2000-10-06 | Advantest Corp | データ書込装置、データ書込方法、及び試験装置 |
| JP2000331495A (ja) | 1999-05-19 | 2000-11-30 | Hitachi Ltd | 半導体記憶装置、その製造方法、及びその試験装置。 |
| JP4729179B2 (ja) | 2000-05-24 | 2011-07-20 | 株式会社アドバンテスト | メモリ試験方法・メモリ試験装置 |
| JP2002083499A (ja) | 2000-06-21 | 2002-03-22 | Advantest Corp | データ書込装置、データ書込方法、試験装置、及び試験方法 |
| JP2002015596A (ja) | 2000-06-27 | 2002-01-18 | Advantest Corp | 半導体試験装置 |
| JP2002074984A (ja) | 2000-08-29 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| JP5050303B2 (ja) * | 2001-06-29 | 2012-10-17 | 富士通セミコンダクター株式会社 | 半導体試験装置 |
| US7243273B2 (en) * | 2002-04-24 | 2007-07-10 | Macroni X International Co., Ltd. | Memory testing device and method |
-
2002
- 2002-11-14 WO PCT/JP2002/011877 patent/WO2003052767A1/ja active IP Right Grant
- 2002-11-14 US US10/495,717 patent/US7257753B2/en not_active Expired - Lifetime
- 2002-11-14 DE DE10297426T patent/DE10297426T5/de not_active Withdrawn
- 2002-11-14 KR KR1020037007760A patent/KR100545440B1/ko active IP Right Grant
- 2002-11-14 JP JP2003553576A patent/JP4377238B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10297426T5 (de) | 2005-01-13 |
| US20050073332A1 (en) | 2005-04-07 |
| KR20030074652A (ko) | 2003-09-19 |
| JPWO2003052767A1 (ja) | 2005-04-28 |
| US7257753B2 (en) | 2007-08-14 |
| KR100545440B1 (ko) | 2006-01-24 |
| WO2003052767A1 (fr) | 2003-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7356435B2 (en) | Semiconductor test apparatus and control method therefor | |
| JP4377238B2 (ja) | 半導体試験装置 | |
| JPH04218785A (ja) | Ｉｃ試験装置 | |
| US7423443B2 (en) | Method of performing parallel test on semiconductor devices by dividing voltage supply unit | |
| JP3804733B2 (ja) | ストレス用電圧を用いてメモリをテストする機能を有する集積回路 | |
| US8368418B2 (en) | Testing apparatus for multiple identical circuit components | |
| JP4008041B2 (ja) | データ・シリアライザを有する半導体テスタ | |
| JP3871384B2 (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| KR100295546B1 (ko) | 반도체디바이스시험장치 | |
| WO1998016933A1 (fr) | Verificateur de memoire et procede de commutation dudit verificateur d'un mode de verification ram a un mode de verification rom | |
| JP2001520780A (ja) | 相互接続部テストユニットを有する回路及び第１電子回路と第２電子回路との間の相互接続部をテストする方法 | |
| JP2002083499A (ja) | データ書込装置、データ書込方法、試験装置、及び試験方法 | |
| JP4874391B2 (ja) | 試験装置 | |
| KR100660640B1 (ko) | 웨이퍼 자동선별 테스트를 위한 데이터 기입 장치 및 방법 | |
| US20020049943A1 (en) | Semiconductor test system | |
| JPH11316259A (ja) | 半導体試験装置およびこれを用いた半導体試験方法 | |
| JP2001222897A (ja) | 半導体試験装置 | |
| JPH10253707A (ja) | 集積回路試験装置 | |
| JP3377371B2 (ja) | Ｉｃ試験装置 | |
| WO2001035110A1 (en) | Method and system for wafer and device-level testing of an integrated circuit | |
| JP4922506B2 (ja) | 半導体メモリ試験装置 | |
| JP3264812B2 (ja) | Ｉｃ試験装置のタイミング同期方式 | |
| JP2720761B2 (ja) | 半導体集積回路試験装置 | |
| JPH07220500A (ja) | 不揮発性メモリの試験方法 | |
| JP2002008391A (ja) | 半導体試験装置及びこれを用いる試験方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050909 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090224 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090422 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090910 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120918 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130918 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |