JPH0882659A

JPH0882659A - 印加パターン設定回路

Info

Publication number: JPH0882659A
Application number: JP6305329A
Authority: JP
Inventors: Toru Ibane; 徹射羽
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1994-09-12
Filing date: 1994-09-12
Publication date: 1996-03-26

Abstract

(57)【要約】【目的】異なるアドレスを有する複数の被測定デバイ
スを測定する場合に、共通なパターン発生により全デバ
イスを同時測定できる印加パターン設定回路を提供す
る。【構成】被測定デバイスに対応した、各反転制御信号
により、パターン発生器１からの印加信号を反転する、
出力反転回路（３０１、３０２、３０３、３０４）を設
けて、全被測定デバイス共通のパターン信号を被測定デ
バイス個別のパターン信号に変換するように、印加パタ
ーン設定回路を構成する。この出力反転回路の構成とし
て、印加信号を反転するインバータを設け、当該反転制
御信号により、当該インバータ出力か当該インバータ入
力信号かを選択出力するセレクタを設けて印加パターン
設定回路を構成しても良い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、被測定デバイスを試験
するための試験パターンを発生し、複数の被測定デバイ
スを同時に測定する場合に、各デバイス毎に印加するパ
ターンの設定を行う印加パターン設定回路に関する。

【０００２】

【従来の技術】一般に、メモリデバイスの試験におい
て、メモリの内部セルに不良個所が発見され、その不良
個所を予備セルに置き換える場合において、置き換えら
れた予備セルを他の置き換えていないセルと論理を一致
させるため、予備セル側のアドレスを指定する必要があ
る。

【０００３】図６は、試験対象となるデバイス（以下Ｄ
ＵＴと称す）ごとのメモリセルの配置例である。ＤＵＴ
１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４は、試験結果から不
良セルが見つかり、その不良セルを予備セルに置き換え
た状態を示している。ここで、各ＤＵＴのアドレスは、
Ａ０−Ａ５で構成され、アドレスＡ０−Ａ２と、Ａ３−
Ａ５はアドレスマルチプレクスされるものとし、（Ａ０
−Ａ２）の単位で予備セルとの置き換えが行われる。図
７は、各ＤＵＴの予備セルに置き換えられたセルのアド
レス例を示す。図７で示すように、一般に各ＤＵＴによ
り予備セルに置き換えられたセルのアドレスが異なるた
め、予備セルに対して書き込み試験を行う場合には、各
ＤＵＴに与えるアドレスが共通とならない。

【０００４】図３は、従来の半導体試験装置の内、ＤＵ
Ｔに対するアドレス設定部分を示すものである。パター
ン発生器１から発生されたｎビットからなるアドレス信
号は、波形整形部（２１、２２、２ｎ）において被測定
デバイス（ＤＵＴ１、ＤＵＴ２、ＤＵＴ３、ＤＵＴ４）
に適合する信号波形に整形される。例えば、アドレスの
セットアップやホールドタイムを試験するのに好適なＳ
ＢＣ波形に変換を行う。図４は、ＳＢＣ波形の例であ
る。図４に示すように、パターンデータ”１”であるサ
イクルで、ポジティブ・パルスが生成され、パターンデ
ータ”０”であるサイクルで、ネガティブ・パルスが生
成される。

【０００５】波形整形部（２１、２２、２ｎ）からの出
力信号は、出力分岐部（３１、３２、３ｎ）でＤＵＴの
個数だけ信号分岐がなされる。図３に示すように、単純
な分岐回路となっており、ＤＵＴ１−ＤＵＴ４に共通な
信号が出力される。このため、ＤＵＴ１−ＤＵＴ４の各
々に異なったアドレスを指定したい場合には、パターン
発生器１のアドレスをその都度変更して半導体試験を繰
り返し行う。

【０００６】図５に、パターン発生器から発生するアド
レスを示す。ＤＵＴ１に印加する、Ａ０−Ａ２として、
＃０を発生し、予備セルに対して書き込み可能とする。
次に、ＤＵＴ３に印加する、Ａ０−Ａ２として、＃３を
発生し、子備セルに対して書き込み可能とする。次に、
ＤＵＴ２に印加する、Ａ０−Ａ２として、＃４を発生
し、予備セルに対して書き込み可能とする。次に、ＤＵ
Ｔ４に印加する、Ａ０−Ａ２として、＃６を発生し、予
備セルに対して書き込み可能とする。従って、通常、Ｄ
ＵＴの個数回の試験時間を要することになる。

【０００７】上述のように、従来のアドレス設定回路を
有するパターン発生に於いては、各ＤＵＴごとに別々の
アドレスを指定する場合、パターン発生器で発生するア
ドレスを変更し、ＤＵＴ１個ずつ指定しなければならな
い。このため、ＤＵＴ複数個の同時測定ができず、試験
時間の増大を招くという欠点を有する。

【０００８】

【発明が解決しようとする課題】この発明の目的はこれ
らの欠点を一掃し、異なる予備セルの割り当て等によ
る、異なるアドレスを有する複数の被測定デバイスを測
定する場合に、共通なパターン発生により全デバイスを
同時測定できる印加パターン設定回路を提供することを
目的とする。

【０００９】

【課題を解決するための手段】被測定デバイス（４１、
４２、４３、４４）に対応した、各反転制御信号（３１
９、３２０、３２１、３２２）により、パターン発生器
１からの印加信号を反転する、出力反転回路（３０１、
３０２、３０３、３０４）を設ける。そして、複数の当
該出力反転回路から成り、全被測定デバイス共通のパタ
ーン信号を被測定デバイス個別のパターン信号に変換す
る複数の出力分岐部（３１、３２、３ｎ）を設けて、印
加パターン設定回路を構成する。

【００１０】当該出力反転回路（３０１、３０２、３０
３、３０４）は、波形整形部（２１、２２、２ｎ）の後
段に設けても良いし、前段に設けても良い。

【００１１】当該出力反転回路（３０１、３０２、３０
３、３０４）の構成として、印加信号を反転するインバ
ータ（３１５、３１６、３１７、３１８）を設け、当該
反転制御信号（３１９、３２０、３２１、３２２）によ
り、当該インバータ出力か当該インバータ入力信号かを
選択出力するセレクタ（３１１、３１２、３１３、３１
４）を設けて印加パターン設定回路を構成しても良い。

【００１２】また、当該出力反転回路（３０１、３０
２、３０３、３０４）の構成として、設定信号を記憶す
る記憶素子を設け、当該反転制御信号（３１９、３２
０、３２１、３２２）により、当該記憶素子出力か当該
入力信号かを選択出力するセレクタ（３１１、３１２、
３１３、３１４）を設けて、印加パターン設定回路を構
成しても良い。

【００１３】

【作用】この発明によれば、出力反転回路３０１では、
制御信号ＣＡ３１９が”０”の場合には、セレクタ３１
１が非反転信号を選択し、出力を行う。制御信号ＣＡ３
１９が”１”の場合には、セレクタ３１１が、インバー
タ３１５を通じて入力信号を反転した反転信号を選択
し、出力を行う。このように、本回路により、デバイス
の同時測定の場合にパターン発生器で発生するパターン
の変更をすることなく、出力分岐部の反転制御で、ＤＵ
Ｔ毎にパターンを反転して印加することができる。この
ように、異なるアドレスを有する複数の被測定デバイス
を測定する場合に、共通なパターン発生により全デバイ
スを同時測定できる。

【００１４】

【実施例】本発明の実施例について図面を参照して説明
する。

【００１５】図１は本発明の実施例を示す印加パターン
設定回路のブロック図である。パターン発生器１で発生
したアドレス信号は、出力分岐部（３１、３２、３ｎ）
に与えられる。出力分岐部３１には、出力反転回路（３
０１、３０２、３０３、３０４）を設ける。

【００１６】出力反転回路３０１では、制御信号ＣＡ３
１９が”０”の場合には、セレクタ３１１が非反転信号
を選択し、出力を行う。制御信号ＣＡ３１９が”１”の
場合には、セレクタ３１１が、インバータ３１５を通じ
て入力信号を反転した反転信号を選択し、出力を行う。
出力反転回路はＤＵＴの個数分を設ける。図１の実施例
の場合には４個の出力反転回路（３０１、３０２、３０
３、３０４）を設ける。

【００１７】出力分岐部は、必要なビット数分を設け
る。例えば、図６の例によるＤＵＴの場合には、Ａ０，
Ａ１，Ａ２に対応する少なくとも３ビット分の構成によ
る出力分岐部（３１、３２、３ｎ）を設ける。

【００１８】図２に、ＤＵＴ１−ＤＵＴ４に対応する反
転制御信号の設定例を示す。パターン発生器１には、共
通のアドレス信号を発生する。本例では、＃０とする。
アドレス＃０のパターンは、各出力分岐部（３１、３
２、３ｎ）に印加され、さらに各分岐ピンに対応した出
力反転回路（３０１、３０２、３０３、３０４）の入力
端に印加される。出力反転回路の制御は、各制御信号
（ＣＡ、ＣＢ、ＣＣ、ＣＤ）により行う。

【００１９】図２に示すように、ＤＵＴ１に対応する反
転制御信号ＣＡ３１９としては、＃０を印加する。従っ
てこの場合は全ビットに対して反転は行われず、＃０が
そのままＤＵＴ１にアドレスとして信号として印加され
る。ＤＵＴ２に対応する反転制御信号ＣＢ３２０として
は、＃４を印加する。従って、＃４がＤＵＴ２にアドレ
スとして信号として印加される。ＤＵＴ３に対応する反
転制御信号ＣＣ３２１としては、＃３を印加する。従っ
て、＃３がＤＵＴ３にアドレスとして信号として印加さ
れる。ＤＵＴ４に対応する反転制御信号ＣＤ３２２とし
ては、＃６を印加する。従って、＃６がＤＵＴ４にアド
レスとして信号として印加される。

【００２０】上述のように、本回路により、デバイスの
同時測定の場合にパターン発生器で発生するパターンの
変更をすることなく、出力分岐部の反転制御で、ＤＵＴ
毎にパターンを反転して印加することができる。

【００２１】上述の実施例は、出力反転回路（３０１、
３０２、３０３、３０４）の構成を、インバータ（３１
５、３１６、３１７、３１８）とセレクタ（３１１、３
１２、３１３、３１４）により行っているが、この構成
の代わりに、メモリ素子を設け、このメモリに一定のデ
ータを設定し、セレクタ（３１１、３１２、３１３、３
１４）により選択するように、構成してもよい。

【００２２】また、上述の実施例の出力反転回路（３０
１、３０２、３０３、３０４）は、波形整形回路（２
１、２２、２ｎ）の後段に設けても良いし、波形整形回
路（２１、２２、２ｎ）の前段に設けても良い。

【００２３】

【発明の効果】以上説明したように本発明は構成されて
いるので、次に記載する効果を奏する。異なる予備セル
の割り当て等による、異なるアドレスを有する複数の被
測定デバイスを測定する場合に、共通なパターン発生に
より全デバイスを同時測定できる印加パターン設定回路
を提供できた。例えば、ＤＵＴ４個に対して、従来４回
の試験実行を要していたものが、同時測定１回で試験終
了するので、試験時間を４分の１に低減できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す印加パターン設定回路の
ブロック図である。

【図２】ＤＵＴ１−ＤＵＴ４に対応する反転制御信号の
設定例を示す。

【図３】従来の半導体試験装置の内、ＤＵＴに対するア
ドレス設定部分を示す。

【図４】ＳＢＣ波形の例を示す。

【図５】パターン発生器から発生するアドレスを示す。

【図６】試験対象となるデバイス（以下ＤＵＴと称す）
ごとのメモリセルの配置例である。

【図７】各ＤＵＴの予備セルに置き換えられたセルのア
ドレス例を示す。

【符号の説明】

１パターン発生器２１、２２、２ｎ波形整形部３１、３２、３ｎ出力分岐部４１ＤＵＴ１４２ＤＵＴ２４３ＤＵＴ３４４ＤＵＴ４３０１、３０２、３０３、３０４出力反転回路３１１、３１２、３１３、３１４セレクタ３１５、３１６、３１７、３１８インバータ３１９、３２０、３２１、３２２反転制御信号

Claims

【特許請求の範囲】

【請求項１】被測定デバイス（４１、４２、４３、４
４）に対応した、各反転制御信号（３１９、３２０、３
２１、３２２）により、パターン発生器（１）からの印
加信号を反転する、出力反転回路（３０１、３０２、３
０３、３０４）を設け、複数の当該出力反転回路から成り、全被測定デバイス共
通のパターン信号を被測定デバイス個別のパターン信号
に変換する複数の出力分岐部（３１、３２、３ｎ）を設
けたことを特徴とする印加パターン設定回路。
【請求項２】当該出力分岐部（３１、３２、３ｎ）へ
の印加信号は、当該パターン発生器（１）の出力を入力
し、パターンビット毎に、被測定デバイスの波形に適合
した整形を行う波形整形部（２１、２２、２ｎ）から出
力した印加信号である、請求項１記載の印加パターン設
定回路。
【請求項３】当該出力反転回路（３０１、３０２、３
０３、３０４）は、印加信号を反転するインバータ（３１５、３１６、３１
７、３１８）と、当該反転制御信号（３１９、３２０、３２１、３２２）
により、当該インバータ出力か当該インバータ入力信号
かを選択出力するセレクタ（３１１、３１２、３１３、
３１４）とから成る、請求項１又は請求項２記載の印加
パターン設定回路。
【請求項４】当該出力反転回路（３０１、３０２、３
０３、３０４）は、設定信号を記憶する記憶素子と、当該反転制御信号（３１９、３２０、３２１、３２２）
により、当該記憶素子出力か当該入力信号かを選択出力
するセレクタ（３１１、３１２、３１３、３１４）とか
ら成る、請求項１又は請求項２記載の印加パターン設定
回路。