JPH07104386B2 - 論理回路試験装置 - Google Patents

Description

【発明の詳細な説明】 （発明の分野） この発明は半導体集積回路等の論理回路を試験するため
の論理回路試験装置に関し、特に複数の被試験論理回路
を同時に試験する場合において各被試験論理回路の各ピ
ンに対応するピンデータを容易且つ迅速に設定すること
ができる論理回路試験装置に関する。

（発明の背景） 論理回路の機能試験を行うにあたっては、論理回路試験
装置内の試験パターン発生器より試験パターンと期待値
パターンとを発生し、その試験パターンを被試験論理回
路に加えて、その結果、被試験論理回路から出力される
データと期待値パターンを比較することにより、その被
試験論理回路の良否を判定するようにしている。

このような論理回路試験装置の構成例を第１図に示す。
タイミング発生器１は各種のタイミングを有するクロッ
ク信号を発生し、それらをタイミング選択回路３、４及
び試験パターン発生器２に供給する。試験パターン発生
器２はタイミング発生器１からのクロック信号によりさ
だめられる周期で試験パターンと期待値パターンを発生
する。試験パターンは波形整形回路５によりRZあるいは
NRZ等の波形に整形されて、タイミング選択回路からの
クロック信号により定まるタイミングで出力され、ドラ
イバー７を経由して被試験論理回路９の１つの端子ピン
に供給される。ドライバ７は、被試験論理回路の各端子
ピンに応じて与えるべき試験パターンの振幅等を定め
る。

期待値パターンは比較回路６に供給されている。被試験
論理回路９からの出力は電圧決定回路８を経由して比較
回路６に与えられる。電圧決定回路８は被試験論理回路
９からの信号レベルを、タイミング選択回路４から供給
されるストローブ信号のタイミングで判定し、論理１又
は論理０のいずれかに決定する。比較回路６は期待値パ
ターンと被試験論理回路９からの出力信号を論理比較し
て両者が一致するか否かを調べ、その比較結果を出力す
る。その比較結果が不一致のときはその被試験論理回路
は不良であるものと判断される。

第１図では簡単のために被試験論理回路９の一つの入力
端子ピンと一つの出力端子ピンに対応する論理回路試験
装置の構成のみを示している。すなわち、実際の論理回
路試験装置においては波形整形回路、ドライバー、比較
回路、電圧決定回路等は、被試験論理回路の端子ピンの
数に対応して多数個設けられている。被試験論理回路の
各端子ピンに供給すべき試験信号のタイミング、波形、
振幅等は、その各端子ピン毎に異なり、それらを決定す
るためのピンデータは論理回路の試験の開始前にテスト
プロセッサ10からバスライン21を経由してタイミング選
択回路、波形整形回路、ドライバ等にそれぞれ与えられ
て格納される。

最近の論理回路の複雑、高度化によりそれらを試験する
論理回路試験装置も極めて複雑高度であり且つ高価なも
のとなっている。このような高価な論理回路試験装置を
用いて論理回路の試験を行う場合には、可能な限り試験
効率を向上させて試験コストを低減させることが必要と
なる。従って、例えば複数の論理回路を一台の論理回路
試験装置で、同時に試験できることが望まれている。す
なわち、例えば、256ピンまでのピン数の被試験論理回
路を試験できる論理回路試験装置では、40ピンの同一の
LSIを６個並列に同時に試験することが可能であり、こ
のようにして試験効率を上げることができる。

従来の論理回路試験装置により複数の被試験論理回路を
同時に測定する場合において、それぞれの各端子ピンに
必要なピンデータを、あらかじめ設定するためには、第
２図に示すような構成により行っていた。このピンデー
タはタイミング選択回路、波形整形回路、ドライバ等に
それぞれ設定する必要があるが、第２図においては簡単
のため、被試験論理回路の各端子ピンに対応する波形整
形回路にピンデータを格納する場合の構成を示してい
る。また第２図においては、２個の被試験論理回路9A、
9Bを試験する場合を示している。

被試験論理回路9A、9Bのそれぞれの端子ピンに対応して
波形整形回路F1,F2・・・・Fm、Fm＋1,Fm＋２・・・・F
2m、が設けられている。これらの波形整形回路F1,F2・
・・・Fm、Fm＋1,Fm＋２・・・・F2mは、図において、
波形整形回路であることを示すと同時に波形整形回路内
に設けられ試験前にピンデータを格納するためのレジス
ターであることを表示している。テストプロセッサ10は
周辺装置11（キーボード、外部記憶装置等）と共に動作
して、被試験論理回路の各端子に対応するアドレスとピ
ンデータをバスライン21に出力する。バスライン21から
のアドレスはアドレスデコーダ12に与えられてデコード
され、波形整形回路F1,F2・・・・Fm、Fm＋1,Fm＋２・
・・・F2mの各一を順にアドレス指定する。バスライン2
1からのピンデータは各波形整形回路に共通に供給され
アドレスデコーダ12からの信号により指定された波形整
形回路に格納される。

被試験論理回路9A及び9Bは同一種類の論理回路であるか
ら、波形整形回路F1とFm＋１、波形整形回路F2とFm＋２
・・・の様に共通の端子ピンに対応する波形整形回路に
は同じピンデータが格納される。この従来の論理回路試
験装置においては、このように同一のピンデータを書き
込む場合であっても各波形整形回路を一つずつ順にアド
レス指定して格納する必要があった。したがって、テス
トプロセッサ10からプログラムによりピンデータを作成
して送出する場合には、テストプロセッサ10により被試
験論理回路の全ての端子ピンについての各データを作成
して送り出す必要がある。例えば波形整形回路F1とFm＋
１には同一のピンデータD1を格納するにもかかわらず、
波形整形回路F1からFmまで順にピンデータを格納し得る
様にした後さらに、波形整形回路Fm＋１にピンデータD1
を格納するための処理をプログラム上でおこなわなけれ
ばならない。波形整形回路F2とFm＋２、・・・・波形整
形回路FmとF2mの間においても同様である。

従って、従来の論理回路試験装置により複数の論理回路
を同時測定する場合には、その試験前に行うピンデータ
の格納のためのプログラムの作成に長い時間を要する。

（発明の目的） この発明の目的は複数の被試験論理回路を同時に測定す
る場合において、その被試験論理回路の各端子ピンに対
応するピンデータを試験の開始前に論理回路試験装置内
の各回路に格納するためのプログラムの作成を容易迅速
に行うことができる論理回路試験装置を提供することに
ある。

（発明の概要） この発明によれば、同時に試験する論理回路の数に対応
してアドレス変換信号を発生する変換信号発生回路と、
テストプロセッサから供給されるアドレス信号と上記ア
ドレス変換信号により変換されたアドレス信号を発生す
るアドレス変換テーブルとを設ける。テストプロセッサ
からのアドレス信号とピンデータは、一の被試験論理回
路についてのもののみが発生され、このアドレス信号が
アドレス変換テーブルに供給されると、変換信号発生回
路からのアドレス変換信号により、そのときの一の被試
験論理回路の端子ピンに対応する他の被試験論理回路の
端子ピンのアドレスが順に変換されてアドレス変換テー
ブルより発生される。すなわち、アドレス変換テーブル
には、テストプロセッサからのアドレス信号と変換信号
発生回路からのアドレス変換信号とにより指定される領
域に、一の被試験論理回路の端子ピン及びそれと共通の
他の被試験論理回路の端子ピンのアドレスが書きこまれ
ており、これら共通の端子ピンに対応するアドレスが、
同時測定しようとする被試験論理回路の数に応じてアド
レス変換テーブルから順次発生される。

このようにして、アドレス変換テーブルにより変換され
たアドレス信号はアドレスデコーダに供給されてデコー
ドされ、各被試験論理回路の端子ピンに対応する波形整
形回路等が指定されてピンデータが格納される。このよ
うにすることにより、テストプロセッサから試験前にピ
ンデータを論理回路試験装置の各回路に格納する場合、
全ての被試験論理回路の端子ピンについてのピンデータ
を発生させる必要が無く、一の被試験論理回路について
のピンデータのみを発生すればよい。したがって、ピン
データを発生し格納するためのプログラムの作成が容易
になり短時間で行うことができる。

（発明の実施例） 第３図はこの発明による論理回路試験装置の一実施例を
示し、第２図と対応する部分には同一符号をつけて示し
てある。またこの図においては簡単のために二個の被試
験論理回路を同時に試験するためのピンデータを格納す
る場合について示している。

フリップフロップ16、AND回路15及びカウンタ14によ
り、変換信号発生回路17を構成している。フリップフロ
ップ16のセット端子にはバスライン21から第１のクロッ
ク信号が与えられ、その出力はAMD回路に接続されてい
る。AND回路の他の端子には第２のクロック信号が与え
られ、AND回路の出力はカウンタ14に接続されている。
カウンタ14からの信号はアドレス変換テーブル13に供給
されている。カウンタ14の桁上げ信号はフリップフロッ
プ16をリセットするようにフリップフロップ16のリセッ
ト端子に接続されている。

テストプロセッサ10から発生されるアドレス信号はアド
レス変換テーブル13に与えられ、またピンデータは全て
の被試験論理回路の端子ピンに対応する論理回路試験装
置の内部回路、例えばこの図では、波形整形回路F1・・
・・F2mに共通に供給されている。テストプロセッサ10
から発生されるアドレス信号とピンデータは一の被試験
論理回路、例えば図において被試験論理回路9Aについて
のもののみでよい。したがってテストプロセッサ10から
バスライン21に対して被試験論理回路9Aの端子ピン１、
２、・・・・ｍに対応するアドレス信号A1、A2、・・・
・Amと、ピンデータD1、D2、・・・・Dmが出力される。

この実施例の動作を第４図及び第５図を用いて説明す
る。第４図にアドレス変換テーブル13の構成及びその内
部に格納される情報の状態をしめす。アドレス変換テー
ブル13は例えばメモリやレジスターにより構成すること
ができる。第５図はこの実施例の動作を説明するための
タイミングチャートである。

時刻t1のとき、第一のクロック信号CLK1のタイミングで
バスライン21からアドレス信号A1とピンデータD1がそれ
ぞれアドレス変換テーブル13と各波形整形回路F1・・・
F2mに供給される。この実施例ではテストプロセッサか
らのアドレス信号はアドレス変換テーブル13に対する行
アドレスとして、カウンタ14からの信号はアドレス変換
テーブル13に対する列アドレスとして供給されている。
したがって時刻t1では、カウンタ14からの列アドレスは
０を示しており、アドレス変換テーブル13ではアドレス
信号A1によって指定された番地に格納されたアドレス信
号F1が読みだされる。

クロック信号CLK1によりフリップフロップ16がセットさ
れ第二のクロック信号CLK2がAND回路15を経由してカウ
ンタ14に与えられる。このCLK2はCLK1に対して２倍の周
期となるように設定されている。これはこの実施例にお
いては２個の被試験論理回路を同時試験する場合につい
て示しているからであり、もし３個の被試験論理回路を
試験する場合にはCLK2の周期はCLK1の周期の３倍に選ば
れる。またこのカウンタ14はこの例では２進カウンタで
ありCLK2が２個与えられる桁上げ信号を発生してこの信
号によりフリップフロップ16をリセットする。もし３個
の被試験論理回路を試験する場合にはこのカウンタを３
進とすればよい。

時刻t2のときCLK2によりカウンタ14の状態が反転し論理
０から論理１にかわり列アドレス１を示すようになる。
このためアドレス変換テーブル13ではアドレス信号A1と
カウンタ14からの列アドレス信号１とにより定まる番地
に格納されたアドレス信号Fm＋１が読みだされる。時刻
t3になると次のCLK2によりカウンタ14が反転するが、こ
れと同時にフリップフロップ16がリセットされてAND回
路15を閉じる。時刻t4でCLK1が与えられアドレス信号A
2、ピンデータD2が供給される。アドレス信号A2とカウ
ンタ14からの列アドレス０によってアドレス変換テーブ
ル13からアドレス信号F2が読みだされる。

このようにして、第５図ADに示すように被試験論理回路
9A,9Bの対応する端子ピンについてのアドレス信号がア
ドレス変換テーブル13より発生されてアドレスデコーダ
12に供給される。すなわちテストプロセッサ10より供給
された、被試験論理回路9Aの端子ピン１、２・・・・ｍ
に対応するアドレス信号は、被試験論理回路9A、9Bの共
通の端子ピン（１、ｍ＋１），（２、ｍ＋２）・・・・
（ｍ、2m）に対応するアドレス信号に変換されることに
なる。

アドレス変換テーブル13においてこのように変換された
アドレス信号はアドレスデコーダ12によりデコードさ
れ、被試験論理回路9A及び9Bの端子ピンに対応する各波
形整形回路F1・・・・F2mを第５図ADに示すタイミング
で次次に指定して必要なピンデータを格納する。すなは
ち、例えば第５図に示す第３のクロックCLK3のタイミン
グで、波形整形回路F1とFm＋１にはピンデータD1、波形
整形回路F2とFm＋２にはピンデータD2・・・のように格
納する。

以上の説明では簡単のため２個の被試験論理回路を同時
に試験する場合のピンデータの格納について示したが、
３個以上の論理回路を試験する場合であっても同一の思
想に基ずいてピンデータの格納をすることができること
は明らかである。即ち被試験論理回路の個数に対応して
第４図に示すアドレス変換テーブルの列アドレス２、３
・・・にアドレス変換信号が供給されるように変換信号
発生回路を構成し、アドレス変換テーブル13には必要な
アドレスをあらかじめ書き込んでおくようにすればよ
い。このためには、上記のようにCLK1とCLK2の周期の関
係、及びカウタン14を、同時に試験しようとする被試験
論理回路の個数と対応するようにすればよい。

（発明の効果） 以上のようにこの発明によれば複数の被試験論理回路を
同時に試験するためのピンデータの格納の場合におい
て、テストプロセッサから供給するピンデータとアドレ
スは一つの被試験論理回路に対応するもののみでよい。
従ってテストプロセッサから複数の被試験論理回路の全
ての端子ピンに対応するピンデータ及びアドレスを発生
させる場合に比べ、そのためのプログラムの作成が極め
て容易になり短時間におこなうことができる。

【図面の簡単な説明】

第１図は論理回路試験装置の一般的構成を示すブロック
図、第２図は従来の論理回路試験装置において複数の論
理回路を試験するためのピンデータを格納するための構
成を示すブロック図、第３図はこの発明により複数の論
理回路を試験するためのピンデータを論理回路試験装置
の各回路に格納するための構成を示すブロック図、第４
図は第３図に示すブロック図中のアドレス変換テーブル
をより詳細に説明するための概念図、第５図は第３図に
示す構成の動作を説明するためののタイミングチャート
である。 1:タイミング発生器 2:試験パターン発生器 3,4:タイミング選択回路 5:波形整形回路 6:比較回路 7:ドライバ ９、9A,9B:被試験論理回路 10:テストプロセッサ 12:アドレスデコーダ 13:アドレス変換テーブル 14:カウンタ 17:変換信号発生回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】タイミング発生器により決定されるタイミ
   ングで試験パターン発生器より試験パターンと期待値パ
   ターンを発生し、その試験パターンを被試験論理回路に
   供給して、被試験論理回路から出力されるデータと期待
   値パターンを比較することにより被試験論理回路の良否
   を試験するようにした論理回路試験装置において、 A.被試験論理回路の端子ピンに対応するピンデータと、
   当該ピンデータを格納する番地を指定するアドレス信号
   とを論理回路試験装置内の回路に供給するためのテスト
   プロセッサと、 B.複数個同時に並列に試験される同一構成の被試験論理
   回路の数に対応して、どの被試験論理回路に属するアド
   レスかを示すアドレス変換信号を発生する変換信号発生
   回路と、 C.その変換信号発生回路からの信号と上記テストプロセ
   ッサから供給されたアドレス信号とにより変換されたア
   ドレス信号を発生するアドレス変換テーブルと、 D.ピンデータを入力するためそのアドレス変換テーブル
   から供給されたアドレス信号をデコードして論理回路試
   験装置の各回路に対してアドレス指定をするためのアド
   レスデコーダと、 により構成されることを特徴とする論理回路試験装置。