JPS60168061A - 論理回路試験装置 - Google Patents
論理回路試験装置Info
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- JPS60168061A JPS60168061A JP59024082A JP2408284A JPS60168061A JP S60168061 A JPS60168061 A JP S60168061A JP 59024082 A JP59024082 A JP 59024082A JP 2408284 A JP2408284 A JP 2408284A JP S60168061 A JPS60168061 A JP S60168061A
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- JP
- Japan
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- test
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- logic circuit
- circuit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
この発明は゛Ｉ′−導体築積回ＩＩ＆等の論理回路を試
験するための論理回路試験装置に関し、特に複数の被試
験論理回路を同時に試験する場合において各被試験論理
量１１δの各ピンに対応するピンデータを容易且つ迅速
に設定することができる論理回路試験装置に関する。
験するための論理回路試験装置に関し、特に複数の被試
験論理回路を同時に試験する場合において各被試験論理
量１１δの各ピンに対応するピンデータを容易且つ迅速
に設定することができる論理回路試験装置に関する。
（発明の背景）
論理回路の機能試験を行うにあたっては、論理量１Ｇ試
験装置内の試験パターン発生器より試験パターンと期待
値パターンとを発生し、その試験パターンを被試験論理
回路に加えて、その結果 被試験論理ＩＴ！１１１δか
ら出力されるデータと期待値パターンを比較することに
より、その被試験論理回路の良否を判定するようにして
いる。
験装置内の試験パターン発生器より試験パターンと期待
値パターンとを発生し、その試験パターンを被試験論理
回路に加えて、その結果 被試験論理ＩＴ！１１１δか
ら出力されるデータと期待値パターンを比較することに
より、その被試験論理回路の良否を判定するようにして
いる。
このような論理回路試験装置の構成例を第１図に示ず。
タイミング発生器１は各種のタイミングを有するクロッ
ク信号を発生し、それらをタイミング選択回路３．４及
び試験パターン発生器２に供給する。試験パターン発生
器２はタイミング発生器１からのクロック信号によりさ
だめられる周期で試験パターンと期待値パターンを発生
ずる。試験パターンは波形整形回路５によりＲＺあるい
はＮＲＺ等の波形に整形されて、タイミング選択回路か
らのクロック信号により定まるタイミングで出力され、
ドライバー７を経由して被試験論理回路９の１つの端子
ピンに供給される。ドライバ７は、被試験論理回路の各
端子ビンに応しζ与えるべきＪ入駒パターンの振幅等を
定める。
ク信号を発生し、それらをタイミング選択回路３．４及
び試験パターン発生器２に供給する。試験パターン発生
器２はタイミング発生器１からのクロック信号によりさ
だめられる周期で試験パターンと期待値パターンを発生
ずる。試験パターンは波形整形回路５によりＲＺあるい
はＮＲＺ等の波形に整形されて、タイミング選択回路か
らのクロック信号により定まるタイミングで出力され、
ドライバー７を経由して被試験論理回路９の１つの端子
ピンに供給される。ドライバ７は、被試験論理回路の各
端子ビンに応しζ与えるべきＪ入駒パターンの振幅等を
定める。
期待値パターンは比較器１１δ６に供給されている。
被試験論理回路９からの出力は電圧決定回路８を経由し
て比較器１？δ６に与えらねる。電圧決定回路８は被試
験論理回路９からの信リレベルを、タイミング選択回路
４から供給されるストローブ信号のタイミングで判定し
、論理１又は論理０のいずれかに決定する。比較回路６
は期待値パターンと被試験論理回路９からの出力信号を
論理比較して両者が一致するか否かを調べ、ぞの比較結
果を出力する。その比較結果が不一致のときはその被試
験論理回路は不良であるものと判断される。
て比較器１？δ６に与えらねる。電圧決定回路８は被試
験論理回路９からの信リレベルを、タイミング選択回路
４から供給されるストローブ信号のタイミングで判定し
、論理１又は論理０のいずれかに決定する。比較回路６
は期待値パターンと被試験論理回路９からの出力信号を
論理比較して両者が一致するか否かを調べ、ぞの比較結
果を出力する。その比較結果が不一致のときはその被試
験論理回路は不良であるものと判断される。
第１図では簡単のために被試験論理回路９の一つの入力
端子ピンと−・つの出力端子ピンに対応する論理回路試
験装置の構ノ戊のみを示している。ずなわら、実際の論
理回路試験装置においては波形整形回路、ドライバー、
比較回路、電圧決定回路等は、被試験論理回路の端子ビ
ンの数に対応して多数個設けられている。
端子ピンと−・つの出力端子ピンに対応する論理回路試
験装置の構ノ戊のみを示している。ずなわら、実際の論
理回路試験装置においては波形整形回路、ドライバー、
比較回路、電圧決定回路等は、被試験論理回路の端子ビ
ンの数に対応して多数個設けられている。
被試験論理回路の各端子ビンに供給すべき試験信号のタ
イミング、波形、振幅等は、その各端子ピン毎に異なり
、それらを決定するためのピンデータは論理回路の試験
の開始前にテストプロセッサ１０からパスライン２１を
経由してタイミング選択回路２、波形整形回ＭＡ、ドラ
イバ等にそれぞれ与えられて格納される。
イミング、波形、振幅等は、その各端子ピン毎に異なり
、それらを決定するためのピンデータは論理回路の試験
の開始前にテストプロセッサ１０からパスライン２１を
経由してタイミング選択回路２、波形整形回ＭＡ、ドラ
イバ等にそれぞれ与えられて格納される。
最近の論理回路の複雑、高度化によりそれらを試ｊ％・
ｉＨ−、ｊる論理回路試験装置も極めて複雑高度であり
且つｉｆ’ｌ＋ ｊｌｌｉなものとなっている。このよ
うな高価な論理回路１１１（験装置を用い゛ζ論理回＋
＋８の試験を行う場合には、可能な限り試験効率を向上
させて試験コストを低減させるごとが必要となる。従っ
て、例えば複数の論理回路を・台の論理回路試験装；ρ
Ｃ１同時にＩＩＪ（験できることが望まれている。すな
わち、例えば、２５Ｇピンまでのビン数の被試験論理回
路を試験できる論理同１１８試験装置では、４０ピンの
同一のＬＳＩを６個！ｌｌｉ列に同時に一式験すること
が可能であり、この、Ｌうにし−ｒｉｂいへ金効率を十
げることかできる。
ｉＨ−、ｊる論理回路試験装置も極めて複雑高度であり
且つｉｆ’ｌ＋ ｊｌｌｉなものとなっている。このよ
うな高価な論理回路１１１（験装置を用い゛ζ論理回＋
＋８の試験を行う場合には、可能な限り試験効率を向上
させて試験コストを低減させるごとが必要となる。従っ
て、例えば複数の論理回路を・台の論理回路試験装；ρ
Ｃ１同時にＩＩＪ（験できることが望まれている。すな
わち、例えば、２５Ｇピンまでのビン数の被試験論理回
路を試験できる論理同１１８試験装置では、４０ピンの
同一のＬＳＩを６個！ｌｌｉ列に同時に一式験すること
が可能であり、この、Ｌうにし−ｒｉｂいへ金効率を十
げることかできる。
従来の論理回路ａｒ＜験装置により複数の被試験論理回
路を同時に測定する場合において、それぞれの各端子ピ
ンに必要なビンデータを、あらかじめ設定するためには
、第２図に示すような構成により行−２ていた。
路を同時に測定する場合において、それぞれの各端子ピ
ンに必要なビンデータを、あらかじめ設定するためには
、第２図に示すような構成により行−２ていた。
このビンデータはタイミング選択回路、波形Ｖ形量路、
ドライバ等にそれぞれ設定する必要があるが、第２図に
おいては簡単のため、被試験論理回路の各端子ビンに対
応する波形整形回路にビンデータを格納′］る場合の構
成を示している。また第２図においては、２ ＩＩＩの
被試験論理回路９Δ、９ Ｂを試験する場合を示し“ζ
いる。
ドライバ等にそれぞれ設定する必要があるが、第２図に
おいては簡単のため、被試験論理回路の各端子ビンに対
応する波形整形回路にビンデータを格納′］る場合の構
成を示している。また第２図においては、２ ＩＩＩの
被試験論理回路９Δ、９ Ｂを試験する場合を示し“ζ
いる。
被試験論理回路９Δ、９Ｂのそれぞれの端子ビンに対応
して波形整形回路Ｆｌ、Ｆ２ ・・・・Ｆｍ ＋ Ｆｍ
）１、Ｆｍ＋２ ・・・・Ｆ２ｍ、が設けられている。
して波形整形回路Ｆｌ、Ｆ２ ・・・・Ｆｍ ＋ Ｆｍ
）１、Ｆｍ＋２ ・・・・Ｆ２ｍ、が設けられている。
これらの波形整形回路Ｆｌ、Ｆ２ ・・・・Ｆｍ ＳＦ
ｍ＋１．Ｆｍ＋２ ・・・・ｌ” ２ｍ ＬＳＩ、図に
旨いて、波形１／８形回１１１１であることをボずと同
時に波形整形回路内に設けられ試験曲にビンデータを格
納するためのレジスターであることを表示り、−Ｃいる
。テストプロセッサ１０は周辺装置１１ （１ボ じ、
外部記１ス１装置等）とノ（に動作して、被ａＳ（験論
理回１１δの各端子に対応するアドレスとビンデータを
パスライン２１に出力する。パスライン２１からのアド
レスはアドレスデコーダ１２に与えられてデコードされ
、波形整形回路Ｆ １．＋ Ｆ２ ・・・・Ｆ ｍ −
Ｆｍ＋１゜ｌ’ｍ（２・・・ド２ｍの各−を順にアドレ
ス指定する。ノマスプイン２１からの、ビンデータは各
波形整形回路に共通に供給され゛アドレスデコーダ１２
からの信号によりＩｆｊ定された波形整形回路に格納さ
れる。
ｍ＋１．Ｆｍ＋２ ・・・・ｌ” ２ｍ ＬＳＩ、図に
旨いて、波形１／８形回１１１１であることをボずと同
時に波形整形回路内に設けられ試験曲にビンデータを格
納するためのレジスターであることを表示り、−Ｃいる
。テストプロセッサ１０は周辺装置１１ （１ボ じ、
外部記１ス１装置等）とノ（に動作して、被ａＳ（験論
理回１１δの各端子に対応するアドレスとビンデータを
パスライン２１に出力する。パスライン２１からのアド
レスはアドレスデコーダ１２に与えられてデコードされ
、波形整形回路Ｆ １．＋ Ｆ２ ・・・・Ｆ ｍ −
Ｆｍ＋１゜ｌ’ｍ（２・・・ド２ｍの各−を順にアドレ
ス指定する。ノマスプイン２１からの、ビンデータは各
波形整形回路に共通に供給され゛アドレスデコーダ１２
からの信号によりＩｆｊ定された波形整形回路に格納さ
れる。
彼試験論理回１１δ９Ａ及び９１３は同一種類の論理回
路であるから、波形整形回路Ｆｌ とＦｍ＋１、波形整
形回路Ｆ２と１・′ｍ１２ ・・・の様に共通の！Ｎ、
！子ピンに対応する波形整形回路には同じビンデータが
格納される。
路であるから、波形整形回路Ｆｌ とＦｍ＋１、波形整
形回路Ｆ２と１・′ｍ１２ ・・・の様に共通の！Ｎ、
！子ピンに対応する波形整形回路には同じビンデータが
格納される。
この従来の論理回路試験装置においては、このように同
一のビンデータを書き込む場合であ−、でも各波形整形
回路を一つずつ順にアドレス指定して格納するａ−要が
あった。したがって、テストプロセッサ１０からブＵグ
ラムによりビンデータを作成して送出する場合には、テ
ストプロセッサ１０により被試験論理回路の全”での端
子ピンについての各デ〜りを作成して送り出す必要があ
る。例えば波形整形回路Ｆ１とＦｍ＋１には同一のビン
データｌ）１を格納するにもかかわらず、波形整形回路
Ｆ１からＦｍまで順にビンデータを格納し得る様にした
浅さらに、波形整形回路Ｆｍ＋１ にビンデータＤ１を
格納するための処理をプログラム上でおこなわなければ
ならない。波形整形回路Ｆ２とＦｍ＋２、・・・・波形
整形回路ＦｍとＦ２ｍの間においても同様である。
一のビンデータを書き込む場合であ−、でも各波形整形
回路を一つずつ順にアドレス指定して格納するａ−要が
あった。したがって、テストプロセッサ１０からブＵグ
ラムによりビンデータを作成して送出する場合には、テ
ストプロセッサ１０により被試験論理回路の全”での端
子ピンについての各デ〜りを作成して送り出す必要があ
る。例えば波形整形回路Ｆ１とＦｍ＋１には同一のビン
データｌ）１を格納するにもかかわらず、波形整形回路
Ｆ１からＦｍまで順にビンデータを格納し得る様にした
浅さらに、波形整形回路Ｆｍ＋１ にビンデータＤ１を
格納するための処理をプログラム上でおこなわなければ
ならない。波形整形回路Ｆ２とＦｍ＋２、・・・・波形
整形回路ＦｍとＦ２ｍの間においても同様である。
従っ゛Ｃ１従来の論理回路試験装置により複数の論理回
路を同時測定する場合には、その試験前に行うビンデー
タの格納のためのプログラムの作成に長い時間を要する
。
路を同時測定する場合には、その試験前に行うビンデー
タの格納のためのプログラムの作成に長い時間を要する
。
（発明の目的）
この発明の目的は複数の被試験論理則Ｉ？δを同時に測
定する場合において、その被試験論理回路の各端ｒピン
に対応するビンデータを試験の開始１ｊ；１に論理回路
試験装置内の各回路に格納するためのう°ログラムの作
成を容易迅速に行うことができる論理回路試験装置を提
供する、二とにある。
定する場合において、その被試験論理回路の各端ｒピン
に対応するビンデータを試験の開始１ｊ；１に論理回路
試験装置内の各回路に格納するためのう°ログラムの作
成を容易迅速に行うことができる論理回路試験装置を提
供する、二とにある。
（発明の概要）
この発明によれば、同時に試験する論理回路の数６ご対
応してアドレス変換信号を発生ずる変換信号発生回路と
、テストプＩＪｔ！ノサからイハ給されるアドレス信号
とｌ記アドレス変換信号により変換されたアドレスｆ＋
Ｎ＞を発生するアドレス変換テーブルとを設ける。テス
］・プ１１セッサからのアドレス信号とビ喀ンデータは
、−の被試験論理回路についてのもののみが発生され、
このアドレス信号がアドレス変換テーブルに供給される
と、変換信号発生回路からのアドレス変換信号により、
そのときの−の被１工（験論理回路の１端子ピンに対応
する他の被試験論理回路の端子ビンのアドレスが順に変
換されてアドレス変換テーブルより発生される。すなわ
ち、アドレス変換テーブルには、テストプロセッサリか
らのアドレス信号と変換信号発生回路からのアドレス変
換信号とにより指定される領域に、−の被試験論理回路
の端Ｉピン及びそれと共通の他の被試験論理回路の端子
ビンのアドレスが古さこ：Ｌれ°ζおり、これら共通の
端子ビンに対応するアドレスが、同時測定しよ・）とす
る被試験論理回路の数に応してアドレス変換テ プルか
ら順次発イｌ°される。
応してアドレス変換信号を発生ずる変換信号発生回路と
、テストプＩＪｔ！ノサからイハ給されるアドレス信号
とｌ記アドレス変換信号により変換されたアドレスｆ＋
Ｎ＞を発生するアドレス変換テーブルとを設ける。テス
］・プ１１セッサからのアドレス信号とビ喀ンデータは
、−の被試験論理回路についてのもののみが発生され、
このアドレス信号がアドレス変換テーブルに供給される
と、変換信号発生回路からのアドレス変換信号により、
そのときの−の被１工（験論理回路の１端子ピンに対応
する他の被試験論理回路の端子ビンのアドレスが順に変
換されてアドレス変換テーブルより発生される。すなわ
ち、アドレス変換テーブルには、テストプロセッサリか
らのアドレス信号と変換信号発生回路からのアドレス変
換信号とにより指定される領域に、−の被試験論理回路
の端Ｉピン及びそれと共通の他の被試験論理回路の端子
ビンのアドレスが古さこ：Ｌれ°ζおり、これら共通の
端子ビンに対応するアドレスが、同時測定しよ・）とす
る被試験論理回路の数に応してアドレス変換テ プルか
ら順次発イｌ°される。
このようにして、アドレス変換テーブルにより変換され
たアドレス信号はアドレスデコーダに供給されてデコー
ドされ、各被試験論理回路の端子ピンに対応する波形整
形回路等が指定されてビンデ タが格納される。 この
ようにすることにより、テストプロセッサから試験１ｉ
ｉｆにビンデータを論理ｍｌ Ｉｌδ試験装置の各回路
に格納する場合、全ての被試験論理則１？への端子ビン
についてのビンデータを発生さ・Ｕる必要が無く、−の
被試験論理回路についてのピンデ タのみを発生すれば
よい。したがって、ビンデータを発生し２格納するため
のプログラムの作成が容易になり短時間で行うことがＣ
きる。
たアドレス信号はアドレスデコーダに供給されてデコー
ドされ、各被試験論理回路の端子ピンに対応する波形整
形回路等が指定されてビンデ タが格納される。 この
ようにすることにより、テストプロセッサから試験１ｉ
ｉｆにビンデータを論理ｍｌ Ｉｌδ試験装置の各回路
に格納する場合、全ての被試験論理則１？への端子ビン
についてのビンデータを発生さ・Ｕる必要が無く、−の
被試験論理回路についてのピンデ タのみを発生すれば
よい。したがって、ビンデータを発生し２格納するため
のプログラムの作成が容易になり短時間で行うことがＣ
きる。
（発明の実施例）
第３図はこの発明による論理［ｉｌ［１８試験装置の一
実施例を示し、第２図と対応する部分にζＪ同一７．１
号をつけ゛（示しである。またこの図におい−Ｃは筒中
のために二Ｉ１１の被試験論理回路を同時に試験するだ
めのビンデータを格納する場合についζ示している。
実施例を示し、第２図と対応する部分にζＪ同一７．１
号をつけ゛（示しである。またこの図におい−Ｃは筒中
のために二Ｉ１１の被試験論理回路を同時に試験するだ
めのビンデータを格納する場合についζ示している。
フリソプフはノブ１６、Ａ Ｎ Ｄ ＋１１１路１５及
びカウンタ【４により、変換信号発生回路１７を構成し
ている。ツリソプソ覧トノゾ１〔；のセットｉ＋Ｉｉ５
／には）〈スライン２１から第１のクロック信号が与え
られ、その出力番ＪＡＮ Ｉ）回路に接続されている。
びカウンタ【４により、変換信号発生回路１７を構成し
ている。ツリソプソ覧トノゾ１〔；のセットｉ＋Ｉｉ５
／には）〈スライン２１から第１のクロック信号が与え
られ、その出力番ＪＡＮ Ｉ）回路に接続されている。
Ａ Ｎ Ｉ）回路の他の端！・には第２のクロック信号
が与えられ、ＡＮＤ回路の出力はカウンタ１４に接続さ
れている。カウンタＩ４からの信号はアドレス変換テー
ブル１３に供給されている。カウンタ１４の桁上げず９
号はソリノブソロノブ１ （’ｒをリセットするように
フリノブフｌＪノブ１６のりｔ！ノド＋ｌｉ！ ｆ”こ
接続されている。
が与えられ、ＡＮＤ回路の出力はカウンタ１４に接続さ
れている。カウンタＩ４からの信号はアドレス変換テー
ブル１３に供給されている。カウンタ１４の桁上げず９
号はソリノブソロノブ１ （’ｒをリセットするように
フリノブフｌＪノブ１６のりｔ！ノド＋ｌｉ！ ｆ”こ
接続されている。
ケストブロセノサ■０から発生されるアト′１ノス信：
Ｈ＋、＋アドレス変換テーブル１３に与えられ、またビ
ンノ タは全ての被試験論理回路の硝子ビンに対応する
論理量ＩＩｓ試験装置の内部回１１例えばこの図では、
波Ｊｌｌ’％曾形回＋１８１” ｌ ・ ・・ｌ’ ２
ｍ に）（通に供給されている。テスｉ・プロセッサ１
０から発生される゛ｒドレス信号とビンデータは−・の
被試験論理１１．ＩＨｌδ、例えば図におい゛（被試験
論理則１／３９ Ａについてのもののみでよシ）６した
がってナストプロセッサ１０からノマスライン２１に対
して被ａｉ（験論理回路９Δの端子ビンｌ、２、・・・
ｍに対症、するアドレス信号ＡＩ、Ａ２、・・・・Δｍ
と、ビンデータＤＩ、Ｄ２、・・・・ＤＩｌｌが出力さ
れる。
Ｈ＋、＋アドレス変換テーブル１３に与えられ、またビ
ンノ タは全ての被試験論理回路の硝子ビンに対応する
論理量ＩＩｓ試験装置の内部回１１例えばこの図では、
波Ｊｌｌ’％曾形回＋１８１” ｌ ・ ・・ｌ’ ２
ｍ に）（通に供給されている。テスｉ・プロセッサ１
０から発生される゛ｒドレス信号とビンデータは−・の
被試験論理１１．ＩＨｌδ、例えば図におい゛（被試験
論理則１／３９ Ａについてのもののみでよシ）６した
がってナストプロセッサ１０からノマスライン２１に対
して被ａｉ（験論理回路９Δの端子ビンｌ、２、・・・
ｍに対症、するアドレス信号ＡＩ、Ａ２、・・・・Δｍ
と、ビンデータＤＩ、Ｄ２、・・・・ＤＩｌｌが出力さ
れる。
この実施例の動作を第４図及び第５図を用い゛Ｃ説明す
る。第４図はアドレス変換テーブル１３の構成及びその
内部に格納される情報の状態をしめす。アドレス変換テ
ーブル１３は例えばメモリやレジスターにより構成する
ことができる。第５図はこの実施例の動作を説明するだ
めのタイミングチャートである。
る。第４図はアドレス変換テーブル１３の構成及びその
内部に格納される情報の状態をしめす。アドレス変換テ
ーブル１３は例えばメモリやレジスターにより構成する
ことができる。第５図はこの実施例の動作を説明するだ
めのタイミングチャートである。
時刻Ｌ１のとき、第一のクロック信号ＣＬＫ １のタイ
ミングでパスライン２Ｉからアドレス信号Ａ１とピンデ
ータＤｉがそれぞれアドレス変換テーブル１３と各波形
整形回路Ｆ１ ・・・Ｆ２ｍに供給される。この実施例
ではテストプロセッサからのアドレス信号はアドレス変
換テーブル１３に対する行アドレスとして、カウンタ１
４からの信号はアドレス変換テーブル１３に対する列ア
ドレスとして供給されている。したがって時刻ｔ１では
、カウンタ１４からの列アドレスは０を示しており、ア
ドレス変換テーブル１３ではアドレス信号Ａ１によって
指定された番地に格納されたアドレス信号Ｆ１が読みだ
される。
ミングでパスライン２Ｉからアドレス信号Ａ１とピンデ
ータＤｉがそれぞれアドレス変換テーブル１３と各波形
整形回路Ｆ１ ・・・Ｆ２ｍに供給される。この実施例
ではテストプロセッサからのアドレス信号はアドレス変
換テーブル１３に対する行アドレスとして、カウンタ１
４からの信号はアドレス変換テーブル１３に対する列ア
ドレスとして供給されている。したがって時刻ｔ１では
、カウンタ１４からの列アドレスは０を示しており、ア
ドレス変換テーブル１３ではアドレス信号Ａ１によって
指定された番地に格納されたアドレス信号Ｆ１が読みだ
される。
クロック信号ＣＬ Ｋ １によりフリップフロップ１６
がセットされ第二のクロック信号ＣＬＫ２がＡＮｌ）回
路１５を経由してカウンタ１４に与えられる。こ０）
ＣＬ Ｋ ２はＣＬ Ｋ ｌに対して２倍の周期となる
ように設定されている。これはこの実施例においては２
個の陵試験論理回１１δを同時試験する場合について示
しているからであり、もし３１ｔ！Ｉの被試験論理回路
を試験する１ハ合にはＣＬＫ ２．の周期はＣＬＫｌの
周期の３倍に選ばわる。またこのカウンタＩ４はこの例
では２進カウンタでありＣＬ Ｋ ２が２個与えられる
と桁上げ信号４発どｔしてこの信号によりフリップフロ
ップ１６をりむソトする。もし３１ｖ１の被試験論理回
路を試験する場合にはこのカウンタを３進とすればよい
。
がセットされ第二のクロック信号ＣＬＫ２がＡＮｌ）回
路１５を経由してカウンタ１４に与えられる。こ０）
ＣＬ Ｋ ２はＣＬ Ｋ ｌに対して２倍の周期となる
ように設定されている。これはこの実施例においては２
個の陵試験論理回１１δを同時試験する場合について示
しているからであり、もし３１ｔ！Ｉの被試験論理回路
を試験する１ハ合にはＣＬＫ ２．の周期はＣＬＫｌの
周期の３倍に選ばわる。またこのカウンタＩ４はこの例
では２進カウンタでありＣＬ Ｋ ２が２個与えられる
と桁上げ信号４発どｔしてこの信号によりフリップフロ
ップ１６をりむソトする。もし３１ｖ１の被試験論理回
路を試験する場合にはこのカウンタを３進とすればよい
。
時刻ｔ２のときＣＬＫ２によりカウンタ１４の状態が反
転し論理Ｏから論理１にかわり列アドレスｌを示すよう
になる。このためアドレス変換テーブル１３ではアドレ
ス（１１す八１ とカウンタ１４がらの列アドレス信す
ｌとにより定まる番地に格納されたアドレス信”’ｊＦ
ｍ＋１が読みだされる。時刻ｔ３になると次のＣＬｌ（
２によりカウンタ１４が反転するが、これと同時にフリ
ップフロップＩ６がリセツトされてＡＮＤ回路１５を閉
じる。時刻ｔ４でＣＬＫＩが与えられアドレス信号Ａ２
、ピンデータＤ２が供給される。アドレス信号Ａ２とカ
ウンタ１４からの列アドレスＯによってアドレス変換テ
ーブル１３からアドレス信号Ｆ２が読みだされる。
転し論理Ｏから論理１にかわり列アドレスｌを示すよう
になる。このためアドレス変換テーブル１３ではアドレ
ス（１１す八１ とカウンタ１４がらの列アドレス信す
ｌとにより定まる番地に格納されたアドレス信”’ｊＦ
ｍ＋１が読みだされる。時刻ｔ３になると次のＣＬｌ（
２によりカウンタ１４が反転するが、これと同時にフリ
ップフロップＩ６がリセツトされてＡＮＤ回路１５を閉
じる。時刻ｔ４でＣＬＫＩが与えられアドレス信号Ａ２
、ピンデータＤ２が供給される。アドレス信号Ａ２とカ
ウンタ１４からの列アドレスＯによってアドレス変換テ
ーブル１３からアドレス信号Ｆ２が読みだされる。
このようにし“ζ、第５図Δ１〕に示すように被試験論
理回路９Ａ、９Ｂの対応する端子ピンについての゛ｒド
レス信冒力幹ｒドレス変換テーブル１３より発生され”
でアドレスデコーダ１２に供給される。すなわちデス１
プロセツサ１０より供給された、被試験論理回路９Ａの
硝子ピン１．２・・・・ｍに対応するアドレス信号は、
被試験論理回路９Ａ、９Ｂのノ（通のＯ！ｉＪ子ビン（
１−ｍ＋１）、（２、ｒｎ ＋ ２ ） ・・・・ （
ｍ、２ｍ）に対応するアドレス信号に変換されることに
なる。
理回路９Ａ、９Ｂの対応する端子ピンについての゛ｒド
レス信冒力幹ｒドレス変換テーブル１３より発生され”
でアドレスデコーダ１２に供給される。すなわちデス１
プロセツサ１０より供給された、被試験論理回路９Ａの
硝子ピン１．２・・・・ｍに対応するアドレス信号は、
被試験論理回路９Ａ、９Ｂのノ（通のＯ！ｉＪ子ビン（
１−ｍ＋１）、（２、ｒｎ ＋ ２ ） ・・・・ （
ｍ、２ｍ）に対応するアドレス信号に変換されることに
なる。
アドレス変換テーブル１３においてこのように変換され
たーＹアドレス信号アドレスデコーダ１２によりデコー
ドされ、被試験論理回路９Δ及び９１３の＋’ｌｉ：
、１−ｆ−ビンに対応する各波形整形回路Ｆｌ ・・・
・Ｆ２ｍを第５図Ａ Ｉ）に示すタイミングで次次に指
定して必要なピンデータを格納する。ずなはち、例えは
第５図に示す第３のクロックＣ：ＬＫ３のタイミングで
、波形整形回路Ｆ１とＦｍ＋１にはピンデータＤＩ、波
形整形回路Ｆ２とＦｍ＋２にはピンデータＤ２ ・・・
のように格納する。
たーＹアドレス信号アドレスデコーダ１２によりデコー
ドされ、被試験論理回路９Δ及び９１３の＋’ｌｉ：
、１−ｆ−ビンに対応する各波形整形回路Ｆｌ ・・・
・Ｆ２ｍを第５図Ａ Ｉ）に示すタイミングで次次に指
定して必要なピンデータを格納する。ずなはち、例えは
第５図に示す第３のクロックＣ：ＬＫ３のタイミングで
、波形整形回路Ｆ１とＦｍ＋１にはピンデータＤＩ、波
形整形回路Ｆ２とＦｍ＋２にはピンデータＤ２ ・・・
のように格納する。
以にの説明では簡単のため２個の被試験論理回路を同時
に試験する場合のピンデータの格納について示したが、
３個以上の論理回路を試験する場合であっても同一・の
思想に躊ずい°ζビンデ タの格納をすることができる
ことは明らかである。即ち被試験論理回、路の個数に対
応して第４図に示すアドレス変換テーブルの列アドレス
２．３・・・にアドレス変換信号が供給されるように変
換信号発生回路を構成し、アドレス変換アープ列用３に
は必要なアドレスをあらかしめ書き込んＣ４，＜ように
すればよい。このためには、上記のよ）にＣＬ Ｉ＜
ＩとＣＩ−Ｋ ２の周期の関係、及びカウンタ１４を、
同時に試験しようとする被試験論理回路の１１１故と対
１＋ｃ、するようにすればよい。
に試験する場合のピンデータの格納について示したが、
３個以上の論理回路を試験する場合であっても同一・の
思想に躊ずい°ζビンデ タの格納をすることができる
ことは明らかである。即ち被試験論理回、路の個数に対
応して第４図に示すアドレス変換テーブルの列アドレス
２．３・・・にアドレス変換信号が供給されるように変
換信号発生回路を構成し、アドレス変換アープ列用３に
は必要なアドレスをあらかしめ書き込んＣ４，＜ように
すればよい。このためには、上記のよ）にＣＬ Ｉ＜
ＩとＣＩ−Ｋ ２の周期の関係、及びカウンタ１４を、
同時に試験しようとする被試験論理回路の１１１故と対
１＋ｃ、するようにすればよい。
（発明の効果）
以１のようにこの発明によｈ ｌ；ｌ複数の被試験論理
回路を同時に試験するためのピンデータの格納の場合に
おいて、テストプロセッサからイバ給するピンデータと
゛Ｙアドレス一つの被試験論理回路に対応するもののみ
Ｃ，１、い、、従っζテストプｌ」セノ号から複数の被
試験、１＾理回ｌｉ８の全ての端子ピンに対応するピン
データ及び−ノ′ドレスを発生させる場合に比ベーその
ためのプログラムの作成が極めて容易になり短時間にお
こなうことができる。
回路を同時に試験するためのピンデータの格納の場合に
おいて、テストプロセッサからイバ給するピンデータと
゛Ｙアドレス一つの被試験論理回路に対応するもののみ
Ｃ，１、い、、従っζテストプｌ」セノ号から複数の被
試験、１＾理回ｌｉ８の全ての端子ピンに対応するピン
データ及び−ノ′ドレスを発生させる場合に比ベーその
ためのプログラムの作成が極めて容易になり短時間にお
こなうことができる。
第１図は論理１ｔｊＪ路試験装置の一般的構成をボずブ
ロック図、第２図は従来の論理回路試験装置におい°ζ
複数の論理回路を試験するだめのピンデータを格納する
ための構成を示すゾロツク図、第３図はこの発明により
複数の論理回路を試験するためのピンデータを論理回＋
１．％試験装置の各回路に格納するための構成を示ずブ
ロック図、第４図は第３図に示すブロック図中のアドレ
ス変換ノー プルをより、１゛１細に＋＋Ｑ明′→ろた
めの４既念図、第５図は第３図に示す構成の動作を説明
するためのタイミングチャー １・である。 １：タイミング発生器 ２：試験パターン発生器 ３．４：タイミング選択回路 ５：波形整形回路 ６；比較回路 ７：ドライバ ９．９Ａ、９１３：被試験論理ｔｉｌｌ Ｉｆδ１０：
テストブロセソサ １２ニアドレスデコーダ １３ニア１ルス変換テ ゾル Ｉ４：カウンタ １７：嚢換信−ｊ発イ１１回路
ロック図、第２図は従来の論理回路試験装置におい°ζ
複数の論理回路を試験するだめのピンデータを格納する
ための構成を示すゾロツク図、第３図はこの発明により
複数の論理回路を試験するためのピンデータを論理回＋
１．％試験装置の各回路に格納するための構成を示ずブ
ロック図、第４図は第３図に示すブロック図中のアドレ
ス変換ノー プルをより、１゛１細に＋＋Ｑ明′→ろた
めの４既念図、第５図は第３図に示す構成の動作を説明
するためのタイミングチャー １・である。 １：タイミング発生器 ２：試験パターン発生器 ３．４：タイミング選択回路 ５：波形整形回路 ６；比較回路 ７：ドライバ ９．９Ａ、９１３：被試験論理ｔｉｌｌ Ｉｆδ１０：
テストブロセソサ １２ニアドレスデコーダ １３ニア１ルス変換テ ゾル Ｉ４：カウンタ １７：嚢換信−ｊ発イ１１回路
Claims (1)
- 【特許請求の範囲】 タイミング定住器により決定されるタイミングで試験パ
ターン発生器より試験パターンと期待値パターンを発生
し、その試験パターンを被試験論理回路に供給して、被
試験論理回路から出力されるデータと期待値パターンを
比較することにより被試験論理回路の良否を試験するよ
うにした論理回路試験装置において、Ａ、その論理回路
試験装置の全体の動作を制御し、且つ論理回路の試験の
開始前に被試験論理回路の端子ピンに対応するピンデー
タを論理回路試験装置内の各回路に供給するためのテス
トプロセッサと、Ｂ、複数個同時に並列に試験される被
試験論理１ｉｉ１路の数に対応し゛Ｃアドレス変換信号
を発１４．．−Ｊる変換信号発生回路と、 Ｃ６その変換信号発生回路からの信号と」記テストプロ
セ、ザから供給されたアドレス信号とにより変換された
アドレス信号を発生するアドレス変換テーブルと、 ［）、ピンデータを入力するためそのアドレス変換テー
ブルから供給されたアドレス信号をデコードして論理量
１１δ拭験装置の各回路に対してアドレス指定をするた
めのアドレスデコーダと、 により構成されることを特徴とする論理回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024082A JPH07104386B2 (ja) | 1984-02-10 | 1984-02-10 | 論理回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024082A JPH07104386B2 (ja) | 1984-02-10 | 1984-02-10 | 論理回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60168061A true JPS60168061A (ja) | 1985-08-31 |
| JPH07104386B2 JPH07104386B2 (ja) | 1995-11-13 |
Family
ID=12128483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024082A Expired - Fee Related JPH07104386B2 (ja) | 1984-02-10 | 1984-02-10 | 論理回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104386B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01174800U (ja) * | 1988-05-25 | 1989-12-12 | ||
| JP2003004806A (ja) * | 2001-06-19 | 2003-01-08 | Advantest Corp | 半導体デバイス試験装置 |
| WO2007020756A1 (ja) * | 2005-08-12 | 2007-02-22 | Advantest Corporation | 試験装置 |
-
1984
- 1984-02-10 JP JP59024082A patent/JPH07104386B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01174800U (ja) * | 1988-05-25 | 1989-12-12 | ||
| JP2003004806A (ja) * | 2001-06-19 | 2003-01-08 | Advantest Corp | 半導体デバイス試験装置 |
| JP4721565B2 (ja) * | 2001-06-19 | 2011-07-13 | 株式会社アドバンテスト | 半導体デバイス試験装置 |
| WO2007020756A1 (ja) * | 2005-08-12 | 2007-02-22 | Advantest Corporation | 試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104386B2 (ja) | 1995-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |