JP2864880B2 - 半導体メモリｉｃ試験装置 - Google Patents
半導体メモリｉｃ試験装置Info
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- JP2864880B2 JP2864880B2 JP4184835A JP18483592A JP2864880B2 JP 2864880 B2 JP2864880 B2 JP 2864880B2 JP 4184835 A JP4184835 A JP 4184835A JP 18483592 A JP18483592 A JP 18483592A JP 2864880 B2 JP2864880 B2 JP 2864880B2
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリＩＣ試験装
置に係わり、特に被テストメモリＩＣとメモリＩＣテス
タ部との接続部に関する。
置に係わり、特に被テストメモリＩＣとメモリＩＣテス
タ部との接続部に関する。
【０００２】
【従来の技術】一般に被テストメモリＩＣのメモリ特性
の良否判定に用いられるテストパターンにはさまざまな
種類があり、このテスト時間とメモリ容量Ｎとの関係に
は、メモリ容量とテスト時間が正比例するいわゆる「Ｎ
パターン」や、メモリ容量の２乗にテスト時間が比例す
る「Ｎ・Ｎパターン」等がある。
の良否判定に用いられるテストパターンにはさまざまな
種類があり、このテスト時間とメモリ容量Ｎとの関係に
は、メモリ容量とテスト時間が正比例するいわゆる「Ｎ
パターン」や、メモリ容量の２乗にテスト時間が比例す
る「Ｎ・Ｎパターン」等がある。
【０００３】この様なテスト時間の増大に対応するた
め、１台の半導体メモリＩＣ試験装置（以下、単にメモ
リＩＣ試験装置と称す）のテスト効率、すなわち同時に
テストできるＩＣの数を増加させる技術開発がなされて
きたが、従来のメモリＩＣ試験装置は、最新鋭装置でも
１台で４個の入出力ポートＩ／Ｏを有する被テストメモ
リＩＣを１度に最大で６４個テスト出来る程度である。
め、１台の半導体メモリＩＣ試験装置（以下、単にメモ
リＩＣ試験装置と称す）のテスト効率、すなわち同時に
テストできるＩＣの数を増加させる技術開発がなされて
きたが、従来のメモリＩＣ試験装置は、最新鋭装置でも
１台で４個の入出力ポートＩ／Ｏを有する被テストメモ
リＩＣを１度に最大で６４個テスト出来る程度である。
【０００４】次に図７の、従来のメモリＩＣ試験装置の
一例を示すブロック図を用いて説明する。
一例を示すブロック図を用いて説明する。
【０００５】従来のメモリＩＣ試験装７は、１６個の入
出力ポートＩ／Ｏを介して被テストメモリＩＣ１の内部
にあるメモリセルのメモリ特性の良否選別テストを行う
ために、１６個の入出力ポートＩ／Ｏにそれぞれテスト
データＳ１〜Ｓ１６を供給する１６個の書込データ発生
器Ａ１〜Ａ１６と、それぞれ読出データｓ１〜ｓ１６を
入力する１６個の読出データ比較器Ｂ１〜Ｂ１６とを有
している。
出力ポートＩ／Ｏを介して被テストメモリＩＣ１の内部
にあるメモリセルのメモリ特性の良否選別テストを行う
ために、１６個の入出力ポートＩ／Ｏにそれぞれテスト
データＳ１〜Ｓ１６を供給する１６個の書込データ発生
器Ａ１〜Ａ１６と、それぞれ読出データｓ１〜ｓ１６を
入力する１６個の読出データ比較器Ｂ１〜Ｂ１６とを有
している。
【０００６】ＩＣテスタ部５の書込データ発生器Ａ１〜
Ａ１６には被テストメモリＩＣの特性をテストするため
のテストプログラムが予めセットされており、テスト開
始のタイミング信号によってテストを開始し、テストデ
ータＳ１〜Ｓ１６によって被テストＩＣのＩ／Ｏポート
を介してメモリセルに書き込まれる。
Ａ１６には被テストメモリＩＣの特性をテストするため
のテストプログラムが予めセットされており、テスト開
始のタイミング信号によってテストを開始し、テストデ
ータＳ１〜Ｓ１６によって被テストＩＣのＩ／Ｏポート
を介してメモリセルに書き込まれる。
【０００７】次に書き込まれた前記のテストデータを、
Ｉ／Ｏポートから順次ＩＣ試験装置７に読み出しデータ
ｓ１〜ｓ１６として読み出すとともに、読み出しデータ
比較器Ｂ１〜Ｂ１６において、先に被テストメモリＩＣ
に書き込んだテストデータＳ１〜Ｓ１６と読み出しデー
タｓ１〜ｓ１６とを、それぞれデータが一致しているか
否かを比較する。もし一致していなければ対応する被テ
ストメモリＩＣのメモリセルが不良であるから、その情
報を表示装置（図示せず）又は印字装置（図示せず）へ
出力することによりメモリＩＣのテストを行っていた。
Ｉ／Ｏポートから順次ＩＣ試験装置７に読み出しデータ
ｓ１〜ｓ１６として読み出すとともに、読み出しデータ
比較器Ｂ１〜Ｂ１６において、先に被テストメモリＩＣ
に書き込んだテストデータＳ１〜Ｓ１６と読み出しデー
タｓ１〜ｓ１６とを、それぞれデータが一致しているか
否かを比較する。もし一致していなければ対応する被テ
ストメモリＩＣのメモリセルが不良であるから、その情
報を表示装置（図示せず）又は印字装置（図示せず）へ
出力することによりメモリＩＣのテストを行っていた。
【０００８】
【発明が解決しようとする課題】上述の従来の半導体メ
モリＩＣ試験装置は、通常は１台を使用して入出力ポー
トが４個の被テストメモリＩＣを１度に最大で６４個テ
ストできる程度である。それはＩＣからの読出データを
テストするメモリＩＣ試験装置の内部の演算結果データ
比較検査器の構成が複雑になってコストが高いので、一
般にはこれまでに量産されているメモリＩＣの入出力ポ
ート数に合わせて設計されたメモリＩＣ試験装置を用い
ているからであり、それが実質的に演算結果データ比較
検査器の数を限定していた。
モリＩＣ試験装置は、通常は１台を使用して入出力ポー
トが４個の被テストメモリＩＣを１度に最大で６４個テ
ストできる程度である。それはＩＣからの読出データを
テストするメモリＩＣ試験装置の内部の演算結果データ
比較検査器の構成が複雑になってコストが高いので、一
般にはこれまでに量産されているメモリＩＣの入出力ポ
ート数に合わせて設計されたメモリＩＣ試験装置を用い
ているからであり、それが実質的に演算結果データ比較
検査器の数を限定していた。
【０００９】しかし最近のメモリＩＣのメモリ容量の増
大と共に、その入出力ポート数も増大してきたのでテス
ト効率の問題が生じている。例えば入出力ポートが１６
個あるメモリＩＣを従来のメモリＩＣ試験装置を使用し
てテストする場合は、同時に１６個の被テストメモリＩ
Ｃしかテストできないので、メモリ容量が小さく入出力
ポートが４個のＩＣをテストする場合と比較すると、テ
スト効率が１／４になってしまうという問題があった。
大と共に、その入出力ポート数も増大してきたのでテス
ト効率の問題が生じている。例えば入出力ポートが１６
個あるメモリＩＣを従来のメモリＩＣ試験装置を使用し
てテストする場合は、同時に１６個の被テストメモリＩ
Ｃしかテストできないので、メモリ容量が小さく入出力
ポートが４個のＩＣをテストする場合と比較すると、テ
スト効率が１／４になってしまうという問題があった。
【００１０】本発明の目的は、前述の問題点に鑑みなさ
れたものであり、従来の半導体メモリＩＣ試験装置の欠
点を除去することにより、入出力端子の多いメモリＩＣ
の良品を選別するに当り、メモリＩＣから並列に出力さ
れる読出データをシリアルデータに変換して順次に基準
データと比較することによって多数のメモリＩＣを並列
にテストすることが出来、従って、その選別効率の向上
が可能を半導体メモリＩＣ試験装置を提供することにあ
る。
れたものであり、従来の半導体メモリＩＣ試験装置の欠
点を除去することにより、入出力端子の多いメモリＩＣ
の良品を選別するに当り、メモリＩＣから並列に出力さ
れる読出データをシリアルデータに変換して順次に基準
データと比較することによって多数のメモリＩＣを並列
にテストすることが出来、従って、その選別効率の向上
が可能を半導体メモリＩＣ試験装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の特徴は、単一の
テスト用の書込データを発生する書込データ発生器と、
前記テスト用の書込データを読込んだ複数の被テスト用
メモリＩＣのメモリセルから読出した複数の読出データ
を所定の期間ごとに基準データと順次比較する演算結果
データ比較検査器とを有するＩＣテスタ部と、前記テス
ト用の書込データを入出力切換端から入力して書込固定
端から出力し、前記メモリセルから読出した複数の読出
データを読出固定端から入力して前記入出力切換端から
出力する入出力切換回路と、前記書込固定端から入力す
る単一の前記書込データを前記被テスト用メモリＩＣの
複数の入出力ポートに分岐して供給することにより前記
メモリセルに書き込む書込データ分岐回路と、前記複数
の入出力ポートを介して前記メモリセルから読出した前
記複数の読出データを外部信号に同期して入力するとと
もに順次データに変換して前記読出固定端へ出力するデ
ータ順次出力回路とを有することにある。
テスト用の書込データを発生する書込データ発生器と、
前記テスト用の書込データを読込んだ複数の被テスト用
メモリＩＣのメモリセルから読出した複数の読出データ
を所定の期間ごとに基準データと順次比較する演算結果
データ比較検査器とを有するＩＣテスタ部と、前記テス
ト用の書込データを入出力切換端から入力して書込固定
端から出力し、前記メモリセルから読出した複数の読出
データを読出固定端から入力して前記入出力切換端から
出力する入出力切換回路と、前記書込固定端から入力す
る単一の前記書込データを前記被テスト用メモリＩＣの
複数の入出力ポートに分岐して供給することにより前記
メモリセルに書き込む書込データ分岐回路と、前記複数
の入出力ポートを介して前記メモリセルから読出した前
記複数の読出データを外部信号に同期して入力するとと
もに順次データに変換して前記読出固定端へ出力するデ
ータ順次出力回路とを有することにある。
【００１２】また、前記データ順次出力回路から順次出
力する複数の前記読出データは、前記外部信号により第
１番目の読出データの出力タイミングのみ任意の時間で
決定でき、第２番目以降の読出データは第１番目の読出
データに続いて出力されるデータ順次出力回路であって
もよい。
力する複数の前記読出データは、前記外部信号により第
１番目の読出データの出力タイミングのみ任意の時間で
決定でき、第２番目以降の読出データは第１番目の読出
データに続いて出力されるデータ順次出力回路であって
もよい。
【００１３】さらにまた、前記データ順次出力回路から
順次出力する複数の前記読出データは、前記外部信号に
よりその出力タイミングがそれぞれ任意の時間で決定で
きるデータ順次出力回路であってもよい。
順次出力する複数の前記読出データは、前記外部信号に
よりその出力タイミングがそれぞれ任意の時間で決定で
きるデータ順次出力回路であってもよい。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図であり、
図２はデータ順次出力比較回路３の具体的な回路図であ
り、図３は図２に示す回路の動作を説明するための出力
信号波形図である。
る。図１は本発明の第１の実施例のブロック図であり、
図２はデータ順次出力比較回路３の具体的な回路図であ
り、図３は図２に示す回路の動作を説明するための出力
信号波形図である。
【００１５】半導体メモリＩＣ試験装置は、単一のテス
ト用の書込データＳＴを入出力接点Ｎに供給する書込デ
ータ発生器Ａと、被テストメモリＩＣ１の内部にあって
書込データＳＴを読込んだ複数のメモリセルから読み出
した読出データｓｔ１〜ｓｔ１６を、各々１ショットの
波形として順次出力するタイミング信号発生回路３０
と、トランスファーゲート３１〜４６からなるデータ順
次出力回路３の出力信号ＳＥを入出力接点Ｎから入力し
て、基準比較データと比較する演算結果データ比較検査
器Ｂとを有するＩＣテスタ部５と、書込データＳＴを入
出力接点Ｎから入出力端Ｃに入力して書込固定端Ｗから
出力する入出力切換回路４と、書込固定端Ｗから書込デ
ータＳＴを入力して被テストメモリＩＣ１の１６個の入
出力ポートＩ／Ｏに同一の書込データＳＴを分岐して供
給し対応するメモリセルに書き込む書込データ分岐回路
２と、１６個の入出力ポートＩ／Ｏを介して複数のメモ
リセルの読出データｓｔ１〜ｓｔ１６と、前記読出デー
タｓｔ１〜ｓｔ１６を各々１ショットの波形として順次
出力するデータ順次出力回路３と、データ順次出力回路
３を活性化するための外部信号であるトリガー信号ＴＲ
ＩＧとを有する接続部６とを含んで構成されている。
ト用の書込データＳＴを入出力接点Ｎに供給する書込デ
ータ発生器Ａと、被テストメモリＩＣ１の内部にあって
書込データＳＴを読込んだ複数のメモリセルから読み出
した読出データｓｔ１〜ｓｔ１６を、各々１ショットの
波形として順次出力するタイミング信号発生回路３０
と、トランスファーゲート３１〜４６からなるデータ順
次出力回路３の出力信号ＳＥを入出力接点Ｎから入力し
て、基準比較データと比較する演算結果データ比較検査
器Ｂとを有するＩＣテスタ部５と、書込データＳＴを入
出力接点Ｎから入出力端Ｃに入力して書込固定端Ｗから
出力する入出力切換回路４と、書込固定端Ｗから書込デ
ータＳＴを入力して被テストメモリＩＣ１の１６個の入
出力ポートＩ／Ｏに同一の書込データＳＴを分岐して供
給し対応するメモリセルに書き込む書込データ分岐回路
２と、１６個の入出力ポートＩ／Ｏを介して複数のメモ
リセルの読出データｓｔ１〜ｓｔ１６と、前記読出デー
タｓｔ１〜ｓｔ１６を各々１ショットの波形として順次
出力するデータ順次出力回路３と、データ順次出力回路
３を活性化するための外部信号であるトリガー信号ＴＲ
ＩＧとを有する接続部６とを含んで構成されている。
【００１６】まず、メモリ特性のテストのために、被テ
ストメモリＩＣ１のメモリセルにテスト用の単一の書込
データＳＴを書き込む場合に、ＩＣテスタ部５の書込デ
ータ発生器Ａから書込データＳＴが入出力切換回路４の
入出力切換端Ｃと書込固定端Ｗを介して書込データ分岐
回路２に入力する。そして、分岐回路２に入力されたこ
のデータＳＴは１６個のデータ線を通って被テストメモ
リＩＣ１の１６個の入出力ポートＩ／Ｏに供給され、内
部の対応するメモリセルに同一のテスト用の書込データ
ＳＴが書き込まれる。ここで入出力切換回路４は外部の
ライトイネーブルデータＷＥによって予め切り換えてお
く。
ストメモリＩＣ１のメモリセルにテスト用の単一の書込
データＳＴを書き込む場合に、ＩＣテスタ部５の書込デ
ータ発生器Ａから書込データＳＴが入出力切換回路４の
入出力切換端Ｃと書込固定端Ｗを介して書込データ分岐
回路２に入力する。そして、分岐回路２に入力されたこ
のデータＳＴは１６個のデータ線を通って被テストメモ
リＩＣ１の１６個の入出力ポートＩ／Ｏに供給され、内
部の対応するメモリセルに同一のテスト用の書込データ
ＳＴが書き込まれる。ここで入出力切換回路４は外部の
ライトイネーブルデータＷＥによって予め切り換えてお
く。
【００１７】次に、メモリＩＣ１のメモリセルに記録さ
れているメモリデータｓｔ１〜ｓｔ１６を読み出す動作
について説明する。被テストメモリＩＣ１の１６個の入
出力ポートＩ／Ｏから出力される読出データｓｔ１〜ｓ
ｔ１６がデータ順次出力回路３に入力される。
れているメモリデータｓｔ１〜ｓｔ１６を読み出す動作
について説明する。被テストメモリＩＣ１の１６個の入
出力ポートＩ／Ｏから出力される読出データｓｔ１〜ｓ
ｔ１６がデータ順次出力回路３に入力される。
【００１８】データ順次出力回路３は、外部からのトリ
ガー信号ＴＲＩを入力すると、その信号を遅延するイン
バータ４７１〜４７４と排他的論理和回路４７５とイン
バータ４７６とからなるタイミング信号発生回路４７〜
６２により、次々と１ショットのタイミング信号φ1 〜
φ16，反転φ1 〜φ16を生成する。被テストメモリＩＣ
から読み出された読出データｓｔ１〜ｓｔ１６（図３ｓ
ｔ１〜ｓｔ１６）はそれぞれタイミング信号φ1 〜
φ16，反転φ1 〜φ16の期間ごとにトランスファゲート
３１〜４６によって順次サンプリングされ、出力信号Ｓ
Ｅとして入出力切換回路４の読出固定端Ｒへ送出される
（図３ＳＥ）。
ガー信号ＴＲＩを入力すると、その信号を遅延するイン
バータ４７１〜４７４と排他的論理和回路４７５とイン
バータ４７６とからなるタイミング信号発生回路４７〜
６２により、次々と１ショットのタイミング信号φ1 〜
φ16，反転φ1 〜φ16を生成する。被テストメモリＩＣ
から読み出された読出データｓｔ１〜ｓｔ１６（図３ｓ
ｔ１〜ｓｔ１６）はそれぞれタイミング信号φ1 〜
φ16，反転φ1 〜φ16の期間ごとにトランスファゲート
３１〜４６によって順次サンプリングされ、出力信号Ｓ
Ｅとして入出力切換回路４の読出固定端Ｒへ送出される
（図３ＳＥ）。
【００１９】次に各々１ショットの波形としての出入力
データＳＥが入出力切換回路４の読出固定端Ｒと入出力
切換端Ｃとを通りＩＣテスタ部５の演算結果データ比較
検査器Ｂに供給される。
データＳＥが入出力切換回路４の読出固定端Ｒと入出力
切換端Ｃとを通りＩＣテスタ部５の演算結果データ比較
検査器Ｂに供給される。
【００２０】このときに、データ順出力回路３の出力デ
ータＳＥの波形は前述したように図３に示す波形とな
り、ｓｔ１〜ｓｔ１６の波形が各々１ショットの波形と
してＳＥに示されるが、この信号ＳＥの第１段の出力つ
まりｓｔ１の出力開始時間はトリガー信号ＴＲＩＧによ
り決定され、各々の１ショット信号幅及び信号間隔はデ
ータ順次出力回路３のタイミング信号発生回路４７によ
り揺らぎの小さいあらかじめ決められた値に決定されて
いる。
ータＳＥの波形は前述したように図３に示す波形とな
り、ｓｔ１〜ｓｔ１６の波形が各々１ショットの波形と
してＳＥに示されるが、この信号ＳＥの第１段の出力つ
まりｓｔ１の出力開始時間はトリガー信号ＴＲＩＧによ
り決定され、各々の１ショット信号幅及び信号間隔はデ
ータ順次出力回路３のタイミング信号発生回路４７によ
り揺らぎの小さいあらかじめ決められた値に決定されて
いる。
【００２１】このため、ＳＥ信号の各々の各ｓｔ１〜ｓ
ｔ１６のデータ確定状態でのレベルを演算結果データ比
較検査器Ｂにて次々と比較検査すれば良い。そしてこの
比較検査の為の時間はメモリテストの時間に比べ非常に
短く設定できる。
ｔ１６のデータ確定状態でのレベルを演算結果データ比
較検査器Ｂにて次々と比較検査すれば良い。そしてこの
比較検査の為の時間はメモリテストの時間に比べ非常に
短く設定できる。
【００２２】また、本実施例では、１６個の全ての読出
データｓｔ１〜ｓｔ１６が同一であるので、書込データ
発生器Ａと演算結果データ比較検査器Ｂを一つづつ設け
るだけで１６個の入出力ポートに対応する複数のメモリ
セルのメモリ書込・読出特性のメモリテストが可能とな
る。
データｓｔ１〜ｓｔ１６が同一であるので、書込データ
発生器Ａと演算結果データ比較検査器Ｂを一つづつ設け
るだけで１６個の入出力ポートに対応する複数のメモリ
セルのメモリ書込・読出特性のメモリテストが可能とな
る。
【００２３】次に本発明の第２の実施例について説明す
る。図４は本発明の第２の実施例のブロック図であり、
図５は第２の実施例におけるデータ順次出力回路３の回
路図である。また、図６は図５の出力信号波形図であ
る。
る。図４は本発明の第２の実施例のブロック図であり、
図５は第２の実施例におけるデータ順次出力回路３の回
路図である。また、図６は図５の出力信号波形図であ
る。
【００２４】半導体メモリＩＣ試験装置７は、単一のテ
スト用の書込データＳＴを入出力節点Ｎに供給する書込
データ発生器Ａと、被テストメモリＩＣ１の内部にあっ
て書込データＳＴを読込んだ複数のメモリセルから読み
出した読出データｓｔ１〜ｓｔ１６を、各々１ショット
の波形として順次出力するデータ順次出力回路３として
のシフトレジスタの出力ＳＥを入出力節点Ｎから入力し
て、書込データ発生器Ａから入力する基準比較データと
比較する演算結果データ比較検査器Ｂとを有するＩＣテ
スタ部５と、書込データＳＴを入出力節点Ｎから入出力
切換端Ｃに入力して書込固定端Ｗから出力する入出力切
換回路４と、書込固定端Ｗから書込データＳＴを入力し
て被テストメモリＩＣ１の１６個の入出力ポートＩ／Ｏ
に同一の書込データＳＴを分岐して供給し、対応するメ
モリセルに書き込む書込データ分岐回路２と、１６個の
入出力ポートＩ／Ｏを介して複数のメモリセルの読出デ
ータｓｔ１〜ｓｔ１６と、各々１ショットの波形として
順次出力するデータ順次出力回路３であるシフレジスタ
と、該シフレジスタを活性化し、各１ショットの信号幅
及び信号間隔を決定する外部信号であるトリガー信号Ｔ
ＲＩＧ及びスタート信号φ0 とを有する接続部６とを含
んで構成されている。
スト用の書込データＳＴを入出力節点Ｎに供給する書込
データ発生器Ａと、被テストメモリＩＣ１の内部にあっ
て書込データＳＴを読込んだ複数のメモリセルから読み
出した読出データｓｔ１〜ｓｔ１６を、各々１ショット
の波形として順次出力するデータ順次出力回路３として
のシフトレジスタの出力ＳＥを入出力節点Ｎから入力し
て、書込データ発生器Ａから入力する基準比較データと
比較する演算結果データ比較検査器Ｂとを有するＩＣテ
スタ部５と、書込データＳＴを入出力節点Ｎから入出力
切換端Ｃに入力して書込固定端Ｗから出力する入出力切
換回路４と、書込固定端Ｗから書込データＳＴを入力し
て被テストメモリＩＣ１の１６個の入出力ポートＩ／Ｏ
に同一の書込データＳＴを分岐して供給し、対応するメ
モリセルに書き込む書込データ分岐回路２と、１６個の
入出力ポートＩ／Ｏを介して複数のメモリセルの読出デ
ータｓｔ１〜ｓｔ１６と、各々１ショットの波形として
順次出力するデータ順次出力回路３であるシフレジスタ
と、該シフレジスタを活性化し、各１ショットの信号幅
及び信号間隔を決定する外部信号であるトリガー信号Ｔ
ＲＩＧ及びスタート信号φ0 とを有する接続部６とを含
んで構成されている。
【００２５】次にブロックの動作にていて説明するが、
テスト用の書込データＳＴをＩＣ１内のメモリセルに書
込む動作については第１の実施例の場合と同一なので、
テストするためにメモリセルに既に書き込まれた前述の
メモリテータを読み出す動作について説明する。
テスト用の書込データＳＴをＩＣ１内のメモリセルに書
込む動作については第１の実施例の場合と同一なので、
テストするためにメモリセルに既に書き込まれた前述の
メモリテータを読み出す動作について説明する。
【００２６】メモリＩＣ１のメモリセルに記録されてい
るメモリデータｓｔ１〜ｓｔ１６を読み出す動作につい
て説明する。
るメモリデータｓｔ１〜ｓｔ１６を読み出す動作につい
て説明する。
【００２７】被テストメモリＩＣ１の１６個の入出力ポ
ートＩ／Ｏから出力される読出データｓｔ１〜ｓｔ１６
をデータ順次出力回路３に入力する。
ートＩ／Ｏから出力される読出データｓｔ１〜ｓｔ１６
をデータ順次出力回路３に入力する。
【００２８】データ順次出力回路３は、外部からのトリ
ガー信号ＴＲＩＧを入力すると、インバータ３１１，３
１２，３１４と排他的論理回路３１３からなるクロック
信号Ｃ，反転Ｃを生成し、ラッチ（ＬＡ）３１５及びそ
のラッチ（ＬＡ）４個で構成するシフトレジスタ（Ｓ
Ｒ）３１６〜３３０のクロックとして供給する。
ガー信号ＴＲＩＧを入力すると、インバータ３１１，３
１２，３１４と排他的論理回路３１３からなるクロック
信号Ｃ，反転Ｃを生成し、ラッチ（ＬＡ）３１５及びそ
のラッチ（ＬＡ）４個で構成するシフトレジスタ（Ｓ
Ｒ）３１６〜３３０のクロックとして供給する。
【００２９】初段のタッチ（ＬＡ）３１５はスタート信
号φ0 を入力すると、タイミング信号φ1 ，反転φ1 を
発生するとともに、タイミング信号φ1 を次段のシフト
レジスタ（ＳＲ）３１６へ送出する。シフトレジスタ
（ＳＲ）３１６はタイミング信号φ1 のクロック信号Ｃ
から数えて３個めのクロック信号Ｃのタイミングで、タ
イミング信号φ2 ，反転φ2 を発生し、同様にシフトレ
ジスタ（ＳＲ）３１７〜３３０によりタイミング信号φ
3 〜φ16，反転φ3 〜φ16を発生する（図６ＴＲＩＧ，
Ｃ，反転Ｃ，φ0 ，φ1 〜φ16）。
号φ0 を入力すると、タイミング信号φ1 ，反転φ1 を
発生するとともに、タイミング信号φ1 を次段のシフト
レジスタ（ＳＲ）３１６へ送出する。シフトレジスタ
（ＳＲ）３１６はタイミング信号φ1 のクロック信号Ｃ
から数えて３個めのクロック信号Ｃのタイミングで、タ
イミング信号φ2 ，反転φ2 を発生し、同様にシフトレ
ジスタ（ＳＲ）３１７〜３３０によりタイミング信号φ
3 〜φ16，反転φ3 〜φ16を発生する（図６ＴＲＩＧ，
Ｃ，反転Ｃ，φ0 ，φ1 〜φ16）。
【００３０】被テストメモリＩＣから読み出された読出
データｓｔ１〜ｓｔ１６（図６ｓｔ１〜ｓｔ１６）は実
施例１と同様に、それぞれタイミング信号φ1 〜φ16，
反転φ1 〜φ16の期間ごとにトランスファゲート３１〜
４６によって順次サンプリングされ、出力信号ＳＥとし
て入出力切換回路４の読出固定端Ｒへ送出される（図６
ＳＥ）。次に各々１ショットの波形としての出力データ
ＳＥが入出力切換回路４の読出固定端Ｒと入出力端Ｃと
を通りＩＣテスタ部５の演算結果データ比較検査器Ｂに
供給される。
データｓｔ１〜ｓｔ１６（図６ｓｔ１〜ｓｔ１６）は実
施例１と同様に、それぞれタイミング信号φ1 〜φ16，
反転φ1 〜φ16の期間ごとにトランスファゲート３１〜
４６によって順次サンプリングされ、出力信号ＳＥとし
て入出力切換回路４の読出固定端Ｒへ送出される（図６
ＳＥ）。次に各々１ショットの波形としての出力データ
ＳＥが入出力切換回路４の読出固定端Ｒと入出力端Ｃと
を通りＩＣテスタ部５の演算結果データ比較検査器Ｂに
供給される。
【００３１】このときに、シフトレジスタよりなるデー
タ順次出力回路３の出力データＳＥの波形は前述したよ
うに図６に示す波形となり、ｓｔ１〜ｓｔ１６の波形が
各々１ショットの波形としてＳＥに示される。ここで特
に第１の実施例と異なるのは、この信号ＳＥの第１段の
出力、つまりｓｔ１の出力開始時間がトリガー信号ＴＲ
ＩＧとスタート信号φ0 により決定されるだけではな
く、第２段目以後の各々の１ショット信号幅及び信号間
隔においてもトリガー信号ＴＲＩＧによりそれぞれ決定
されることにある。
タ順次出力回路３の出力データＳＥの波形は前述したよ
うに図６に示す波形となり、ｓｔ１〜ｓｔ１６の波形が
各々１ショットの波形としてＳＥに示される。ここで特
に第１の実施例と異なるのは、この信号ＳＥの第１段の
出力、つまりｓｔ１の出力開始時間がトリガー信号ＴＲ
ＩＧとスタート信号φ0 により決定されるだけではな
く、第２段目以後の各々の１ショット信号幅及び信号間
隔においてもトリガー信号ＴＲＩＧによりそれぞれ決定
されることにある。
【００３２】このため、ＳＥ信号の各々の各ｓｔ１〜ｓ
ｔ１６のデータ確定状態でのレベルを演算結果データ比
較検査器Ｂにて次々と任意のタイミングで比較検査すれ
ばよい。そしてこの比較検査の為の時間はメモリテスト
の時間に比べ非常に短く設定できる。
ｔ１６のデータ確定状態でのレベルを演算結果データ比
較検査器Ｂにて次々と任意のタイミングで比較検査すれ
ばよい。そしてこの比較検査の為の時間はメモリテスト
の時間に比べ非常に短く設定できる。
【００３３】また、第２の実施例では１６個の全ての読
出データｓｔ１〜ｓｔ１６が同一であるので、書込デー
タ発生器Ａと演算結果データ比較検査Ｂを一つずつ設け
るだけで１６個の入出力ポートに対応する複数のメモリ
セルのメモリ書込・読出特性のメモリテストが可能とな
る。
出データｓｔ１〜ｓｔ１６が同一であるので、書込デー
タ発生器Ａと演算結果データ比較検査Ｂを一つずつ設け
るだけで１６個の入出力ポートに対応する複数のメモリ
セルのメモリ書込・読出特性のメモリテストが可能とな
る。
【００３４】
【発明の効果】以上説明したように本発明は、被テスト
メモリＩＣに書込むテストデータを発生させる１組の書
込データから、入出力切換回路と書込データ分岐回路を
介して同時に書込み、被テストメモリＩＣの複数の出力
ポートＩ／Ｏから同時に読み出されるデータをデータ順
次出力回路により１本にまとめ順次時分割で出力され、
入出力切換回路を介して１組の演算結果データ比較検査
器で順次比較するので、多数の入出力ポートＩ／Ｏを有
する被テストメモリＩＣ１を同時に多数テストでき、テ
スト効率がよいという効果を有する。
メモリＩＣに書込むテストデータを発生させる１組の書
込データから、入出力切換回路と書込データ分岐回路を
介して同時に書込み、被テストメモリＩＣの複数の出力
ポートＩ／Ｏから同時に読み出されるデータをデータ順
次出力回路により１本にまとめ順次時分割で出力され、
入出力切換回路を介して１組の演算結果データ比較検査
器で順次比較するので、多数の入出力ポートＩ／Ｏを有
する被テストメモリＩＣ１を同時に多数テストでき、テ
スト効率がよいという効果を有する。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例のデータ順次出力回路の回路図で
ある。
ある。
【図３】図１と図２に示す第１の実施例の動作を説明す
るための波形図である。
るための波形図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】第２の実施例のデータ順次出力回路の回路図で
ある。
ある。
【図６】図４と図５に示す第２の実施例の動作を説明す
るための波形図である。
るための波形図である。
【図７】従来の半導体メモリＩＣ試験装置の一例を示す
ブロック図である。
ブロック図である。
１ 被テストメモリＩＣ ２ 書込データ分岐回路 ３ データ順次出力回路 ４ 入出力切換回路 ５ ＩＣテスタ部 ６ 接続部 ７ メモリＩＣ試験装置 Ａ 書込データ発生器 Ｂ 演算結果データ比較検査器 ＳＥ データ順次出力回路の出力データ ＳＴ 書込データ ｓｔ１〜ｓｔ１６ 読出データ
Claims (3)
- 【請求項１】 単一のテスト用の書込データを発生する
書込データ発生器と、前記テスト用の書込データを読込
んだ複数の被テスト用メモリＩＣのメモリセルから読出
した複数の読出データを所定の期間ごとに基準データと
順次比較する演算結果データ比較検査器とを有するＩＣ
テスタ部と、前記テスト用の書込データを入出力切換端
から入力して書込固定端から出力し、前記メモリセルか
ら読出した複数の読出データを読出固定端から入力して
前記入出力切換端から出力する入出力切換回路と、前記
書込固定端から入力する単一の前記書込データを前記被
テスト用メモリＩＣの複数の入出力ポートに分岐して供
給することにより前記メモリセルに書き込む書込データ
分岐回路と、前記複数の入出力ポートを介して前記メモ
リセルから読出した前記複数の読出データを外部信号に
同期して入力するとともに順次データに変換して前記読
出固定端へ出力するデータ順次出力回路とを有する半導
体メモリＩＣ試験装置。 - 【請求項２】 前記データ順次出力回路から順次出力す
る複数の前記読出データは、前記外部信号により第１番
目の読出データの出力タイミングのみ任意の時間で決定
でき、第２番目以降の読出データは第１番目の読出デー
タに続いて出力されるデータ順次出力回路であることを
特徴とする請求項１に記載の半導体メモリＩＣ試験装
置。 - 【請求項３】 前記データ順次出力回路から順次出力す
る複数の前記読出データは、前記外部信号によりその出
力タイミングがそれぞれ任意の時間で決定できるデータ
順次出力回路であることを特徴とする請求項１に記載の
半導体メモリＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184835A JP2864880B2 (ja) | 1992-07-13 | 1992-07-13 | 半導体メモリｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4184835A JP2864880B2 (ja) | 1992-07-13 | 1992-07-13 | 半導体メモリｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628892A JPH0628892A (ja) | 1994-02-04 |
| JP2864880B2 true JP2864880B2 (ja) | 1999-03-08 |
Family
ID=16160144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4184835A Expired - Lifetime JP2864880B2 (ja) | 1992-07-13 | 1992-07-13 | 半導体メモリｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864880B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101184312B1 (ko) | 2007-05-14 | 2012-09-21 | 가부시키가이샤 어드밴티스트 | 시험 장치 |
-
1992
- 1992-07-13 JP JP4184835A patent/JP2864880B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628892A (ja) | 1994-02-04 |
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|---|---|---|---|
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