JPH10188597A - メモリ試験装置 - Google Patents

メモリ試験装置

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JPH10188597A
JPH10188597A JP8339206A JP33920696A JPH10188597A JP H10188597 A JPH10188597 A JP H10188597A JP 8339206 A JP8339206 A JP 8339206A JP 33920696 A JP33920696 A JP 33920696A JP H10188597 A JPH10188597 A JP H10188597A
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair

Abstract

(57)【要約】 【課題】 並列入力、並列出力型メモリと直列入力、直
列出力型メモリを試験するメモリ試験装置において、直
列入力、直列出力型メモリを試験する場合に直列に出力
される読み出し出力データのフェイルをビット方向に仕
分けして不良解析メモリに記憶させ、不良ビット位置を
特定できるＩＣ試験装置を提供する。 【解決手段】 論理比較器の出力側に設けられ、被試験
メモリの端子の出力を選択して取り出すフェイルマルチ
プレクサと不良解析メモリとの間にビットセレクタを設
け、直列入力、直列出力型メモリの試験時はこのビット
セレクタによってフェイルマルチプレクサから出力され
る直列フェイルデータをビット方向に仕分けして不良解
析メモリに与え、不良解析メモリに不良ビット位置を記
憶できるように構成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は並列入力及び並列
出力型のメモリと直列入力及び直列出力型のメモリのい
ずれでも試験し、その不良セルの位置を区別して記憶
し、不良解析を行うことができるメモリ試験装置に関す
る。
【０００２】
【従来の技術】一般的なメモリはアドレス入力端子及び
データの入力端子、出力端子はアドレス信号のビット数
及び書き込み及び読み出すデータのビット数に対応した
数の端子を具備し、これら複数の端子に並列アドレス信
号及び並列データを入力して記憶させ、その記憶を並列
データとして読み出して並列の期待値データと論理比較
し、その並列フェイルデータを不良解析メモリに与えて
不良セルの位置を不良解析メモリのビット位置に対応さ
せて記憶し、不良解析等に利用される。
【０００３】一方、メモリの端子数を可及的に少なくし
たメモリが考えられている。このメモリはメモリの内部
にＳＣＡＮチェーンと呼ばれるシフトレジスタ列が設け
られ、このシフトレジスタ列の先頭の入力端子が外部に
導出され、この入力端子からアドレス信号と書き込むべ
きデータを直列信号で入力し、その直列信号で入力した
データを各アドレス毎に記憶させ、その読み出しデータ
をシフトレジスタ列に並列信号で取り込んで、シフトレ
ジスタを駆動することによりシフトレジスタの出力端子
から直列信号で出力する。このように直列入力及び直列
出力型とすることにより可及的に端子の数を少なくでき
る利点が得られる。
【０００４】図４にその直列入力及び直列出力型メモリ
の内部構造を示す。図中１２は被試験メモリとなる直列
入力及び直列出力型メモリの全体を示す。１２Ａはこの
被試験メモリ１２に内蔵したメモリセルアレイを示す。
このメモリセルアレイ１２Ａには入力端子Ｔ０〜Ｔ３を
具備し、外部入力端子ＩＮから入力された直列データを
直列に接続されたシフトレジスタＲ０，Ｒ１，Ｒ２，Ｒ
３に入力し、この直列データを各シフトレジスタＲ０〜
Ｒ３にストアさせ、各シフトレジスタＲ０〜Ｒ３からメ
モリセルアレイ１２Ａに並列信号で書き込む。
【０００５】メモリセルアレイ１２Ａの読み出し出力は
出力端子Ｔ４〜Ｔ７に出力され、この出力端子Ｔ４〜Ｔ
７に出力された読み出し出力をシフトレジスタＲ４〜Ｒ
７にストアさせ、このシフトレジスタＲ４〜Ｒ７にスト
アされた読み出し出力をシフトレジスタＲ４〜Ｒ７で順
次直列データとしてシフトさせ、外部出力端子ＯＵＴか
ら直列信号として出力される。
【０００６】図５にメモリ試験装置の概略の構成を示
す。図中１１はパターン発生器を示す。このパターン発
生器１１はアドレスパターン信号の出力端子群１１Ａ
と、試験パターン信号出力端子群１１Ｂと、期待値デー
タ出力端子群１１Ｃとを有し、被試験メモリ１２が並列
入力、並列出力型のメモリの場合はこれら出力端子群１
１Ａ，１１Ｂ，１１Ｃからそれぞれ並列アドレスパター
ン信号、並列試験パターン信号、並列期待値データ信号
がそれぞれ出力される。
【０００７】被試験メモリ１２から読み出した出力デー
タは論理比較器１３の一方の入力端子群１３Ａに入力さ
れる。論理比較器１３の他方の入力端子群１３Ｂにはパ
ターン発生器１１から期待値データが与えられ、論理比
較器１３において被試験メモリ１２の出力データと期待
値とを比較する。論理比較器１３の比較出力はフェイル
マルチプレクサ１４で必要なビットのフェイルデータを
選択して取り出し、その選択したビットのフェイルデー
タを不良解析メモリ１５に入力し、不良の発生位置（ア
ドレス）を記憶させる。つまり、不良解析メモリ１５は
パターン発生器１１から出力されて被試験メモリ１２に
与えられるアドレスパターン信号がアドレスセレクタ１
６を通じて与えられる。
【０００８】ここでアドレスセレクタ１６とフェイルマ
ルチプレクサ１４との機能について説明する。被試験メ
モリ１２の記憶容量は各種の容量のものを試験する必要
がある。これに対し不良解析メモリ１５の記憶容量は機
種によって決められており、固定である。従って不良解
析メモリ１５の記憶容量が被試験メモリ１２の記憶容量
より小さい場合も生じる。
【０００９】このような場合でも試験結果を記憶できる
ように、フェイルマルチプレクサでは被試験メモリ１２
の出力端子を特定し、選択できるようにし、特定した端
子の論理比較結果だけを不良解析メモリ１５に取り込む
ことができるように構成している。従って選択した端子
の範囲と、アドレスの範囲を合わせるためにアドレスセ
レクタ１６でもアドレス信号のビットを選択し、アドレ
スの領域を特定している。以上の説明は通常の並列入力
及び並列出力型のメモリを試験する場合の動作である。
【００１０】次に直列入力及び直列出力型のメモリを試
験する場合の動作について説明する。直列入力、直列出
力型のメモリを試験する場合には、パターン発生器１１
は各出力端子群１１Ａ，１１Ｂ，１１Ｃの中の各１つの
出力端子から直列のアドレスパターン信号及び直列の試
験パターン信号、直列の期待値データを出力する。論理
比較器１３は被試験メモリ１２から出力される直列デー
タと直列の期待値データとを論理比較し、その論理比較
結果（フェイルデータ）をフェイルマルチプレクサ１４
を通じて不良解析メモリ１５に入力される。このフェイ
ルデータは直列信号である。その直列のフェイルデータ
はフェイルマルチプレクサ１４で選択した１つの端子の
データとして不良解析メモリ１５の１つの入力端子に供
給される。
【００１１】パターン発生器１１のアドレス信号出力端
子群１１Ａの中の１つの端子から出力された直列のアド
レスパターン信号は必要に応じてアドレスセレクタ１６
においてシリアル−パラレル変換して並列信号に変換さ
れ、その並列アドレス信号を不良解析メモリ１５のアド
レス入力端子に与え、不良解析メモリ１５をアクセスす
る。
【００１２】
【発明が解決しようとする課題】上述したように、従来
のメモリ試験装置によって直列入力、直列出力型のメモ
リを試験した場合、不良解析メモリ１５にはフェイルデ
ータが直列信号のまま供給され、この直列フェイルデー
タが各アドレスの１ビットの記憶セルに書き込まれるか
ら、不良が発生したビット位置（メモリセル内のセルの
位置）を特定して記憶することができない不都合が生じ
る。つまり、時系列方向に連なる複数ビットの直列フェ
イルデータは１ビットの記憶セルに記憶されるため、不
良を表す「１」論理が書き込まれても、どのビットにフ
ェイルが発生したのかを特定できない不都合が生じる。
従って直列入力、直列出力型メモリを試験し、その不良
位置を特定する作業に時間が掛かる欠点が生じる。
【００１３】この発明の目的は並列入力、並列出力型の
メモリと、直列入力、直列出力型のメモリの双方を試験
するメモリ試験装置において、直列入力、直列出力型の
メモリを試験する場合でも、不良解析メモリには不良が
発生したビットを特定して記憶することができるメモリ
試験装置を提供しようとするものである。
【００１４】
【課題を解決するための手段】この発明では並列入力、
並列出力型のメモリと、直列入力、直列出力型のメモリ
の双方を試験するメモリ試験装置において、フェイルマ
ルチプレクサ１４と不良解析メモリ１５との間にフェイ
ルマルチプレクサ１４から出力される直列フェイルデー
タをビット方向に展開するビットセレクタを設け、この
ビットセレクタでビット方向に展開したフェイルデータ
を不良解析メモリに入力し、不良解析メモリに被試験メ
モリの不良セル位置を記憶させる構成としたものであ
る。
【００１５】従ってこの発明によれば、直列入力、直列
出力型のメモリを試験した場合も、不良解析メモリには
不良のセル位置を記憶することができる。よって直列入
力及び直列出力型のメモリでも不良セルの位置を解析で
きる利点が得られる。
【００１６】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図５と対応する部分には同一符号を付し、その重複
説明は省略するが、この発明ではフェイルマルチプレク
サ１４と不良解析メモリ１５との間に、ビットセレクタ
１７を設けた構成を特徴とするものである。
【００１７】ビットセレクタ１７は例えば図２に示すよ
うに複数のアンドゲートＧ１，Ｇ２，Ｇ３，Ｇ４……
と、一致検出回路Ｘ１，Ｘ２，Ｘ３……と、この一致検
出回路Ｘ１，Ｘ２，Ｘ３……にビット位置を設定するた
めのビットセレクトレジスタＲ１，Ｒ２，Ｒ３……とに
よって構成することができる。この実施例では図３に示
すように１テストサイクルの間に時系列方向に０，１，
２，３の４つアドレスを設定した場合を示す。従ってビ
ットセレクタ１７を構成するアンドゲートはＧ１〜Ｇ
４，一致検出回路はＸ１〜Ｘ４，ビットセレクトレジス
タはＲ１〜Ｒ４の各４個で構成される。
【００１８】直列入力、直列出力型メモリを試験する状
態ではフェイルマルチプレクサ１４は論理比較器１３の
出力端子の中から被試験メモリ１２の出力端子に対応す
る端子を入力端子として選択し、その選択した入力端子
IP1 を複数の出力端子OP1 〜OP4 に接続した状態に設定
する。フェイルマルチプレクサ１４が選択する出力端子
OP1 〜OP4 はアドレスセレクタ１８で選択した不良解析
メモリ１５のアドレス領域に書き込みを行う入力端子
（ビット位置）に対応付けされる。
【００１９】従ってフェイルマルチプレクサ１４の各出
力端子OP1 〜OP4 には論理比較器１３から出力される図
３Ｃに示すフェイルデータF0-0，F0-1，F0-2，F0-3……
が連続して出力され、各フェイルデータはアンドゲート
Ｇ１，Ｇ２，Ｇ３，Ｇ４の一方の入力端子に供給され
る。ビットセレクタレジスタＲ１，Ｒ２，Ｒ３，Ｒ４に
は読みだしデータD0-0，D0-1，D0-2，D0-3に付された各
時系列方向のビットアドレス０，１，２，３を設定し、
その設定値を一致検出回路Ｘ１，Ｘ２，Ｘ３，Ｘ４に供
給する。
【００２０】一致検出回路Ｘ１〜Ｘ４の他方の入力端子
には被試験メモリ１２から読み出した出力データに付随
するビットアドレスを供給する。アドレスセレクタ１８
から出力されるビットアドレスが（０）の場合は一致検
出回路Ｘ１から「１」論理の一致検出信号が出力され、
この一致検出信号がアンドゲートＧ１に与えられ、アン
ドゲートＧ１が開かれる。よってこの時点で論理比較器
１３から出力されているフェイルデータF0-0を不良解析
メモリ１５の１ビット目の入力端子Ｔ１に出力する。
【００２１】アドレスセレクタ１８から出力されるビッ
トアドレスが（１）の場合は一致検出回路Ｘ２から
「１」論理が出力され、アンドゲートＧ２に供給され
る。従ってアンドゲートＧ２はフェイルデータF0-1を取
り出して不良解析メモリ１５の入力端子Ｔ２に入力す
る。このようにしてフェイルデータF0-0，F0-1，F0-2，
F0-3はそれぞれビット方向に展開されて不良解析メモリ
１５に入力される。不良解析メモリ１５は図３Ｆに示す
書き込みタイミングパルスで書き込みを行う。尚、不良
解析メモリ１５には従来よりリード／ライト機能を具備
し、不良を表す「１」論理のフェイルデータを書き込ん
だアドレスのビット位置には書き込みを禁止する機能を
具備している。従ってテストサイクル内においてフェイ
ルデータF0-0，F0-1，F0-2，F0-3を順次時間方向にずら
して書き込みを実行しても、以前に不良を表す「１」論
理を書き込んだアドレスのビット位置には書き込みが禁
止され、フェイルデータが消去されないように構成され
ている。また、並列入力、並列出力型メモリを試験する
場合にはビットセレクトレジスタＲ１，Ｒ２，Ｒ３，Ｒ
４にはビットアドレス（０）を設定する。従ってこの設
定により各テストサイクル毎に毎回ゲートＧ１〜Ｇ４が
開に制御され、各テストサイクル毎に並列フェイルデー
タの不良解析メモリ１５に入力され、書き込まれる。
【００２２】
【発明の効果】以上説明したように、この発明によれば
並列入力、並列出力型メモリと直列入力、直列出力型メ
モリのいずれでも試験することが出きるメモリ試験装置
において、直列入力、直列出力型メモリの試験結果（フ
ェイルデータ）をビットセレクタ１７でビット方向に仕
分けして不良解析メモリ１５に供給して記憶させる構成
としたから、直列出力型メモリの場合でも不良ビット位
置を区別して不良解析メモリ１７に記憶させることがで
きる。
【００２３】従って直列入力、直列出力型メモリの不良
解析中、短時間に行うことが出きる利点が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図。
【図２】この発明の要部の構成を説明するためのブロッ
ク図。
【図３】図２の動作を説明するためのタイミングチャー
ト。
【図４】直列入力・直列出力型メモリの構成を説明する
ためのブロック図。
【図５】従来の技術を説明するためのブロック図。
【符号の説明】
１１ パターン発生器 １２ 被試験メモリ １３ 論理比較器 １４ フェイルマルチプレクサ １５ 不良解析メモリ １６ アドレスセレクタ １７ ビットセレクタ １８ アドレスセレクタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 Ａ．並列入力及び並列出力型の被試験メ
    モリに対しては並列アドレスパターン信号、並列試験パ
    ターン信号、並列期待値データを出力し、直列入力及び
    直列出力型の被試験メモリに対しては直列アドレスパタ
    ーン信号、直列試験パターン信号、直列期待値データを
    出力するパターン発生器と、 Ｂ．被試験メモリの出力と期待値データとを比較する論
    理比較器と、 Ｃ．この論理比較器から出力されるフェイルデータの中
    から所望のビットのデータを選択して取り出すフェイル
    マルチプレクサと、 Ｄ．このフェイルマルチプレクサで取り出されたフェイ
    ルデータを記憶する不良解析メモリと、 Ｅ．上記フェイルマルチプレクサと不良解析メモリとの
    間に挿入され、上記直列入力及び直列出力型の被試験メ
    モリを試験する場合に上記フェイルマルチプレクサから
    出力される直列フェイルデータを各ビットアドレス方向
    に展開したフェイルデータに変換し、直列入力及び直列
    出力型被試験メモリの不良セル位置を不良解析メモリに
    記憶させるビットセレクタと、によって構成したことを
    特徴とするメモリ試験装置。
JP8339206A 1996-12-19 1996-12-19 メモリ試験装置 Pending JPH10188597A (ja)

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