JPH03102274A - シリアルアクセスメモリのテスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はシリアルアクセスメモリ（以下、ＳＡＭと称
する）のテスト回路に関し、特に、アドレスをシリアル
にアクセスするＳＡＭのテストを容易化するようなテス
ト回路に関する。

［従来の技術］ 第１６図は従来のＳＡＭテスト回路によってＳＡＭをテ
ストする場合の結線図であり、第１７図は第１６図に示
したＳＡＭテスト回路の具体例を示すブロック図である
。なお、第１７図に示したＳＡＭテスト回路は、特開昭
６２−２６６６８１号公報に記載されたものである。

まず、第１６図および第１７図を参照して、ＳＡＭをテ
ストする従来のＳＡＭテスト回路について説明する。Ｓ
ＡＭ５およびＳＡＭテスト回路６には、８ビットＮワー
ドのデータＤＩ＜０＞〜Ｄ夏く７〉が与えられる。ＳＡ
Ｍ５から読出されたデータＤｏ＜Ｏ＞〜Ｄｏ＜７＞はＳ
ＡＭテスト回路６に与えられる。ＳＡＭテスト回路６は
第１７図に示すように、ＳＡＭ５への入力データＤＩ＜
０〉と読出データＤｏ＜Ｏ＞，ＤＩ＜１＞とＤｏく１〉
・・・ＤＩ＜７＞とＤＯ＜７＞のそれぞれの一致を判別
するためのＥＸＯＲ回路６０〜６７と、これらのＥＸＯ
Ｒ回路６０〜６７の出力のそれぞれの論理和を求めるた
めのＯＲ回路６８によって構成されていて、ＯＲ回路６
８から出力信号ＥＯが出力される。

次に、第１６図および第１７図に示した従来のＳＡＭテ
スト回路の動作について説明する。なお、ＳＡＭ５は８
ビットＮワードのものが用いられるものとする。テスト
時には、ＳＡＭ５に２Ｎワードの人力データＤＩ＜０＞
〜Ｄ！＜７＞が入力される。この場合、人力データの内
容はＮワードごとに同じように変化する必要がある。人
力されたデータはＳＡＭ５に記憶され、１周期分遅延さ
れて読出データＤＯ＜Ｏ＞〜Ｄｏ＜７＞として出力され
、ＳＡＭテスト回路６に与えられる。

ＳＡＭテスト回路６にも人力データＤＩ＜０＞〜ＤＩ＜
７＞が与えられている。このため、ＳＡＭテスト回路６
には１周期分遅延された読出データと２周期目の入力デ
ータが同時に人力される。

その結果、ＳＡＭ５が正常に動作していて、１周期遅延
されたデータの出力と２周期目の入力データが同じであ
れば、ＳＡＭテスト回路６の出力信号ＥＯは常に“Ｌ”
レベルとなる〇 次に、ＳＡＭ５のメモリセルの一部が不良であり、正常
なデータが読出されない場合には、１周期遅延されたデ
ータの出力と２周期目の入力データとが異なるために、
ＳＡＭテスト回路６の出力信号ＥＯは不良メモリセルを
含むワードを読出したときに“Ｈ゜レベルになる。この
ように、ＳＡＭ５が正常に動作するか否かはＳＡＭテス
ト回路６の出力信号ＥＯをモニタして判断できる。

［発明が解決しようとする課題］ ところで、一般に画像メモリにおいては、その画像デー
タの最下位ビットが一部不正確であっても、人間の視覚
には影響を及ぼさないような場合がある。このようなと
きには、必ずしもＳＡＭ５は全ビット動作する必要はな
く、そのメモリはいずれのビットが不良であるか否かを
知ることによって、ＳＡＭ５を用いたシステムが正常に
動作するか否かを判断することができる。

しかしながら、従来のＳＡＭテスト回路６は第１７図に
示すように、ＥＸＯＲ回路６０〜６７の出力をすべてＯ
Ｒ回路６８に人力しているにすぎないため、或る１ビッ
トだけが不良であるときに、いずれのビットが不良であ
るのか否かを判断することができず、最下位ビットの不
良を不良として扱う必要がないときには使用することが
できなかった。

それゆえに、この発明の主たる目的は、ＳＡＭのビット
不良が起きたとき、いずれのビットが不良であるかを容
易に判断できるようなシリアルアクセスメモリのテスト
回路を提供することである。

この発明の他の目的は、テスト結果を出力するピンの数
がＳＡＭ出力ピンのすべてを直接外部に出したときより
も減らすことができるようなシリアルアクセスメモリの
テスト回路を提供することである。

［課題を解決するための手段］ 第１請求項にかかる発明は、アドレスをシリアルにアク
セスするシリアルアクセスメモリが不良であるか否かを
テストするためのテスト回路であって、シリアルアクセ
スメモリに人力された複数ビットのデータとシリアルア
クセスメモリから読出された複数ビットのデータとのそ
れぞれの一致，不一致を一致判別手段によって判別し、
いずれかのビットの不一致が判別されたことに応答して
、エンコード手段によりその不一致のビットをコード化
して出力するように構成される。

第２請求項にかかる発明は、アドレスをシリアルにアク
セスするシリアルアクセスメモリが不良であるか否かを
テストするテスト回路であって、シリアルアクセスメモ
リに人力された複数ビットのデータとシリアルアクセス
メモリから読出された腹数ビットのデータとのそれぞれ
の一致，不一致を一致判別手段によって判別し、不一致
の判別された不良メモリが所定数以上であるかを不良メ
モリ数判定手段によって判定し、不良と判定されたシリ
アルアクセスメモリの位置を不良メモリ位置エンコード
手段から或る特定のコードとして出力し、不良メモリ数
の判定出力に応答して不良メモリ位置エンコード手段か
ら出力されたコードを不良メモリ位置エンコード選択手
段によって選択し、不良メモリ数の判定出力に応答して
不良メモリビットコード制御手段により不良シリアルア
クセスメモリセルの不良ビットコードを制御するように
構成される。

［作用］ 第１請求項にかかるシリアルアクセスメモリのテスト回
路は、シリアルアクセスメモリに入力された複数ビット
のデータとシリアルアクセスメモリから読出された複数
ビットのデータとがそれぞれ一致しなければ、その不一
致のビットをコード化して出力するようにしたので、不
良ビットが何番目のビットであるかを容易に検出するこ
とができる。

第２請求項の発明にかかるシリアルアクセスメモリのテ
スト回路は、シリアルアクセスメモリに人力された複数
ビットのデータとシリアルアクセスメモリから読出され
た複数ビットのデータとが不一致であれば、不一致の判
別された不良メモリの数を判定し、判定されたシリアル
アクセスメモリの位置を特定のコードとして出力し、そ
のコードを選択するようにしたので、多くの外部出力端
子を必要とすることなく、いずれのシリアルアクセスメ
モリが不良であるかを判別でき、さらにそのシリアルア
クセスメモリのいずれのビットが不良であるかも判定で
きる。

［発明の実施例］ 第１図はこの発明の一実施例の概略ブロック図であり、
第２図は第１図に示したエンコード回路の具体例を示す
ブロック図であり、第３図はエンコード回路から出力さ
れる出力データを表に示した図であり、第４図は同じく
選択同路の一例を示すブロック図であり、第５図は同じ
く判定回路の具体例を示す電気回路図である。

次に、第１図ないし第５図を参照して、この発明の一実
施例の具体的な構成について説明する。

前述の従来例で説明した第１７図と同様にして、ＥＸＯ
Ｒ回路４０〜４７には、それぞれＳＡＭ５の人力データ
ＤＩ＜０＞〜ＤＩ＜７＞と読出データＤｏ＜Ｏ＞〜Ｄｏ
＜７＞が入力され、各Ｅ・ＸＯＲ回路４０〜４７の出力
はエンコード回路１と判定回路２とに与えられる。エン
コード回路１はＥＸＯＲ回路４０〜４７の出力をコード
化するために設けられ、判定回路２はＳＡＭ５から読出
された１ワードのデータのうち、複数ビットが不良であ
るかあるいは１ビットの不良であるかを判別するために
設けられる。エンコード回路１のエンコード出力ＴＯ＜
Ｏ＞〜Ｔｏ＜３＞および判定回路２の出力ＲＯは選択回
路３に与えられる。選択回路３は判定回路２で判定され
た１ビット不良に対する各ビットのコードと、複数ビッ
ト不良時のコードのいずれかを出力するために設けられ
ている。

次に、第２図を参照して、エンコード回路１について説
明する。エンコード回路１は３個の４人力ＯＲ回路１０
．１１および１２を含み、入力されたデータＥ夏＜Ｑ＞
〜ＥＩ＜７＞をエンコードし、第３図に示すような論理
でエンコード信号ＴＯく０〉〜Ｔｏ＜３＞を出力する。

次に、第４図を参照して、選択回路３はｎチャネルＭＯ
ＳトランジスタとｐチャネルＭＯＳ｝ランジスタとを組
合わせたトランスファゲート３０〜３７を含み、トラン
スファゲート３０〜３３のドレインは電源に接続され、
トランスファゲート３４〜３７のドレインにはエンコー
ド回路１の出力がＳｌ＜０＞〜Ｓ　Ｉ＜３＞として入力
される。

トランスファゲート３０〜３７のゲートには、切換信号
ＣＩとして判定回路２の出力が入力されるとともに、イ
ンバータ３８によってＣＩ信号が反転されて人力される
。ＣＩ信号はＳＡＭ５の出力１ワードのうち、不良ビッ
トがＯまたは１個のときには“Ｌ゛レベルとなり、２個
以上の場合には“Ｈ″レベルとなる。このため、ＣＩ信
号が“Ｌ′レベルのときはトランスファゲート３４〜３
７が導通し、Ｓ　Ｉ＜０＞〜Ｓｌ＜３＞がそのままＳＯ
く０〉〜ＳＯ＜３＞として出力される。また、ＣＩ信号
が“Ｈ”レベルのときには、ＳＯ＜０＞〜８０＜３＞の
すべてが“Ｈ”レベルとなる。

次に、第５図を参照して、判定回路２はＳＡＭ５の出力
の１ワードのうち、不良ビットが０あるいは１個だけ存
在する場合か、もしくは２ａ以上存在する場合であるの
かを判定するために設けられる。このために、判定回路
２はｎチャネルＭＯＳトランジスタ２０〜２７とｐチャ
ネルＭＯＳトランジスタ２８とインバータ２つとを含む
。ｎチャネルＭＯＳ｝ランジスタ２０〜２７のそれぞれ
のゲートには、データＲｌ＜０＞〜Ｒｌ＜７＞が与えら
れ、それぞれのソースは接地され、それぞれのドレイン
はインバータ２９の人力に接続される。ｐチャネルＭＯ
Ｓトランジスタ２８のゲートは接地され、ソースはイン
バータ２つの人力に接続され、ドレインは電源に接続さ
れる。

ｐチャネルＭＯＳ｝ランジスタ２８のサイズと、ｎチャ
ネルＭＯＳ｝ランジスタ２０〜２７のサイズは、第ｌの
条件として不良ビットが０または１個のとき、つまりｎ
チャネルＭＯＳ｝ランジスタ２０〜２７が全く導通して
いないとき、もしくは１つだけが導通しているときには
、次段のインバータ２９の論理しきい値よりも高いレベ
ルとなるように、各トランジスタのサイズが決定される
。

さらに、第２の条件として、ＳＡＭ５の出力の１ワード
内に２個以上の不良ビットが存在するとき、各トランジ
スタ２０〜２８のサイズは、次段のインバータ２つの論
理しきい値よりも低いレベルとなるように決定される。

次に、第１図ないし第５図を参照して、この発明の一実
施例の具体的な動作について説明する。

一例として、４ビット目のメモリセルに不良がある場合
について考える。この場合、第１図に示すＥＸＯＲ回路
４４の出力信号ＥＯ＜４＞が“Ｈ”レベルなり、この出
力信号ＥＯ＜４＞は、第２図に示したエンコード回路１
にＥｌ＜４＞として与えられるとともに、判定回路２に
Ｒｌ＜４＞とじて与えられる。エンコード回路１は第３
図から明らかなように、Ｔｏ＜３＞寓０，Ｔｏ＜２＞−
１，Ｔｏ＜１＞−０，Ｔｏ＜０＞−１を出力する。この
コード化信号“０１０１゜は選択回路３に与えられる。

一方、判定回路２は“Ｈ″レベルのＥＯ＜４＞をＲｌ＜
４＞として受け、ｎチャネノレＭＯＳトランジスタ２４
を導通させる。しかし、ｎチャネルＭＯＳ｝−ランジス
タ２０〜２７およびｐチャネルＭＯＳ｝ランジスタ２８
は不良ビットが１つのとき、インバータ２９の論理しき
い値よりも高いレベルとなるようにそれぞれのサイズが
決定されているので、インバータ２９の出力は“Ｌ″レ
ベルとなる。この“Ｌ”レベル１！号はＣＩ信号として
選択回路３に与えられる。選択回路３はＣＩ信号が“Ｌ
＃レベルであるため、トランスファゲート３４〜３７を
導通させる。その結果、エンコード回路１から出力され
た“０１０１″のコード化信号がトランスファゲート３
４〜３７を介して、Ｓ０＜０＞〜ＳＯ＜３＞として出力
される。

もし、不良ビットが２個以上７ｊ在すれば、判定回路２
に含まれるｎチャネルＭＯＳ｝ランジスタ２０〜２７の
うち、対応するトランジスタが導通し、インバータ２つ
から“Ｈ”レベル信号が出力され、選択回路３に与えら
れる。選択回路３はＣＩ信号が′Ｈｍレベルになってト
ランスファゲート３０〜３３を導通させるため、出力信
号ＳＯく０〉〜ＳＯ＜３＞はすべて“Ｈ”レベルになり
、２以上の不良ビッ１・があることを知らせる。

なお、第２図に示したエンコード回路１，第４図に示し
た選択回路３および第５図に示した判定回路２はそれぞ
れ一例であって、他の回路で構成してもよい。

また、上述の実施例では、ＳＡＭ５の出力の１ワード内
に不良ビットがＯまたは１個のときと、２個以上のとき
とで選択回路３から出力されるコードを区別するように
したが、これに限ることなく、任意の不良ビット数に対
応して、エンコード回路１と判定回路２と選択回路３と
を構成してもよい。

上述の第１図ないし第５図に示した失施例のテスト回路
では、１つの半導体集積回路中にテスト回路を複数内蔵
させたとき、１つのテスト回路に対して４つの外部ピン
を必要とするため、非常に多くのテスト外部出力端子が
必要となる。たとえば、１つの半導体集積回路中に、７
つのＳＡＭ５が存在するときに、人力データを７つ同特
に同じものを人力するとすれば、７つのＳＡＭ５の同時
テストが可能となるが、外部テスト用出力端子が２８本
も必要となる。そこで、外部テスト用出力端子をより少
なくできるような実施例について以下に説明する。

第６図はこの発明の他の実施例の全体の構成を示すブロ
ック図である。第６図を参照して、１つの半導体集積回
路内にたとえば７つのＳＡＭ７と、それぞれのＳＡＭ７
に接続されたＳＡＭテスト回路８と、位置コード出力回
路つと、４ビットバスライン５１とが内蔵されている。

ＳＡＭテスト回路８の各出力ＰＯは位置コード出力回路
９に入力され、出力ＣＯは４ビットバスライン５１に人
力される。

第７図は第６図に示したＳＡＭテスト回路の構成を示す
図であり、第８図は第７図に示したトライステート回路
を示す図であり、第９図は第７図に示したトライステー
ト回路を構成するトライステートバッファを示す図であ
り、第１０図はトライステートバッファの回路図であり
、第１１図はトライステートバッファの動作例を表に表
わした図である。

次に、ＳＡＭテスト回路８の構或について説明する。

第７図に示したＳＡＭテスト回路８は、選択回路３の出
力をトライステート回路５３に与えて制御し、１ワード
中に１ビット以上の数の不良メモリが存？’ＥＬたとき
にだけ、そのまま不良ビットコードをＳＡＭテスト回路
８の出力として導出するとともに、ＥＸＯＲ回路４０〜
４７のそれぞれの出力ＥＯ＜Ｏ＞〜ＥＯ＜７＞をＯＲ回
路５２に入力し、その出力ＰＯを出力するとともに、イ
ンバータ５４によって反転してトライステート回路５３
に入力するようにした以外は、前述の第１図に示したＳ
ＡＭテスト回路と同様にして構成される。

トライステート回路５３は第８図に示すように、４つの
トライステートバッフ７５３１を含む。トライステート
バッファ５３１は第９図に示すような記号で表わされ、
第１０図に示すように、インバータ５３２とＮＡＮＤ回
路５３３とＮＯＲ回路５３４とｎチャネルＭＯＳ｝ラン
ジスタ５３５，５３６とによって構成される。トライス
テート回路５３は第１１図に示すように、その人力ＡＩ
に“０“が入力されたとき、反転入力Ｃ　Ｉ　＜Ｑ＞〜
ＣＩ＜３＞がそのままＣＯ＜Ｏ＞〜ＣＯ＜３＞として出
力される。人力ＡＩが“１″のときには、出力ＣＯく０
〉〜ＣＯく３〉はＨｉ−ｚ（ハイインピーダンス〉状態
になる。

第１２図はこの実施例の特徴となるｔｉＩ．置コード出
力回路の構或を示す図であり、第１３図は第１２図に示
した不良メモリビットコード制御回路を示す図であり、
第１４図は沁１２図に示した不良メモリ位置エンコード
回路を示す図であり、第１５図は第１２図に示した不良
メモリ位置コード選択回路の動作例を表で表わした図で
ある。

第１２図に示した位置コード出力回路９は、複数のＳＡ
Ｍテスト回路８の出力を各ＳＡＭ７に対応するコードに
変換して、少ない外部テスト用出力端子でいずれのＳＡ
Ｍ７が不良であるかを判断することができるように設け
られる。ここで、前提として、不良のＳＡＭ７の数が２
つ以上の場合には、それらのＳＡＭ７の位置を示すコー
ドを出力するのではなく、２つ以上の不良のＳＡＭ７が
存在しているというコードを出力する。

第１２図を参照して、不良メモリ位置エンコード回路９
２には、第７図に示したＳＡＭテスト回路８の出力ｐｏ
＜ｏ＞〜ＰＯ＜６＞が人力される。

この出力ＰＯ＜Ｑ＞〜ＰＯ＜６＞は１つのＳＡＭ７に対
して、或るワードにおいて不良ビットが存在するときに
だけ（１つ以上）“１”になる。この説明においては、
１つの半導体集積回路中に、第６図に示すように７つの
ＳＡＭ７が存在している場合を例として挙げているため
、人力としては７つのＳＡＭテスト回路８からの出力が
あるので、ｐｏ＜ｏ＞〜ＰＯ＜６＞の７ビットがＰＩＣ
Ｏ＞〜ＰＩ＜６＞とじて入力される。この不良メモリ位
置エンコード回路９２は第１４図に示すように、３つの
ＯＲ回路１０．１１および１２を含み、その動作は第１
５図に示すごとくになる。

不良メモリ数判定回路９３は前述の第４図と同様にして
構成される。また、不良メモリ位置コード選択回路９４
は前述の第５図と同様にして構威され、不良メモリビッ
トコード制御回路９１は第１３図に示すように、ｎチャ
ネルＭＯＳ｝ランジスタとｐチャネルＭＯＳトランジス
タとを組合わせたトランスファゲート９１１〜９２６を
含む。

トランスファゲート９１１〜９１４のドレインは接地さ
れ、トランスファゲート９１５〜９１８のドレインは電
源に接続され、トランスフ７ゲート９１９〜９２２のド
レインはバスライン５１に接続される。トランスファゲ
ート９２３のドレインはトランスファゲート９１１と９
１９のソースに接続され、トランスファゲート９２４の
ドレインはトランスファゲート９１２と９２０のソース
に接続され、トランスファゲート９２５のドレインはト
ランスファゲート９１３と９２１のソースに接続され、
トランスファゲート９２６のドレインはトランスファゲ
ート９１４と９２２のソースに接続される。

トランスファゲート９１１〜９１４および９１９〜９２
２のゲートには、第１２図に示したＯＲ回路９５の出力
Ｈ！とこのＨｌをインバータ９２７で反転した反転出力
が与えられる。この８１は第１３図に示すＡＮＤ回路９
２８の一方人力端にも与えられ、他方人力端には第１２
図に示す不良メモリ数判定回路９３の出力ＸＯが与えら
れる。

ＡＮＤ同路９２８の出力とこのＡＮＤ回路９２８の出力
をインバータ９２９で反転した出力とがトランスファゲ
ート９１５〜９１８および９２３〜９２６のゲートに与
えられる。

次に、不良メモリビットコード制御回路９１の動作につ
いて説明する。複数のＳＡＭ７のうちの１つでも不良が
存在しているとき、つまりＰＯ＜０〉〜ＰＯ＜６＞に１
つ以上“１゜がＧ在するときには、不良メモリのどのビ
ットが不良になっているかを出力するための４ビットの
バスライン５ｌの情報が不良メモリピットコード制御回
路９１のノードＧＭ＜　０　＞〜ＧＭ＜３＞に伝達され
る。

また、複数のＳＡＭ７のすべてが不良でないときには、
ノードＧＭ＜０＞〜ＧＭ＜３＞はすべて゛０“になる。

不良メモリ数判定回路９３の出力ＸＯが“０“のとき、
すなわち複数のＳＡＭ７に２以上の不良メモリが存在す
るときには、不良メモリビットコード制御同路９１の各
出力Ｃｏ＜０＞〜Ｃｏ＜３〉のすべてが“１゛とじて出
力される。また、不良メモリ数がＯまたは１つのときに
は、ノードＧＭく０〉〜ＧＭ＜３＞のデータがそのまま
出力される。

次に、１つの半導体集積回路内にＳＡＭ７のうちの不良
メモリが２つ以上７ｔ在する場合について、不良メモリ
数判定回路９３の不良メモリ位置コード選択回路９４を
含めて説明する。不良メモリ数判定回路９３は第５図と
同様にして構成され、各ＳＡＭテスト回路８からの出力
ＰＯ＜０＞〜ｐｏく６〉のうち、不良メモリが２以上あ
る場合、すなわち、ｐｏ＜Ｑ＞〜ＰＯ＜６＞に２以上“
ｌ”が存在するときには、インバータ２つの入力である
ノードＸＭが“Ｏ゜と認識されるように、インバータ２
つの論理しきい値が最適値（ｐチャネルトランジスタと
ｎチャネルトランジスタのサイズと相互の比）に設定す
る必要がある。また、各ＳＡＭ７のうち不良メモリが０
または１つだけの場合、すなわちＰＯ＜０＞〜ＰＯ＜６
＞のうち“１″が０あるいは１つだけしか存在しないと
きには、ノードＸＭが“１”であると認識されるように
インバータ２つの論理しきい値が最適値となるように設
定する必要がある。

不良メモリ位置コード選択回路９４は第４図と同様にし
て構成され、１つの半導体集積回路における２以上のＳ
ＡＭ７が不良である場合、不良メモリ数判定回路９３の
出力ＸＯが“１′となり、その出力がすべて“１゜とな
る。つまり、■〈ｏ＞−１，ｖ＜１＞−１，ｖ＜２＞−
１，Ｖ＜３＞＝１となる。また、不良メモリの数が０ま
たは１つの場合には、不良メモリ数判定回路９３の出力
ＸＯが“Ｏ“となり、このｔａ号が不良メモリ位置コー
ド選択回路９４に与えられ、不負メモリ位置エンコード
回路９２の出力がそのまま出力される。

上述のごとく、この実施例によれば、１つの半導体集積
回路内に複数のＳＡＭ７が存在するとき、それぞれが不
良であるか否かをすべて同時にテストすることができる
。すなわち、不良メモリ位置コード選択同路９４の出力
ｖく３〉〜Ｖく０〉を外部から観測することにより、Ｓ
ＡＭ７が２つ以上不良であるかあるいは不良が全く存在
しないかあるいは不良が１の場合には、その不良がどの
位置のＳＡＭ７であるかを判定できる。たとえば、不良
メモリが０であればｖ＜３＞−０，Ｖ＜２＞−０，Ｖ＜
１＞−０，Ｖ＜０＞−０となり、不良メモリが２以上あ
れば、Ｖ＜３＞−１，Ｖ＜２＞−ＩｇＶ＜１＞−１，Ｖ
＜０＞−１となり、不良メモリが１つのとき、たとえば
第６図に示したＳＡＭ７のうちＡ−２が不良であれば、
ｖ＜３＞−０，Ｖ＜２＞−１，Ｖ＜１＞−１，Ｖ＜０＞
−１となる。

さらに、不良メモリビットコード制御回路９１の出力Ｃ
ｏ＜３＞〜ＣＯ＜Ｏ＞を外部から観測することにより、
どのビットが不良であるかを判別することができる。す
なわち、不良ビットが１っのとき、たとえばＣＯ＜２＞
が不良であれば、ＣＯ＜３＞−０，ＣＯ＜２＞＝１，Ｃ
Ｏ＜１＞−０．ｃｏ＜ｏ＞−ｏとなり、不良ビットがＯ
であれば，ＣＯ＜３＞−０，Ｃｏ＜２＞−０．ＣＯ＜１
＞−０，ＣＯ＜１．＞−０となり、不良ビットが２以上
であれば、ＣＯ＜３＞−１，Ｃｏ＜２＞−Ｌ　　ＣＯ＜
１＞−１，Ｃｏ＜０＞−１となる。したかって、この実
施例によれば、外部出力端子を８個設ければよいことに
なる。

なお、上述の実施例では、不良メモリビットコード制御
回路９１を第１３図に示すように構成し、不良メモリ位
置エンコード囲路９２を第１４図に示すように構成し、
不良メモリ数判定］１！１路９３を第５図に示すように
構威し、不良メモリ位置コード選択回路９４を第４図に
示すように構成Ｌ，たが、これに限ることなく、他の同
路によって構成してもよい。

また、」ユ述の実施例では、Ｓ　Ａ　ｋ＄　７の出力の
１ワード内に不良ビットが０または１つのときと、２つ
以上のときとで分けるようにしたが、これに限定される
ものではなく、１．１′：意の不良ビット数の分割に対
応して各回路を構成してもよい。同様にして、複数のＳ
ＡＭ７のうちの不良メモリが０または１つのときと、２
つ以上のときとで分けるようにしたが、これに限定され
るものではなく、任意の不良ＳＡＭ数の分割数に対応し
て各回路を構成するようにしてもよい。

［発明の効東〕 以上のように、第１詰求瑣にかかる発明によれば、シリ
アルアクセスメモリに人力された複数ビットのデータと
シリアルアクセスメモリから読出された複数ビットのデ
ータとのそれぞれの一致，不一致を判別し、不一致を判
別したことに応答して、その不一致のビットをコード化
して出力するようにし７たので、いずれのビットが不良
であるかを容易に判断することができる。

第２請求項にかかる発明によれば、不良メモリ数が所定
数以上であることが判別されたことに応答して、不良と
判定されたシリアルアクセスメモリの位置を示す特定の
コードを選択して出力するようにしたので、多くの外部
出力端子を出力せず、いずれのシリアルアクセスメモリ
が不良であるかを判別でき、さらにそのシリアルアクセ
スメモリのいずれのビットが不良であるかも容易に判定
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の概略ブロック図である。 第２図は第１図に示したエンコード回路の兵体的なブロ
ック図である。第３図はエンコード同路から出力される
データの論理表を示す図である。第４図は第１図に示し
た選択回路の具体例を示すブロック図である。第５図は
第１図に示した判定回路の具体例を示すブロック図であ
る。第６図はこの発明の他の尖施例の全体の構或を示す
概略ブロック図である。第７図は第６図に示したＳＡＭ
テスト回路の構成を示すブロック図である。 第８図は第７図に示したトライステート回路を示す図で
ある。第９図は第７図に示したトライステート回路を構
成するトライステートバッファの記号を示す図である。 第１０図はトライステートバッファの回路図である。第
１１図はトライステートバッファの動作例を表に表わし
た図である。第１２図は第６図に示した位置コード出力
回路の構成を示すブロック図である。第１３図は第１２
図に示した不良メモリビットコード制御回路を示す具体
的なブロック図である。第１４図は第１２図に示した不
良メモリ位置エンコード回路の具体例を示すブロック図
である。第１５図は第１４図に示した不良メモリ位置エ
ンコード回路の動作例を表で表わした図である。第１６
図は従来のＳＡＭテスト回路の結線図である。第１７図
は第１６図に示したＳＡＭテスト同路の具体例を示すブ
ロック図である。 図において、１はエンコード回路、２は判定回路、３は
遣択回路、７はＳＡＭ，８はＳＡＭテスト回路、９は位
置コード出力回路、１０〜１２，５２．９５はＯＲ回路
、２０〜２７はｎチャネルＭＯＳトランジスタ、２８は
ｐチャネルＭＯＳトランジスタ、２９．３８，５３２，
９２７，９２９はインバータ、３０〜３７，９１１〜９
２６はトランスファゲート、４０〜４７はＥＸＯＲ回路
、９１は不良メモリビットコード制御回路、９２は不良
メモリ位置エンコード回路、９３は不良メモリ数判定回
路、９４は不良メモリ位置コード選択回路、５３３はＮ
ＡＮＤ回路、５３４はＮＯＲ回路、９２８はＡＮＤ回路
を示す。

Claims (2)

【特許請求の範囲】
1. （１）アドレスをシリアルにアクセスするシリアルアク
   セスメモリが不良であるか否かをテストするためのテス
   ト回路であって、 前記シリアルアクセスメモリに入力された複数ビットの
   データと、該シリアルアクセスメモリから読出された複
   数ビットのデータとのそれぞれの一致、不一致を判別す
   る一致判別手段、および前記一致判別手段がいずれかの
   ビットの不一致を判別したことに応答して、その不一致
   のビットをコード化して出力するエンコード手段を備え
   た、シリアルアクセスメモリのテスト回路。
2. （２）アドレスをシリアルにアクセスするシリアルアク
   セスメモリが不良であるか否かをテストするためのテス
   ト回路であって、 前記シリアルアクセスメモリに入力された複数ビットの
   データと、該シリアルアクセスメモリから読出された複
   数ビットのデータとのそれぞれの一致，不一致を判別す
   る一致判別手段、 前記一致判別手段によって不一致の判別された不良メモ
   リが所定数以上であるかを判定する不良メモリ数判定手
   段、 前記不良メモリ数判定手段によって不良と判定されたシ
   リアルメモリの位置を或る特定のコードとして出力する
   不良メモリ位置エンコード手段、前記不良メモリ数判定
   手段の判定出力に応答して、前記不良メモリ位置エンコ
   ード手段から出力されたコードを選択する不良メモリ位
   置エンコード選択手段、および 前記不良メモリ数判定手段の判定出力に応答して、不良
   シリアルアクセスメモリセルの不良ビットコードを制御
   する不良メモリビットコード制御手段を備えた、シリア
   ルアクセスメモリのテスト回路。