JP2792331B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、並列テストモード機能を備えた半導体記憶装置に
関する。
特に、並列テストモード機能を備えた半導体記憶装置に
関する。
【０００２】
【従来の技術】近年、半導体記憶装置に大容量化が進
み、出荷試験の長時間化が問題となってきた。そこで、
複数の記憶素子に並列に同一データを書き込んだ後、こ
れらデータを読み出し、この読み出しの際、読み出され
たデータが一致しているか否かを判定し、一致していれ
ば動作良好とするテストモードを備える場合が多い。
み、出荷試験の長時間化が問題となってきた。そこで、
複数の記憶素子に並列に同一データを書き込んだ後、こ
れらデータを読み出し、この読み出しの際、読み出され
たデータが一致しているか否かを判定し、一致していれ
ば動作良好とするテストモードを備える場合が多い。
【０００３】例えば、４ビットの記憶素子を並列に試験
すると、その試験時間は１／４に短縮される。
すると、その試験時間は１／４に短縮される。
【０００４】一方、半導体記憶装置の多ビット化も、大
容量化による傾向の一つである。
容量化による傾向の一つである。
【０００５】出荷試験を行う際の試験装置には、普通多
くのデータ入出力用ビンが備えられていて、これで複数
の半導体記憶装置を同時に試験することができるように
なっている。
くのデータ入出力用ビンが備えられていて、これで複数
の半導体記憶装置を同時に試験することができるように
なっている。
【０００６】例えば、データ入出力用ピンが３２本備え
られた試験装置により、４ビット入出力構成の半導体記
憶装置を試験する際には、他に制限される要因がなけれ
ば、８個の半導体記憶装置を同時に試験することができ
るが、１６ビット入出力構成の半導体記憶装置を試験す
る際には、同時に２個しか試験することができず、出荷
試験の効率を悪化させる要因となる。
られた試験装置により、４ビット入出力構成の半導体記
憶装置を試験する際には、他に制限される要因がなけれ
ば、８個の半導体記憶装置を同時に試験することができ
るが、１６ビット入出力構成の半導体記憶装置を試験す
る際には、同時に２個しか試験することができず、出荷
試験の効率を悪化させる要因となる。
【０００７】そこで、例えば、１６ビットのデータを、
前述の並列テスト方法を用いて、４ビットのデータの一
致，不一致テスト結果のデータに圧縮して見かけ上４ビ
ット入出力構成の半導体記憶装置として効率良く出荷試
験を行う方法が考案されている。
前述の並列テスト方法を用いて、４ビットのデータの一
致，不一致テスト結果のデータに圧縮して見かけ上４ビ
ット入出力構成の半導体記憶装置として効率良く出荷試
験を行う方法が考案されている。
【０００８】図３は従来のこの種の半導体記憶装置の一
例を示す回路図である。
例を示す回路図である。
【０００９】この半導体記憶装置は、複数（この例では
４）の記憶素子からの互いに相補のレベル関係をもつデ
ータＤＩ１Ｔ，ＤＩ１Ｎ〜ＤＩ４Ｔ，ＤＩ４Ｎをそれぞ
れ対応して増幅しこれらデータと対応するデータＤ１〜
Ｄ４を出力する複数（４）のデータ増幅器ＤＡ１〜ＤＡ
４と、これらデータ増幅器ＤＡ１〜ＤＡ４のうちのＤＡ
１，ＤＡ３の出力Ｄ１，Ｄ３のレベルをそれぞれ反転し
て出力するインバータＩＶ１，ＩＶ２、及びＤＡ１，Ｄ
Ａ４の出力Ｄ２，Ｄ４のレベルをバス制御信号ＤＢＳＷ
が第１のレベル（高レベル）のときそれぞれそのレベル
を反転して出力し第２のレベル（低レベル）のときは高
レベルに固定して出力するＮＡＮＤゲートＮＡ１，ＮＡ
２を備えた切換回路１ａと、この切換回路１ａの出力デ
ータＤ２１〜Ｄ２４を入力するＮＡＮＤゲートＮＡ５及
びＮＯＲゲートＮＯ９，ＮＡＮＤゲートＮＡ５のデータ
を反転するインバータＩＶ５、並びにインバータＩＶ５
及びＮＯＲゲートＮＯ９の出力データを入力するＮＯＲ
ゲートＮＯ１０を備え出力データＤ２１〜Ｄ２４のレベ
ルが全て一致しているときは低レベル、１つでも異なる
ものがあると高レベルの比較信号ＣＰＲを出力する比較
回路と、切換回路１ａの出力データＤ２１〜Ｄ２４とそ
れぞれ対応して設けられこれら出力データＤ２１〜Ｄ２
４と対応する出力データＤＯ１〜ＤＯ４を出力する出力
回路ＯＣ１〜ＯＣ４と、ＮＯＲゲートＮＯ１〜ＮＯ８、
インバータＩＶ３，ＩＶ４、及びＮＡＮＤゲートＮＡ
３，ＮＡ４を備え比較信号ＣＰＲが高レベルのときは各
出力回路ＯＣ１〜ＯＣ４の出力端を高インピーダンス状
態とし低レベルのときはバス制御信号ＤＢＳＷが高レベ
ルであれば切換回路１ａの出力データＤ２１〜Ｄ２４を
出力回路ＯＣ１〜ＯＣ４に伝達して対応する出力データ
ＤＯ１〜ＤＯ４を出力するようにし低レベルであれば出
力回路ＯＣ２，ＯＣ４の出力端を高インピーダンス状態
とする出力制御回路３ａとを有する構成となっている。
４）の記憶素子からの互いに相補のレベル関係をもつデ
ータＤＩ１Ｔ，ＤＩ１Ｎ〜ＤＩ４Ｔ，ＤＩ４Ｎをそれぞ
れ対応して増幅しこれらデータと対応するデータＤ１〜
Ｄ４を出力する複数（４）のデータ増幅器ＤＡ１〜ＤＡ
４と、これらデータ増幅器ＤＡ１〜ＤＡ４のうちのＤＡ
１，ＤＡ３の出力Ｄ１，Ｄ３のレベルをそれぞれ反転し
て出力するインバータＩＶ１，ＩＶ２、及びＤＡ１，Ｄ
Ａ４の出力Ｄ２，Ｄ４のレベルをバス制御信号ＤＢＳＷ
が第１のレベル（高レベル）のときそれぞれそのレベル
を反転して出力し第２のレベル（低レベル）のときは高
レベルに固定して出力するＮＡＮＤゲートＮＡ１，ＮＡ
２を備えた切換回路１ａと、この切換回路１ａの出力デ
ータＤ２１〜Ｄ２４を入力するＮＡＮＤゲートＮＡ５及
びＮＯＲゲートＮＯ９，ＮＡＮＤゲートＮＡ５のデータ
を反転するインバータＩＶ５、並びにインバータＩＶ５
及びＮＯＲゲートＮＯ９の出力データを入力するＮＯＲ
ゲートＮＯ１０を備え出力データＤ２１〜Ｄ２４のレベ
ルが全て一致しているときは低レベル、１つでも異なる
ものがあると高レベルの比較信号ＣＰＲを出力する比較
回路と、切換回路１ａの出力データＤ２１〜Ｄ２４とそ
れぞれ対応して設けられこれら出力データＤ２１〜Ｄ２
４と対応する出力データＤＯ１〜ＤＯ４を出力する出力
回路ＯＣ１〜ＯＣ４と、ＮＯＲゲートＮＯ１〜ＮＯ８、
インバータＩＶ３，ＩＶ４、及びＮＡＮＤゲートＮＡ
３，ＮＡ４を備え比較信号ＣＰＲが高レベルのときは各
出力回路ＯＣ１〜ＯＣ４の出力端を高インピーダンス状
態とし低レベルのときはバス制御信号ＤＢＳＷが高レベ
ルであれば切換回路１ａの出力データＤ２１〜Ｄ２４を
出力回路ＯＣ１〜ＯＣ４に伝達して対応する出力データ
ＤＯ１〜ＤＯ４を出力するようにし低レベルであれば出
力回路ＯＣ２，ＯＣ４の出力端を高インピーダンス状態
とする出力制御回路３ａとを有する構成となっている。
【００１０】４ビット構成として使用するときは、バス
制御信号ＤＢＳＷは高レベルであり、切換回路１ａから
はデータ増幅器ＤＡ１〜ＤＡ４の出力データＤ１１〜Ｄ
１４の反転データが出力データＤ２１〜Ｄ２４として出
力される。
制御信号ＤＢＳＷは高レベルであり、切換回路１ａから
はデータ増幅器ＤＡ１〜ＤＡ４の出力データＤ１１〜Ｄ
１４の反転データが出力データＤ２１〜Ｄ２４として出
力される。
【００１１】比較回路２ｂにおいて、これら出力データ
Ｄ２１〜Ｄ２４が全て一致していれば比較信号ＣＰＲは
低レベルとなり出力データＤ２１〜Ｄ２４及びその反転
信号がＮＯＲゲートＮＯ１〜ＮＯ８を通過反転し、出力
回路ＯＣ１〜ＯＣ４のトランジスタＱ１，Ｑ２に伝達さ
れる。これら出力回路ＯＣ１〜ＯＣ４の出力データＤＯ
１〜ＤＯ４は全て同一のデータであるので、このうちの
１つのデータを取出しこのデータの検証を行えばよい。
Ｄ２１〜Ｄ２４が全て一致していれば比較信号ＣＰＲは
低レベルとなり出力データＤ２１〜Ｄ２４及びその反転
信号がＮＯＲゲートＮＯ１〜ＮＯ８を通過反転し、出力
回路ＯＣ１〜ＯＣ４のトランジスタＱ１，Ｑ２に伝達さ
れる。これら出力回路ＯＣ１〜ＯＣ４の出力データＤＯ
１〜ＤＯ４は全て同一のデータであるので、このうちの
１つのデータを取出しこのデータの検証を行えばよい。
【００１２】また、出力データＤ２１〜Ｄ２４のうち１
つでも他と異なるものがあれば比較信号ＣＰＲは高レベ
ルとなりＮＯＲゲートＮＯ１〜ＮＯ８の出力端は低レベ
ルとなるので、出力回路ＯＣ１〜ＯＣ４のトランジスタ
Ｑ１，Ｑ２はオフ状態となり、出力回路ＯＣ１〜ＯＣ４
の出力端は高インピーダンス状態となる。
つでも他と異なるものがあれば比較信号ＣＰＲは高レベ
ルとなりＮＯＲゲートＮＯ１〜ＮＯ８の出力端は低レベ
ルとなるので、出力回路ＯＣ１〜ＯＣ４のトランジスタ
Ｑ１，Ｑ２はオフ状態となり、出力回路ＯＣ１〜ＯＣ４
の出力端は高インピーダンス状態となる。
【００１３】２ビット構成で使用するときは、バス制御
信号ＤＢＳＷを低レベルにする。この結果、ＮＡＮＤゲ
ートＮＡ１〜ＮＡ４の出力端は高レベルとなるので、Ｎ
ＯＲゲートＮＯ３，ＮＯ４，ＮＯ７，ＮＯ８の出力端は
低レベルとなり、出力回路ＯＣ２，ＯＣ４の出力端が高
インピーダンス状態となる。こうすることにより、使用
しない出力回路ＯＣ２，ＯＣ４に電流の供給を停止し消
費電流の削減をはかっている。
信号ＤＢＳＷを低レベルにする。この結果、ＮＡＮＤゲ
ートＮＡ１〜ＮＡ４の出力端は高レベルとなるので、Ｎ
ＯＲゲートＮＯ３，ＮＯ４，ＮＯ７，ＮＯ８の出力端は
低レベルとなり、出力回路ＯＣ２，ＯＣ４の出力端が高
インピーダンス状態となる。こうすることにより、使用
しない出力回路ＯＣ２，ＯＣ４に電流の供給を停止し消
費電流の削減をはかっている。
【００１４】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、ビット構成を後工程で２ビット構成に切り換
えた際に、不要となった出力回路ＯＣ２，ＯＣ４の出力
端を高インピーダンス状態にするべく、出力データＤ２
２，Ｄ２４を高レベルに固定しているので、この比較回
路２ｂの構成では出力データＤ２１〜Ｄ２４の一致，不
一致が判断できないという問題点があった。
装置では、ビット構成を後工程で２ビット構成に切り換
えた際に、不要となった出力回路ＯＣ２，ＯＣ４の出力
端を高インピーダンス状態にするべく、出力データＤ２
２，Ｄ２４を高レベルに固定しているので、この比較回
路２ｂの構成では出力データＤ２１〜Ｄ２４の一致，不
一致が判断できないという問題点があった。
【００１５】本発明の目的は、何れのビット構成であっ
ても出力データの一致，不一致が判別でき、かつ使用し
ない出力回路の出力端を高インピーダンス状態とするこ
とができる半導体記憶装置を提供することにある。
ても出力データの一致，不一致が判別でき、かつ使用し
ない出力回路の出力端を高インピーダンス状態とするこ
とができる半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のデータ源からのデータをそれぞれ対応して増
幅し互に相補のレベル関係を持つ第１及び第２のデータ
を出力する複数のデータ増幅器と、バス制御信号が第１
のレベルのときは前記各データ増幅器の第１及び第２の
出力データをそれぞれ対応して第１及び第２のデータと
して出力し第２のレベルのときは前記複数のデータ増幅
器のうちの特定のデータ増幅器の第１及び第２の出力デ
ータを共に所定のレベルに固定して第１及び第２のデー
タとして出力しかつ前記所定のデータ増幅器以外のデー
タ増幅器の第１及び第２の出力データをそれぞれ対応し
て第１及び第２のデータとして出力する切換回路と、こ
の切換回路の第１のデータの全て及び第２のデータの全
ての少なくとも一方が一致しているときアクティブレベ
ル、これら第１及び第２のデータ内に共に一致していな
いものがあるときインアクティブレベルとなる比較信号
を出力する比較回路と、前記比較信号がアクティブレベ
ルのときは前記切換回路の各第１及び第２の出力データ
をそれぞれ対応して第１及び第２のデータとして出力し
インアクティブレベルのときは前記切換回路の各第１及
び第２の出力データをそれぞれ所定のレベルに固定して
対応する第１及び第２のデータとして出力する出力制御
回路と、前記各データ増幅器とそれぞれ対応して設けら
れ前記出力制御回路の対応する第１及び第２の出力デー
タが所定のレベルに固定されているときは出力端を高イ
ンピーダンス状態とし所定のレベルに固定されていない
ときはこれら対応する第１及び第２の出力データと対応
したレベルのデータを出力する複数の出力回路とを有し
ている。
は、複数のデータ源からのデータをそれぞれ対応して増
幅し互に相補のレベル関係を持つ第１及び第２のデータ
を出力する複数のデータ増幅器と、バス制御信号が第１
のレベルのときは前記各データ増幅器の第１及び第２の
出力データをそれぞれ対応して第１及び第２のデータと
して出力し第２のレベルのときは前記複数のデータ増幅
器のうちの特定のデータ増幅器の第１及び第２の出力デ
ータを共に所定のレベルに固定して第１及び第２のデー
タとして出力しかつ前記所定のデータ増幅器以外のデー
タ増幅器の第１及び第２の出力データをそれぞれ対応し
て第１及び第２のデータとして出力する切換回路と、こ
の切換回路の第１のデータの全て及び第２のデータの全
ての少なくとも一方が一致しているときアクティブレベ
ル、これら第１及び第２のデータ内に共に一致していな
いものがあるときインアクティブレベルとなる比較信号
を出力する比較回路と、前記比較信号がアクティブレベ
ルのときは前記切換回路の各第１及び第２の出力データ
をそれぞれ対応して第１及び第２のデータとして出力し
インアクティブレベルのときは前記切換回路の各第１及
び第２の出力データをそれぞれ所定のレベルに固定して
対応する第１及び第２のデータとして出力する出力制御
回路と、前記各データ増幅器とそれぞれ対応して設けら
れ前記出力制御回路の対応する第１及び第２の出力デー
タが所定のレベルに固定されているときは出力端を高イ
ンピーダンス状態とし所定のレベルに固定されていない
ときはこれら対応する第１及び第２の出力データと対応
したレベルのデータを出力する複数の出力回路とを有し
ている。
【００１７】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１８】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１９】この実施例は、複数（この実施例では４）
の記憶素子からの互いに相補のレベル関係をもつデータ
ＤＩ１Ｔ，ＤＩ１Ｎ〜ＤＩ４Ｔ，ＤＩ４Ｎをそれぞれ対
応して増幅し互いに相補のレベル関係をもつ第１及び第
２のデータＤ１１Ｉ，Ｄ１１Ｎ〜Ｄ１４Ｔ，Ｄ１４Ｎを
出力する複数（４）のデータ増幅器ＤＡ１〜ＤＡ４と、
インバータＩＶ１〜ＩＶ４及びＮＡＮＤゲートＮＡ１〜
ＮＡ４を備え、バス制御信号ＤＢＳＷが高レベルのとき
は各データ増幅器の第１及び第２の出力データＤ１１
Ｔ，Ｄ１１Ｎ〜Ｄ１４Ｔ，Ｄ１４Ｎをそれぞれ対応して
第１及び第２のデータＤ２１Ｔ，Ｄ２１Ｎ〜Ｄ２４Ｔ〜
Ｄ２４Ｎとして出力し低レベルのときはデータ増幅器Ｄ
Ａ１〜ＤＡ４のうちの特定のデータ増幅器ＤＡ２，ＤＡ
４の第１及び第２の出力データＤ１２Ｔ，Ｄ１２Ｎ，Ｄ
１４Ｔ，Ｄ１４Ｎを共に高レベルに固定して第１及び第
２のデータＤ２２Ｔ，Ｄ２２Ｎ，Ｄ２４Ｔ，Ｄ２４Ｎと
して出力しかつデータ増幅器ＤＡ１，ＤＡ３の第１及び
第２の出力データＤ１１Ｔ，Ｄ１１Ｎ，Ｄ１３Ｔ，Ｄ１
３Ｎをそれぞれ対応して第１及び第２のデータＤ２１
Ｔ，Ｄ２１Ｎ，Ｄ２３Ｔ，Ｄ２３Ｎとして出力する切換
回路１と、切換回路１の各第１の出力データＤ２１Ｔ〜
Ｄ２４Ｔを入力する第１のＮＡＮＤゲートＮＡ５、切換
回路１の各第２の出力データＤ２１Ｎ〜Ｄ２４Ｎを入力
する第２のＮＡＮＤゲートＮＡ６、第１及び第２のＮＡ
ＮＤゲートＮＡ５，ＮＡ６の出力データを入力する第３
のＮＡＮＤゲートＮＡ７、及びこのＮＡＮＤゲートＮＡ
７の出力データを反転するインバータＩＶ５を備え、切
換回路１の第１の出力データの全て及び第２の出力デー
タの全ての少なくとも一方が一致しているときアクティ
ブレベル（低レベル）、これら第１及び第２の出力デー
タの内に共に一致していないものがあるときインアクテ
ィブレベル（高レベル）となる比較信号ＣＰＲを出力す
る比較回路２と、ＮＯＲゲートＮＯ１〜ＮＯ８を備え、
比較信号ＣＰＲがアクティブレベルのときは切換回路１
の各第１及び第２の出力データＤ２１Ｔ，Ｄ２１Ｎ〜Ｄ
２４Ｔ，Ｄ２４Ｎをそれぞれ反転して第１及び第２のデ
ータとして出力しインアクティブレベルのときは各第１
及び第２の出力データＤ２１Ｔ，Ｄ２１Ｎ〜Ｄ２４Ｔ，
Ｄ２４Ｎをそれぞれ低レベルに固定して対応する第１及
び第２のデータとして出力する出力制御回路３と、デー
タ増幅器ＤＡ１〜ＤＡ４とそれぞれ対応して設けられ出
力制御回路３の対応する第１及び第２の出力データが低
レベルに固定されているときは出力端を高インピーダン
ス状態とし低レベルに固定されていないときはこれら対
応する第１及び第２の出力データと対応したレベルのデ
ータＤＯ１〜ＤＯ４を出力する複数の出力回路ＯＣ１〜
ＯＣ４とを有する構成となっている。
の記憶素子からの互いに相補のレベル関係をもつデータ
ＤＩ１Ｔ，ＤＩ１Ｎ〜ＤＩ４Ｔ，ＤＩ４Ｎをそれぞれ対
応して増幅し互いに相補のレベル関係をもつ第１及び第
２のデータＤ１１Ｉ，Ｄ１１Ｎ〜Ｄ１４Ｔ，Ｄ１４Ｎを
出力する複数（４）のデータ増幅器ＤＡ１〜ＤＡ４と、
インバータＩＶ１〜ＩＶ４及びＮＡＮＤゲートＮＡ１〜
ＮＡ４を備え、バス制御信号ＤＢＳＷが高レベルのとき
は各データ増幅器の第１及び第２の出力データＤ１１
Ｔ，Ｄ１１Ｎ〜Ｄ１４Ｔ，Ｄ１４Ｎをそれぞれ対応して
第１及び第２のデータＤ２１Ｔ，Ｄ２１Ｎ〜Ｄ２４Ｔ〜
Ｄ２４Ｎとして出力し低レベルのときはデータ増幅器Ｄ
Ａ１〜ＤＡ４のうちの特定のデータ増幅器ＤＡ２，ＤＡ
４の第１及び第２の出力データＤ１２Ｔ，Ｄ１２Ｎ，Ｄ
１４Ｔ，Ｄ１４Ｎを共に高レベルに固定して第１及び第
２のデータＤ２２Ｔ，Ｄ２２Ｎ，Ｄ２４Ｔ，Ｄ２４Ｎと
して出力しかつデータ増幅器ＤＡ１，ＤＡ３の第１及び
第２の出力データＤ１１Ｔ，Ｄ１１Ｎ，Ｄ１３Ｔ，Ｄ１
３Ｎをそれぞれ対応して第１及び第２のデータＤ２１
Ｔ，Ｄ２１Ｎ，Ｄ２３Ｔ，Ｄ２３Ｎとして出力する切換
回路１と、切換回路１の各第１の出力データＤ２１Ｔ〜
Ｄ２４Ｔを入力する第１のＮＡＮＤゲートＮＡ５、切換
回路１の各第２の出力データＤ２１Ｎ〜Ｄ２４Ｎを入力
する第２のＮＡＮＤゲートＮＡ６、第１及び第２のＮＡ
ＮＤゲートＮＡ５，ＮＡ６の出力データを入力する第３
のＮＡＮＤゲートＮＡ７、及びこのＮＡＮＤゲートＮＡ
７の出力データを反転するインバータＩＶ５を備え、切
換回路１の第１の出力データの全て及び第２の出力デー
タの全ての少なくとも一方が一致しているときアクティ
ブレベル（低レベル）、これら第１及び第２の出力デー
タの内に共に一致していないものがあるときインアクテ
ィブレベル（高レベル）となる比較信号ＣＰＲを出力す
る比較回路２と、ＮＯＲゲートＮＯ１〜ＮＯ８を備え、
比較信号ＣＰＲがアクティブレベルのときは切換回路１
の各第１及び第２の出力データＤ２１Ｔ，Ｄ２１Ｎ〜Ｄ
２４Ｔ，Ｄ２４Ｎをそれぞれ反転して第１及び第２のデ
ータとして出力しインアクティブレベルのときは各第１
及び第２の出力データＤ２１Ｔ，Ｄ２１Ｎ〜Ｄ２４Ｔ，
Ｄ２４Ｎをそれぞれ低レベルに固定して対応する第１及
び第２のデータとして出力する出力制御回路３と、デー
タ増幅器ＤＡ１〜ＤＡ４とそれぞれ対応して設けられ出
力制御回路３の対応する第１及び第２の出力データが低
レベルに固定されているときは出力端を高インピーダン
ス状態とし低レベルに固定されていないときはこれら対
応する第１及び第２の出力データと対応したレベルのデ
ータＤＯ１〜ＤＯ４を出力する複数の出力回路ＯＣ１〜
ＯＣ４とを有する構成となっている。
【００２０】この実施例において、４ビット構成のとき
はバス制御信号ＤＢＳＷが高レベルとなっており、デー
タ増幅器ＤＡ１〜ＤＡ４の各第１，第２の出力データＤ
１１Ｔ，Ｄ１１Ｎ〜Ｄ１４Ｔ，Ｄ１４Ｎは切換回路１に
よりそれぞれ反転されて第１，第２の出力データＤ２１
Ｔ，Ｄ２１Ｎ〜Ｄ２４Ｔ，Ｄ２４Ｎとして出力される。
これら第１の出力データＤ２１Ｔ〜Ｄ２４Ｔの全て、第
２の出力データＤ２１Ｎ〜Ｄ２４Ｎの全てが同一データ
であれば必ずＮＡＮＤゲートＮＡ５，ＮＡ６の出力は一
方が高レベル、他方が低レベルとなるので、比較信号Ｃ
ＰＲは必ず低レベルとなる。従ってＮＯＲゲートＮＯ１
〜ＮＯ８は出力データＤ２１Ｔ，Ｄ２１Ｎ〜Ｄ２４Ｔ，
Ｄ２４Ｎを反転して通過させ出力回路ＯＣ１〜ＯＣ４へ
伝達する。
はバス制御信号ＤＢＳＷが高レベルとなっており、デー
タ増幅器ＤＡ１〜ＤＡ４の各第１，第２の出力データＤ
１１Ｔ，Ｄ１１Ｎ〜Ｄ１４Ｔ，Ｄ１４Ｎは切換回路１に
よりそれぞれ反転されて第１，第２の出力データＤ２１
Ｔ，Ｄ２１Ｎ〜Ｄ２４Ｔ，Ｄ２４Ｎとして出力される。
これら第１の出力データＤ２１Ｔ〜Ｄ２４Ｔの全て、第
２の出力データＤ２１Ｎ〜Ｄ２４Ｎの全てが同一データ
であれば必ずＮＡＮＤゲートＮＡ５，ＮＡ６の出力は一
方が高レベル、他方が低レベルとなるので、比較信号Ｃ
ＰＲは必ず低レベルとなる。従ってＮＯＲゲートＮＯ１
〜ＮＯ８は出力データＤ２１Ｔ，Ｄ２１Ｎ〜Ｄ２４Ｔ，
Ｄ２４Ｎを反転して通過させ出力回路ＯＣ１〜ＯＣ４へ
伝達する。
【００２１】第１の出力データＤ２１Ｔ〜Ｄ２４Ｔの
内、第２の出力データＤ２１Ｎ〜Ｄ２４Ｎの内に他と異
なるデータがあると、ＮＡＮＤゲートＮＡ５，ＮＡ６の
出力は共に高レベルとなるので、比較信号ＣＰＲは必ず
高レベルとなる。こうしてデータの一致，不一致が判別
できる。
内、第２の出力データＤ２１Ｎ〜Ｄ２４Ｎの内に他と異
なるデータがあると、ＮＡＮＤゲートＮＡ５，ＮＡ６の
出力は共に高レベルとなるので、比較信号ＣＰＲは必ず
高レベルとなる。こうしてデータの一致，不一致が判別
できる。
【００２２】また、２ビット構成のときはバス制御信号
ＤＢＳＷが低レベルとなるので、出力データＤ２２Ｔ，
Ｄ２２Ｎ，Ｄ２４Ｔ，Ｄ２４Ｎは高レベルに固定され
る。このとき、第１の出力データＤ２１Ｔ，Ｄ２３Ｔ、
第２の出力データＤ２１Ｎ，Ｄ２３Ｎが共に一致してい
ればＮＡＮＤゲートＮＡ５，ＮＡ６の出力は必ず一方が
高レベル、他方が低レベルとなる。従って比較信号ＣＰ
Ｒは必ず低レベルとなる。
ＤＢＳＷが低レベルとなるので、出力データＤ２２Ｔ，
Ｄ２２Ｎ，Ｄ２４Ｔ，Ｄ２４Ｎは高レベルに固定され
る。このとき、第１の出力データＤ２１Ｔ，Ｄ２３Ｔ、
第２の出力データＤ２１Ｎ，Ｄ２３Ｎが共に一致してい
ればＮＡＮＤゲートＮＡ５，ＮＡ６の出力は必ず一方が
高レベル、他方が低レベルとなる。従って比較信号ＣＰ
Ｒは必ず低レベルとなる。
【００２３】第１の出力データＤ２１Ｔ，Ｄ２３Ｔのう
ち、第２の出力データＤ２１Ｎ，Ｄ２３Ｎのうちに、異
なるものがあれば、ＮＡＮＤゲートＮＡ５，ＮＡ６の出
力は共に高レベルとなるので、比較信号ＣＰＲは高レベ
ルとなる。こうして２ビット構成の場合でもデータの一
致，不一致を判別することができる。しかも使用しない
出力回路ＯＣ２，ＯＣ４の出力端は高インピーダンス状
態となっており、これらには電流が流れない状態となっ
ている。
ち、第２の出力データＤ２１Ｎ，Ｄ２３Ｎのうちに、異
なるものがあれば、ＮＡＮＤゲートＮＡ５，ＮＡ６の出
力は共に高レベルとなるので、比較信号ＣＰＲは高レベ
ルとなる。こうして２ビット構成の場合でもデータの一
致，不一致を判別することができる。しかも使用しない
出力回路ＯＣ２，ＯＣ４の出力端は高インピーダンス状
態となっており、これらには電流が流れない状態となっ
ている。
【００２４】図２は本発明の第２の実施例の比較回路の
回路図である。
回路図である。
【００２５】この実施例の比較回路２ａは、切換回路１
の各第１の出力データＤ２１Ｔ〜Ｄ２４Ｔを入力する第
１のＡＮＤゲートと、各第２の出力データＤ２１Ｎ〜Ｄ
２４Ｎを入力する第２のＡＮＤゲートと、これら第１，
第２のＡＮＤゲートの出力データを入力するＮＯＲゲー
トとから成る複合論理ゲート２１により構成されてい
る。
の各第１の出力データＤ２１Ｔ〜Ｄ２４Ｔを入力する第
１のＡＮＤゲートと、各第２の出力データＤ２１Ｎ〜Ｄ
２４Ｎを入力する第２のＡＮＤゲートと、これら第１，
第２のＡＮＤゲートの出力データを入力するＮＯＲゲー
トとから成る複合論理ゲート２１により構成されてい
る。
【００２６】基本的な動作及び効果は第１の実施例と同
一であるほか、比較回路２ａが複合論理ゲート２１で構
成されているため、高速動作ができるという利点があ
る。
一であるほか、比較回路２ａが複合論理ゲート２１で構
成されているため、高速動作ができるという利点があ
る。
【００２７】これら実施例においては、２ビット構成の
とき出力データＤ２２Ｔ，Ｄ２２Ｎ，Ｄ２４Ｔ，Ｄ２４
Ｎを高レベルに固定したが低レベルに固定することもで
き、この場合は比較回路２，２ａのＮＡＮＤゲート，Ａ
ＮＤゲートをＮＯＲゲート，ＯＲゲートとすればよい。
とき出力データＤ２２Ｔ，Ｄ２２Ｎ，Ｄ２４Ｔ，Ｄ２４
Ｎを高レベルに固定したが低レベルに固定することもで
き、この場合は比較回路２，２ａのＮＡＮＤゲート，Ａ
ＮＤゲートをＮＯＲゲート，ＯＲゲートとすればよい。
【００２８】
【発明の効果】以上説明したように本発明は、各データ
増幅器を互いに相補の第１，第２の出力データを出力す
る回路とし、切換回路によりこれら複数の第１，第２の
出力データのうちの特定のものをバス制御信号に従って
所定のレベルに固定し、比較回路により、第１の出力デ
ータ，第２の出力データの少なくとも一方が一致してい
るときアクティブレベルの比較信号を出力し、出力制御
回路を、比較信号に応じて各第１，第２の出力データを
対応する出力回路に伝達する構成とすることにより、異
なるビット構成の何れにおいてもデータの一致，不一致
を判別することができ、かつ使用しない出力回路を高イ
ンピーダンス状態にしてこれらに電流の供給を停止し消
費電流を削減することができる効果がある。
増幅器を互いに相補の第１，第２の出力データを出力す
る回路とし、切換回路によりこれら複数の第１，第２の
出力データのうちの特定のものをバス制御信号に従って
所定のレベルに固定し、比較回路により、第１の出力デ
ータ，第２の出力データの少なくとも一方が一致してい
るときアクティブレベルの比較信号を出力し、出力制御
回路を、比較信号に応じて各第１，第２の出力データを
対応する出力回路に伝達する構成とすることにより、異
なるビット構成の何れにおいてもデータの一致，不一致
を判別することができ、かつ使用しない出力回路を高イ
ンピーダンス状態にしてこれらに電流の供給を停止し消
費電流を削減することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例の比較回路の回路図であ
る。
る。
【図３】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１，１ａ 切換回路 ２，２ａ，２ｂ 比較回路 ３，３ａ 出力制御回路 ２１ 複合論理ゲート ＤＡ１〜ＤＡ４ データ増幅器 ＩＶ１〜ＩＶ５ インバータ ＮＡ１〜ＮＡ７ ＮＡＮＤゲート ＮＯ１〜ＮＯ１０ ＮＯＲゲート ＯＣ１〜ＯＣ４ 出力回路 Ｑ１，Ｑ２ トランジスタ
Claims (3)
- 【請求項１】 複数のデータ源からのデータをそれぞれ
対応して増幅し互に相補のレベル関係を持つ第１及び第
２のデータを出力する複数のデータ増幅器と、バス制御
信号が第１のレベルのときは前記各データ増幅器の第１
及び第２の出力データをそれぞれ対応して第１及び第２
のデータとして出力し第２のレベルのときは前記複数の
データ増幅器のうちの特定のデータ増幅器の第１及び第
２の出力データを共に所定のレベルに固定して第１及び
第２のデータとして出力しかつ前記所定のデータ増幅器
以外のデータ増幅器の第１及び第２の出力データをそれ
ぞれ対応して第１及び第２のデータとして出力する切換
回路と、この切換回路の第１のデータの全て及び第２の
データの全ての少なくとも一方が一致しているときアク
ティブレベル、これら第１及び第２のデータ内に共に一
致していないものがあるときインアクティブレベルとな
る比較信号を出力する比較回路と、前記比較信号がアク
ティブレベルのときは前記切換回路の各第１及び第２の
出力データをそれぞれ対応して第１及び第２のデータと
して出力しインアクティブレベルのときは前記切換回路
の各第１及び第２の出力データをそれぞれ所定のレベル
に固定して対応する第１及び第２のデータとして出力す
る出力制御回路と、前記各データ増幅器とそれぞれ対応
して設けられ前記出力制御回路の対応する第１及び第２
の出力データが所定のレベルに固定されているときは出
力端を高インピーダンス状態とし所定のレベルに固定さ
れていないときはこれら対応する第１及び第２の出力デ
ータと対応したレベルのデータを出力する複数の出力回
路とを有することを特徴とする半導体記憶装置。 - 【請求項２】 比較回路が、切換回路の各第１の出力デ
ータを入力する第１のＮＡＮＤゲートと、前記切換回路
の各第２の出力データを入力する第２のＮＡＮＤゲート
と、前記第１及び第２のＮＡＮＤゲートの出力データを
入力する第３のＮＡＮＤゲートとを備えて構成された請
求項１記載の半導体記憶装置。 - 【請求項３】 比較回路が、切換回路の各第１の出力デ
ータを入力する第１のＡＮＤゲートと、前記切換回路の
各第２の出力データを入力する第２のＡＮＤゲートと、
前記第１及び第２のＡＮＤゲートの出力データを入力す
るＮＯＲゲートとから成る複合論理ゲートを備えて構成
された請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121527A JP2792331B2 (ja) | 1992-05-14 | 1992-05-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4121527A JP2792331B2 (ja) | 1992-05-14 | 1992-05-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314795A JPH05314795A (ja) | 1993-11-26 |
| JP2792331B2 true JP2792331B2 (ja) | 1998-09-03 |
Family
ID=14813438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4121527A Expired - Fee Related JP2792331B2 (ja) | 1992-05-14 | 1992-05-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792331B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2833563B2 (ja) | 1996-01-23 | 1998-12-09 | 日本電気株式会社 | 半導体記憶装置 |
-
1992
- 1992-05-14 JP JP4121527A patent/JP2792331B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05314795A (ja) | 1993-11-26 |
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