JPH09198895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09198895A JPH09198895A JP8009121A JP912196A JPH09198895A JP H09198895 A JPH09198895 A JP H09198895A JP 8009121 A JP8009121 A JP 8009121A JP 912196 A JP912196 A JP 912196A JP H09198895 A JPH09198895 A JP H09198895A
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- Computer Hardware Design (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】内部パイプライン構造をとり高速化を図る同期
型半導体記憶装置において、並列テストモード内蔵によ
る同期回路配置の最適化の障害をなくす。 【解決手段】データの一致、不一致を判別する比較回路
２０と、この比較回路２の出力とデータをそれぞれ内部
同期信号１２０に同期させて出力する同期回路４１〜４
８と、データが一致しているときはデータをそのままの
極性で出力端に出力し、データが不一致のときは出力端
を高インピーダンス状態とするよう制御する出力制御回
路５１〜５４および出力回路６１〜６４とを有する。
型半導体記憶装置において、並列テストモード内蔵によ
る同期回路配置の最適化の障害をなくす。 【解決手段】データの一致、不一致を判別する比較回路
２０と、この比較回路２の出力とデータをそれぞれ内部
同期信号１２０に同期させて出力する同期回路４１〜４
８と、データが一致しているときはデータをそのままの
極性で出力端に出力し、データが不一致のときは出力端
を高インピーダンス状態とするよう制御する出力制御回
路５１〜５４および出力回路６１〜６４とを有する。
Description
【０００１】
【発明の属する技術分野】本発明はパイプライン構造の
半導体記憶装置に関し、特に並列テストモード時のデー
タ出力制御回路に関する。
半導体記憶装置に関し、特に並列テストモード時のデー
タ出力制御回路に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化が進
み、出荷試験の長時間化が問題となってきた。そこで複
数の記憶素子に並列に同一データを書き込んだ後、これ
らデータを読出し、この読出しの際、読出されたデータ
が一致しているか否かを判定し、一致していれば動作良
好とする並列テストモードを備える場合が多い。例え
ば、４ビットの記憶素子を並列に試験すると、その試験
時間は１／４に短縮される。
み、出荷試験の長時間化が問題となってきた。そこで複
数の記憶素子に並列に同一データを書き込んだ後、これ
らデータを読出し、この読出しの際、読出されたデータ
が一致しているか否かを判定し、一致していれば動作良
好とする並列テストモードを備える場合が多い。例え
ば、４ビットの記憶素子を並列に試験すると、その試験
時間は１／４に短縮される。
【０００３】また、半導体記憶装置の多ビット化も、大
容量化による傾向の一つであり、通常出荷試験を行う際
の試験装置には、普通多くのデータ入出力用ピンが備え
られていて、これで複数の半導体記憶装置を同時に試験
することができるようになっている。
容量化による傾向の一つであり、通常出荷試験を行う際
の試験装置には、普通多くのデータ入出力用ピンが備え
られていて、これで複数の半導体記憶装置を同時に試験
することができるようになっている。
【０００４】例えば、データ入出力用ピンが３２本備え
られた試験装置により、４ビット入出力構成の半導体記
憶装置を試験する際には、他に制限される要因がなけれ
ば、８個の半導体記憶装置を試験することができるが、
１６ビット入出力構成の半導体記憶装置を試験する際に
は、同時に２個しか試験することができず、出荷試験の
効率を悪化させる要因となる。
られた試験装置により、４ビット入出力構成の半導体記
憶装置を試験する際には、他に制限される要因がなけれ
ば、８個の半導体記憶装置を試験することができるが、
１６ビット入出力構成の半導体記憶装置を試験する際に
は、同時に２個しか試験することができず、出荷試験の
効率を悪化させる要因となる。
【０００５】そこで、例えば１６ビットのデータを前述
の並列テストモードを用いて、４ビットのデータ一致、
不一致テスト結果のデータに圧縮し、見かけ上４ビット
入出力構成の半導体記憶装置として効率良く出荷試験を
行う方法が提案されている（特願平４−１２１５２７号
参照）。
の並列テストモードを用いて、４ビットのデータ一致、
不一致テスト結果のデータに圧縮し、見かけ上４ビット
入出力構成の半導体記憶装置として効率良く出荷試験を
行う方法が提案されている（特願平４−１２１５２７号
参照）。
【０００６】一方、近年のＣＰＵの高速化に伴い半導体
記憶装置の高速化を要望する要求も高まっている。しか
し、プロセス微細化の物理的限界や、大容量化に伴うチ
ップサイズの増大等により、この要望は必ずしも果たせ
ているとは言えない。そこでこの問題を打破する一つの
手段として、内部パイプライン構造を持つ同期型半導体
記憶装置が提案されている（特開昭６１−１４８６９２
号公報、特願平４−６７７９５号等）。
記憶装置の高速化を要望する要求も高まっている。しか
し、プロセス微細化の物理的限界や、大容量化に伴うチ
ップサイズの増大等により、この要望は必ずしも果たせ
ているとは言えない。そこでこの問題を打破する一つの
手段として、内部パイプライン構造を持つ同期型半導体
記憶装置が提案されている（特開昭６１−１４８６９２
号公報、特願平４−６７７９５号等）。
【０００７】図５は従来のパイプライン構造を持たない
半導体記憶装置の一例を示す回路図である。
半導体記憶装置の一例を示す回路図である。
【０００８】この半導体記憶装置は、複数（この例では
４対）の記憶素子からの互いに相補のレベル関係をもつ
データ１０１，１０２〜１０７，１０８を、データ増幅
信号ＤＥ１００によりそれぞれ対応して増幅し、互いに
相補のレベル関係をもつ第１及び第２のデータ１０２，
１２２〜１２７，１２８を出力する複数（４対）のデー
タ増幅器１１〜１４と、各第１のデータ１２１〜１２７
を入力する第１のＡＮＤゲートと、各第２のデータ１２
２〜１２８を入力する第２のＡＮＤゲートと、これら第
１、第２のＡＮＤゲートの出力データを入力するＮＯＲ
ゲートとから成る複合論理ゲート２１を備え、第１のデ
ータ１２１〜１２７の全て及び第２のデータ１２２〜１
２８の全ての少なくとも一方が一致しているときアクテ
ィブレベル（低レベル）、これら第１のデータ１２１〜
１２７及び第２のデータ１２２〜１２８の内に共に一致
していないものがあるときインアクティブレベル（高レ
ベル）となる比較信号１３０を出力する比較回路２０
と、データ増幅器１１〜１４の各出力データ１２１〜１
２８をそれぞれ入力し出力データ１４１〜１４８を出力
する複数（８個）のバッファ７１〜７８と、ＮＯＲゲー
ト９１〜９８を備え、比較信号１３０がアクティブレベ
ルのときはバッファ７の各第１及び第２の出力データ１
４１〜１４８をそれぞれ反転して第１及び第２の出力デ
ータとして出力し、インアクティブレベルのときはそれ
ぞれ低レベルに固定して、対応する第１及び第２の出力
データ１５１〜１５８を出力する複数（４対）の出力制
御回路５１〜５４と、対応する出力制御回路５１〜５４
の第１及び第２の出力データ１５１〜１５８が低レベル
に固定されているときは出力端を高インピーダンス状態
とし、低レベルに固定されていないときはこれら対応す
る第１及び第２の出力データ１５１〜１５８と対応した
レベルのデータ１１１〜１１４を出力する複数（４対）
の出力回路６１〜６４とを有する構成となっている。
４対）の記憶素子からの互いに相補のレベル関係をもつ
データ１０１，１０２〜１０７，１０８を、データ増幅
信号ＤＥ１００によりそれぞれ対応して増幅し、互いに
相補のレベル関係をもつ第１及び第２のデータ１０２，
１２２〜１２７，１２８を出力する複数（４対）のデー
タ増幅器１１〜１４と、各第１のデータ１２１〜１２７
を入力する第１のＡＮＤゲートと、各第２のデータ１２
２〜１２８を入力する第２のＡＮＤゲートと、これら第
１、第２のＡＮＤゲートの出力データを入力するＮＯＲ
ゲートとから成る複合論理ゲート２１を備え、第１のデ
ータ１２１〜１２７の全て及び第２のデータ１２２〜１
２８の全ての少なくとも一方が一致しているときアクテ
ィブレベル（低レベル）、これら第１のデータ１２１〜
１２７及び第２のデータ１２２〜１２８の内に共に一致
していないものがあるときインアクティブレベル（高レ
ベル）となる比較信号１３０を出力する比較回路２０
と、データ増幅器１１〜１４の各出力データ１２１〜１
２８をそれぞれ入力し出力データ１４１〜１４８を出力
する複数（８個）のバッファ７１〜７８と、ＮＯＲゲー
ト９１〜９８を備え、比較信号１３０がアクティブレベ
ルのときはバッファ７の各第１及び第２の出力データ１
４１〜１４８をそれぞれ反転して第１及び第２の出力デ
ータとして出力し、インアクティブレベルのときはそれ
ぞれ低レベルに固定して、対応する第１及び第２の出力
データ１５１〜１５８を出力する複数（４対）の出力制
御回路５１〜５４と、対応する出力制御回路５１〜５４
の第１及び第２の出力データ１５１〜１５８が低レベル
に固定されているときは出力端を高インピーダンス状態
とし、低レベルに固定されていないときはこれら対応す
る第１及び第２の出力データ１５１〜１５８と対応した
レベルのデータ１１１〜１１４を出力する複数（４対）
の出力回路６１〜６４とを有する構成となっている。
【０００９】データ増幅器１１〜１４の第１の出力デー
タ１２１，１２３〜１２７の全て、または第２の出力デ
ータ１２２，１２４〜１２８の全てが同一データであれ
ば、比較回路２０の出力、比較信号１３０は必ず低レベ
ルとなる。従ってＮＯＲゲート９１〜９８は出力データ
１４１〜１４８を反転させて通過させ出力回路６１〜６
４へ伝達する。
タ１２１，１２３〜１２７の全て、または第２の出力デ
ータ１２２，１２４〜１２８の全てが同一データであれ
ば、比較回路２０の出力、比較信号１３０は必ず低レベ
ルとなる。従ってＮＯＲゲート９１〜９８は出力データ
１４１〜１４８を反転させて通過させ出力回路６１〜６
４へ伝達する。
【００１０】第１の出力データ１２１，１２３〜１２７
の内、または第２の出力データ１２２，１２４〜１２８
の内に他に異なるデータがあると、データをバッファ７
１〜７８でバッファリングする間に比較信号１３０は高
レベルとなり、データ１５１〜１５８はすべて低レベル
として出力回路６１〜６４へ伝達される。こうしてデー
タの一致、不一致が判別できる。
の内、または第２の出力データ１２２，１２４〜１２８
の内に他に異なるデータがあると、データをバッファ７
１〜７８でバッファリングする間に比較信号１３０は高
レベルとなり、データ１５１〜１５８はすべて低レベル
として出力回路６１〜６４へ伝達される。こうしてデー
タの一致、不一致が判別できる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置では、データ増幅器１１１〜１１１８から出力
制御回路５１〜５４までのデータパスと並行して、デー
タの一致、不一致を判別するパスが存在するため、デー
タパスをパイプライン構造として高速化を図ろうとする
際、バッファ７１〜７８にかわって内部同期信号に同期
してデータを出力するラッチ回路（同期回路）をデータ
増幅器１１〜１４から出力制御回路５１〜８までの間に
配置しようとすると、データの出力制御回路５１〜５８
への到達と、比較信号の出力制御回路への到達とのタイ
ミングがずれる。従って、データが不一致で出力端を高
インピーダンス状態にしなくてはならないときにも、一
瞬伝達されてきた高データまたは低データを出力端に出
力してしまったり、逆に伝達されてきた高データまたは
低データを出力端に出力しなくてはならないときに出力
端を高インピーダンス状態にしてしまったりする可能性
があり、内部パイプライン構造をとり高速化を図る同期
型半導体記憶装置において、ラッチ回路（同期回路）の
配置を最適化する際に障害になるという問題があった。
記憶装置では、データ増幅器１１１〜１１１８から出力
制御回路５１〜５４までのデータパスと並行して、デー
タの一致、不一致を判別するパスが存在するため、デー
タパスをパイプライン構造として高速化を図ろうとする
際、バッファ７１〜７８にかわって内部同期信号に同期
してデータを出力するラッチ回路（同期回路）をデータ
増幅器１１〜１４から出力制御回路５１〜８までの間に
配置しようとすると、データの出力制御回路５１〜５８
への到達と、比較信号の出力制御回路への到達とのタイ
ミングがずれる。従って、データが不一致で出力端を高
インピーダンス状態にしなくてはならないときにも、一
瞬伝達されてきた高データまたは低データを出力端に出
力してしまったり、逆に伝達されてきた高データまたは
低データを出力端に出力しなくてはならないときに出力
端を高インピーダンス状態にしてしまったりする可能性
があり、内部パイプライン構造をとり高速化を図る同期
型半導体記憶装置において、ラッチ回路（同期回路）の
配置を最適化する際に障害になるという問題があった。
【００１２】例えば、データ増幅器１１〜１４と新たに
配置しようとするラッチ回路（同期回路）との間のデー
タを比較回路２０で比較し出力制御回路５１〜５４に入
力すると、データの出力制御回路５１〜５４への到達よ
りも、比較信号の出力制御回路５１〜５４への到達の方
が早くなり、また新たに配置しようとするラッチ回路
（同期回路）と出力制御回路５１〜５４との間のデータ
を比較回路２０で比較し出力制御回路５１〜５４に入力
すると、比較信号の出力制御回路５１〜５４への到達よ
りもデータの出力制御回路５１〜５４への到達の方が早
くなる。
配置しようとするラッチ回路（同期回路）との間のデー
タを比較回路２０で比較し出力制御回路５１〜５４に入
力すると、データの出力制御回路５１〜５４への到達よ
りも、比較信号の出力制御回路５１〜５４への到達の方
が早くなり、また新たに配置しようとするラッチ回路
（同期回路）と出力制御回路５１〜５４との間のデータ
を比較回路２０で比較し出力制御回路５１〜５４に入力
すると、比較信号の出力制御回路５１〜５４への到達よ
りもデータの出力制御回路５１〜５４への到達の方が早
くなる。
【００１３】一般に、出荷試験に用いる試験装置（メモ
リテスタ）は設定されたＶＯＨレベルより高いレベルの
出力を高データ出力、設定されたＶＯＬレベルより低い
レベルを低データ出力、その中間レベルを高インピーダ
ンス出力と判断するため、高インピーダンス出力の際、
一瞬高データまたは低データが出力された後高インピー
ダンスとなると、試験装置（メモリテスタ）の出力判断
のタイミングを遅らせなければならず、半導体記憶装置
のアクセスタイム等のスピード特性の試験ができなくな
る。逆に高データまたは低データ出力の際、一旦出力さ
れた後に高インピーダンス状態となってしまうと、試験
装置（メモリテスタ）の出力判断のタイミングによって
は試験を正しく行うことができない。
リテスタ）は設定されたＶＯＨレベルより高いレベルの
出力を高データ出力、設定されたＶＯＬレベルより低い
レベルを低データ出力、その中間レベルを高インピーダ
ンス出力と判断するため、高インピーダンス出力の際、
一瞬高データまたは低データが出力された後高インピー
ダンスとなると、試験装置（メモリテスタ）の出力判断
のタイミングを遅らせなければならず、半導体記憶装置
のアクセスタイム等のスピード特性の試験ができなくな
る。逆に高データまたは低データ出力の際、一旦出力さ
れた後に高インピーダンス状態となってしまうと、試験
装置（メモリテスタ）の出力判断のタイミングによって
は試験を正しく行うことができない。
【００１４】また、近年並列テストモードを用いた半導
体記憶装置の出荷試験によく利用されるが、並列測定数
が多く試験効率の良いテストバーイン装置は、ＶＯＨ、
ＶＯＬの２値の判定レベルを持たず、設定された１値の
みのＶＯレベルより高いレベルを高データ出力、低レベ
ルを低データ出力と判断するため、高インピーダンスが
出力された際には、直前に出力されたデータと同じデー
タが出力されたと判断される。よって、高インピーダン
ス出力の際、一瞬高データまたは低データが出力されて
しまうと、そのデータが出力されたと判断され試験を正
しく行うことができない。
体記憶装置の出荷試験によく利用されるが、並列測定数
が多く試験効率の良いテストバーイン装置は、ＶＯＨ、
ＶＯＬの２値の判定レベルを持たず、設定された１値の
みのＶＯレベルより高いレベルを高データ出力、低レベ
ルを低データ出力と判断するため、高インピーダンスが
出力された際には、直前に出力されたデータと同じデー
タが出力されたと判断される。よって、高インピーダン
ス出力の際、一瞬高データまたは低データが出力されて
しまうと、そのデータが出力されたと判断され試験を正
しく行うことができない。
【００１５】なお、特開平３−２２２２００号公報に
は、比較結果を一旦ラッチしてから読み出す趣旨の例が
示されているが、この例においては、並列テストモード
時と通常（並列テストモード未使用）時とで読出しパス
が異なってしまうため、スピード特性の試験ができない
という問題は解決されず、また比較結果をラッチする回
路を多く用意せねばならずチップ面積の増大という問題
も発生する。
は、比較結果を一旦ラッチしてから読み出す趣旨の例が
示されているが、この例においては、並列テストモード
時と通常（並列テストモード未使用）時とで読出しパス
が異なってしまうため、スピード特性の試験ができない
という問題は解決されず、また比較結果をラッチする回
路を多く用意せねばならずチップ面積の増大という問題
も発生する。
【００１６】また、特開平４−４７５９０号公報にも、
一旦ラッチした読出しデータをクロックに同期して読出
す趣旨の例が示されているが、この例では読出しデータ
を比較して並列テストを行っておらず、この例で並列テ
ストを行う際にはラッチ回路（同期回路）の配置に際し
て前述の問題が同じように露呈する。
一旦ラッチした読出しデータをクロックに同期して読出
す趣旨の例が示されているが、この例では読出しデータ
を比較して並列テストを行っておらず、この例で並列テ
ストを行う際にはラッチ回路（同期回路）の配置に際し
て前述の問題が同じように露呈する。
【００１７】
【課題を解決するための手段】本発明の半導体記憶装置
の構成は、複数のデータ源からの互に相補のレベル関係
を持つ対データを複数個それぞれ増幅し出力する複数の
データ増幅器と、前記対データの一方の全データが少な
くとも一致している時にアクティブレベル、前記対デー
タに一致していないものがあるときインアクティブレベ
ルとなる第１の比較信号を出力する比較回路と、内部同
期信号を発生する同期信号発生回路と、前記第１の比較
信号を入力し前記内部同期信号に同期して第２の比較信
号を出力する第１の同期回路と、前記データ増幅器の各
出力データを入力し前記内部同期信号に同期させて出力
する複数の第２の同期回路と、前記第２の比較信号がア
クティブレベルのときは前記第２の同期回路の各出力デ
ータをそれぞれ対応するデータとして出力し、インアク
ティブレベルのときは前記第２の同期回路の出力データ
をそれぞれ所定のレベルに固定して対応するデータとし
て出力する出力制御回路と、この出力制御回路の対応す
る出力データが所定のレベルに固定されているときは出
力端を所定の状態とし、前記出力制御回路の対応する出
力データが所定のレベルに固定されていないときはこれ
ら対応する出力データと対応するレベルのデータを出力
端に出力する出力回路とを有することを特徴とする。
の構成は、複数のデータ源からの互に相補のレベル関係
を持つ対データを複数個それぞれ増幅し出力する複数の
データ増幅器と、前記対データの一方の全データが少な
くとも一致している時にアクティブレベル、前記対デー
タに一致していないものがあるときインアクティブレベ
ルとなる第１の比較信号を出力する比較回路と、内部同
期信号を発生する同期信号発生回路と、前記第１の比較
信号を入力し前記内部同期信号に同期して第２の比較信
号を出力する第１の同期回路と、前記データ増幅器の各
出力データを入力し前記内部同期信号に同期させて出力
する複数の第２の同期回路と、前記第２の比較信号がア
クティブレベルのときは前記第２の同期回路の各出力デ
ータをそれぞれ対応するデータとして出力し、インアク
ティブレベルのときは前記第２の同期回路の出力データ
をそれぞれ所定のレベルに固定して対応するデータとし
て出力する出力制御回路と、この出力制御回路の対応す
る出力データが所定のレベルに固定されているときは出
力端を所定の状態とし、前記出力制御回路の対応する出
力データが所定のレベルに固定されていないときはこれ
ら対応する出力データと対応するレベルのデータを出力
端に出力する出力回路とを有することを特徴とする。
【００１８】また本発明の他の構成は、複数のデータ源
からの互に相補のレベル関係を持つ対データを複数個そ
れぞれ増幅し出力する複数のデータ増幅器と、内部同期
信号を発生する同期信号発生回路と、前記データ増幅器
の各出力データを入力し前記内部同期信号に同期してそ
れぞれ出力する複数の同期回路と、これら同期回路の出
力対データの一方の全データのうちの少なくとも一致し
ているときアクティブレベル、前記対データに一致して
いないものがあるときインアクティブレベルする第１の
比較信号を出力する比較回路と、前記同期信号の各出力
データを入力する複数のディレイ回路と、前記第１の比
較信号がアクティブレベルのとき前記ディレイ回路の各
出力データを出力し、それがインアクティブレベルのと
きは前記ディレイ回路の各出力データをそれぞれ所定の
レベルに固定して出力する出力制御回路と、これら出力
制御回路の対応する出力データが所定のレベルに固定さ
れているときは出力端を所定の状態とし、前記出力制御
回路の対応する出力データが所定のレベルに固定されて
いないときはこれら対応する出力データと対応するレベ
ルのデータを出力端に出力する出力回路とを有すること
を特徴とする。
からの互に相補のレベル関係を持つ対データを複数個そ
れぞれ増幅し出力する複数のデータ増幅器と、内部同期
信号を発生する同期信号発生回路と、前記データ増幅器
の各出力データを入力し前記内部同期信号に同期してそ
れぞれ出力する複数の同期回路と、これら同期回路の出
力対データの一方の全データのうちの少なくとも一致し
ているときアクティブレベル、前記対データに一致して
いないものがあるときインアクティブレベルする第１の
比較信号を出力する比較回路と、前記同期信号の各出力
データを入力する複数のディレイ回路と、前記第１の比
較信号がアクティブレベルのとき前記ディレイ回路の各
出力データを出力し、それがインアクティブレベルのと
きは前記ディレイ回路の各出力データをそれぞれ所定の
レベルに固定して出力する出力制御回路と、これら出力
制御回路の対応する出力データが所定のレベルに固定さ
れているときは出力端を所定の状態とし、前記出力制御
回路の対応する出力データが所定のレベルに固定されて
いないときはこれら対応する出力データと対応するレベ
ルのデータを出力端に出力する出力回路とを有すること
を特徴とする。
【００１９】
【発明の実施の形態】図１は本発明の一実施形態を示す
回路図である。この半導体記憶装置は、複数（この例で
は４ｎ個）の記憶素子からの互いに相補のレベル関係を
もつデータ１０１〜１０８を、データ増幅信号ＤＥ１１
０によりそれぞれ対応して増幅し、互いに相補のレベル
関係をもつ第１及び第２データ１２１〜１２８を出力す
る複数（４対）のデータ増幅器１１〜１４と、各第１の
データ１２１，１２３〜１２７を入力する第１のＡＮＤ
ゲートと、各第２のデータ１２２，１２４〜１２８を入
力する第２のＡＮＤゲートと、これら第１，第２のＡＮ
Ｄゲートの出力データを入力するＮＯＲゲートとから成
る複合論理ゲート２１を備え、第１のデータ１２１，１
２３〜１２７の全て及び第２のデータ１２２，１２４〜
１２８の全ての少なくとも一方が一致しているときアク
ティブレベル（低レベル）、これら第１のデータ１２
１，１２３〜１２７及び第２のデータ１２２，１２４〜
１２８の内に共に一致していないものがあるときインア
クティブレベル（高レベル）となる比較信号を出力する
比較回路２１と、外部から入力されるクロックに同期し
て内部同期信号１２０を出力する同期信号発生回路３０
と、データ増幅器１１〜１４の各第１及び第２の出力デ
ータ１２１〜１２８をそれぞれ入力し内部同期信号１２
０に同期して出力データ１４１〜１４８を出力する複数
（８個）の同期回路（Ｄ−Ｆ／Ｆ）４１〜４８と、比較
信号１３０を入力し同じく内部同期信号１２０に同期し
て比較信号１４０を出力する同期回路（Ｄ−Ｆ／Ｆ）
と、ＮＯＲゲート９１〜９８を備え、比較信号１４０が
アクティブレベルのときはデータ１４１〜１４８をそれ
ぞれ反転した信号１５１〜１５８を出力し、インアクテ
ィブレベルのときは出力１５１〜１５８を低レベルに固
定する複数（４対）の出力制御回路５１〜５４と、対応
する出力制御回路５１〜５４の第１及び第２の出力デー
タ１５１〜１５８が低レベルに固定されているときは出
力端を高インピーダンス状態とし低レベルに固定されて
いないときはこれら対応する第１及び第２の出力データ
１５１〜１５８と対応したレベルのデータ１１１〜１１
４を出力する複数（４対）の出力回路６１〜６４とを有
する構成となっている。
回路図である。この半導体記憶装置は、複数（この例で
は４ｎ個）の記憶素子からの互いに相補のレベル関係を
もつデータ１０１〜１０８を、データ増幅信号ＤＥ１１
０によりそれぞれ対応して増幅し、互いに相補のレベル
関係をもつ第１及び第２データ１２１〜１２８を出力す
る複数（４対）のデータ増幅器１１〜１４と、各第１の
データ１２１，１２３〜１２７を入力する第１のＡＮＤ
ゲートと、各第２のデータ１２２，１２４〜１２８を入
力する第２のＡＮＤゲートと、これら第１，第２のＡＮ
Ｄゲートの出力データを入力するＮＯＲゲートとから成
る複合論理ゲート２１を備え、第１のデータ１２１，１
２３〜１２７の全て及び第２のデータ１２２，１２４〜
１２８の全ての少なくとも一方が一致しているときアク
ティブレベル（低レベル）、これら第１のデータ１２
１，１２３〜１２７及び第２のデータ１２２，１２４〜
１２８の内に共に一致していないものがあるときインア
クティブレベル（高レベル）となる比較信号を出力する
比較回路２１と、外部から入力されるクロックに同期し
て内部同期信号１２０を出力する同期信号発生回路３０
と、データ増幅器１１〜１４の各第１及び第２の出力デ
ータ１２１〜１２８をそれぞれ入力し内部同期信号１２
０に同期して出力データ１４１〜１４８を出力する複数
（８個）の同期回路（Ｄ−Ｆ／Ｆ）４１〜４８と、比較
信号１３０を入力し同じく内部同期信号１２０に同期し
て比較信号１４０を出力する同期回路（Ｄ−Ｆ／Ｆ）
と、ＮＯＲゲート９１〜９８を備え、比較信号１４０が
アクティブレベルのときはデータ１４１〜１４８をそれ
ぞれ反転した信号１５１〜１５８を出力し、インアクテ
ィブレベルのときは出力１５１〜１５８を低レベルに固
定する複数（４対）の出力制御回路５１〜５４と、対応
する出力制御回路５１〜５４の第１及び第２の出力デー
タ１５１〜１５８が低レベルに固定されているときは出
力端を高インピーダンス状態とし低レベルに固定されて
いないときはこれら対応する第１及び第２の出力データ
１５１〜１５８と対応したレベルのデータ１１１〜１１
４を出力する複数（４対）の出力回路６１〜６４とを有
する構成となっている。
【００２０】次に図２の動作波形図を参照して本実施形
態の動作について説明する。時刻ｔ１でデータ増幅信号
ＤＥ１００が高レベルとなると、データ１０１〜１０８
のレベルに対応して、データ１２１〜１２８に高データ
（例えばデータ１０１が高レベルでデータ１０２が低レ
ベルの状態）または低データ（例えばデータ１０２が高
レベルでデータ１０１が低レベルの状態）が伝達され
る。この図では、４対のデータ１０１〜１０８に全て高
データが伝達されている。第１のデータ１０１，１０３
〜１０７の全て及び第２のデータ１０２，１０４〜１０
８の全てが一致しているため比較信号１３０は低レベル
となる。
態の動作について説明する。時刻ｔ１でデータ増幅信号
ＤＥ１００が高レベルとなると、データ１０１〜１０８
のレベルに対応して、データ１２１〜１２８に高データ
（例えばデータ１０１が高レベルでデータ１０２が低レ
ベルの状態）または低データ（例えばデータ１０２が高
レベルでデータ１０１が低レベルの状態）が伝達され
る。この図では、４対のデータ１０１〜１０８に全て高
データが伝達されている。第１のデータ１０１，１０３
〜１０７の全て及び第２のデータ１０２，１０４〜１０
８の全てが一致しているため比較信号１３０は低レベル
となる。
【００２１】次に時刻ｔ２で内部同期信号１２０が高レ
ベルとなると、４対のデータ１４１〜１４８の全てに高
データが伝達され、同時に比較信号１４０に低レベルが
伝達される。ここで比較信号１４０が低レベルであるか
ら４対のデータ１５１〜１５８の全てにも高データが伝
達され、続いて出力端１１１〜１１４の全てに高データ
が出力される。
ベルとなると、４対のデータ１４１〜１４８の全てに高
データが伝達され、同時に比較信号１４０に低レベルが
伝達される。ここで比較信号１４０が低レベルであるか
ら４対のデータ１５１〜１５８の全てにも高データが伝
達され、続いて出力端１１１〜１１４の全てに高データ
が出力される。
【００２２】次に時刻ｔ３でデータ増幅信号１００が再
び高レベルとなったとき、データ対１０５，１０６に誤
って高データ、その他の３対のデータ対１０１〜１０
４，１０７，１０８には正しく低データが伝達される
と、比較信号１３０は高レベルとなる。
び高レベルとなったとき、データ対１０５，１０６に誤
って高データ、その他の３対のデータ対１０１〜１０
４，１０７，１０８には正しく低データが伝達される
と、比較信号１３０は高レベルとなる。
【００２３】また時刻ｔ４で内部同期信号１２０が高レ
ベルとなると、４対のデータ１４１〜１４８にはそれぞ
れデータ１２１〜１２８と同様のデータが伝達され、同
時に比較信号１４０に高レベルが伝達される。ここで比
較信号１４０が高レベルであるから、データ１５１〜１
５８はすべて低レベルとなり、出力端１１１〜１１４は
全て高インピーダンス状態となる。
ベルとなると、４対のデータ１４１〜１４８にはそれぞ
れデータ１２１〜１２８と同様のデータが伝達され、同
時に比較信号１４０に高レベルが伝達される。ここで比
較信号１４０が高レベルであるから、データ１５１〜１
５８はすべて低レベルとなり、出力端１１１〜１１４は
全て高インピーダンス状態となる。
【００２４】図３は本発明の他の実施形態を示す回路図
である。本実施形態は、図１における同期回路４１〜４
８の出力と出力制御回路５１〜５４の各入力との間にデ
ィレイ（遅延）素子８１〜８８を挿入したものである。
この装置は、図１と同様に４対のデータ増幅器１１〜１
４、比較回路２０、同期信号発生回路３０、同期信号１
３０に同期した出力を得る８個の同期回路（Ｄ−Ｆ／
Ｆ）４１〜４８、４対の出力制御回路５１〜５４、４対
の出力回路６１〜６４を含み、さらにディレイ素子８１
〜８８が付加されている。
である。本実施形態は、図１における同期回路４１〜４
８の出力と出力制御回路５１〜５４の各入力との間にデ
ィレイ（遅延）素子８１〜８８を挿入したものである。
この装置は、図１と同様に４対のデータ増幅器１１〜１
４、比較回路２０、同期信号発生回路３０、同期信号１
３０に同期した出力を得る８個の同期回路（Ｄ−Ｆ／
Ｆ）４１〜４８、４対の出力制御回路５１〜５４、４対
の出力回路６１〜６４を含み、さらにディレイ素子８１
〜８８が付加されている。
【００２５】比較回路２０は、同期回路４１〜４８の出
力を比較し、データ１２１，１２３〜１２７を入力する
第１のＡＮＤゲートと、データ１２２，１２４〜１２８
を入力する第２のＡＮＤゲートと、これら第１，第２の
ＡＮＤゲートの出力データを入力するＮＯＲゲートとか
ら成る複合論理ゲート２１により、これらデータ１２
１，１２３〜１２７の全て及びデータ１２２，１２４〜
１２８の全ての少なくとも一方が一致しているときアク
ティブレベル（低レベル）、これらデータの内に共に一
致していないものがあるときインァクティブレベル（高
レベル）となる比較信号１４０を出力する。
力を比較し、データ１２１，１２３〜１２７を入力する
第１のＡＮＤゲートと、データ１２２，１２４〜１２８
を入力する第２のＡＮＤゲートと、これら第１，第２の
ＡＮＤゲートの出力データを入力するＮＯＲゲートとか
ら成る複合論理ゲート２１により、これらデータ１２
１，１２３〜１２７の全て及びデータ１２２，１２４〜
１２８の全ての少なくとも一方が一致しているときアク
ティブレベル（低レベル）、これらデータの内に共に一
致していないものがあるときインァクティブレベル（高
レベル）となる比較信号１４０を出力する。
【００２６】また８個のディレイ素子８１〜８８は、各
データ１３１〜１３８をそれぞれ入力し、一定の遅れ時
間をとったデータ１４１〜１４８として出力する。これ
ら出力データ１４１〜１４８は出力制御回路５１〜５４
のＮＯＲゲート９１〜９８の一方に入力され比較信号１
４０がアクティブレベルのときはこれらデータ１４１〜
１４８をそれぞれ反転してデータ１５１〜１５８を出力
し、インアクティブレベルのときは各出力を低レベルに
固定する。
データ１３１〜１３８をそれぞれ入力し、一定の遅れ時
間をとったデータ１４１〜１４８として出力する。これ
ら出力データ１４１〜１４８は出力制御回路５１〜５４
のＮＯＲゲート９１〜９８の一方に入力され比較信号１
４０がアクティブレベルのときはこれらデータ１４１〜
１４８をそれぞれ反転してデータ１５１〜１５８を出力
し、インアクティブレベルのときは各出力を低レベルに
固定する。
【００２７】次に図４の動作波形図を参照して本実施形
態の動作について説明する。時刻ｔ２で内部同期信号Ｉ
ＣＬＫが高レベルとなったとき、４対のデータ１３１〜
１３８の全てに高データが伝達されると、一定の遅れ時
間をもって４対のデータが伝達される。これら４対のデ
ータ１３１〜１３８の全てが高データであるため、比較
信号１４０は低レベルとなる。データ１４１〜１４８に
高データが伝達されると、比較信号１４０が低レベルで
あるので、４対のデータ１５１〜１５８の全てにも高デ
ータが伝達され、続いて出力端１１１〜１１４の全てに
高データが出力される。
態の動作について説明する。時刻ｔ２で内部同期信号Ｉ
ＣＬＫが高レベルとなったとき、４対のデータ１３１〜
１３８の全てに高データが伝達されると、一定の遅れ時
間をもって４対のデータが伝達される。これら４対のデ
ータ１３１〜１３８の全てが高データであるため、比較
信号１４０は低レベルとなる。データ１４１〜１４８に
高データが伝達されると、比較信号１４０が低レベルで
あるので、４対のデータ１５１〜１５８の全てにも高デ
ータが伝達され、続いて出力端１１１〜１１４の全てに
高データが出力される。
【００２８】次に、時刻ｔ４で内部同期信号１２０が高
レベルとなったとき、データ対１３５，１３６に誤って
高データ、その他の３対のデータ対１３１〜１３４，１
３７，１３８には正しく低データが伝達されると、一定
の遅れ時間をもって４対のデータ１４１〜１４８にそれ
ぞれのデータが伝達されるが、これとほぼ同時か、ある
いはやや先に比較信号１４０が高レベルとなりデータ１
５１〜１５８は全て低レベルとなるので、出力端１１１
〜１１４は全て高インピーダンス状態となる。データ１
４１〜１４８が伝達されるのとほぼ同時か、あるいはや
や先に比較信号１４０が高レベルとなっているため誤っ
たデータが出力されることはない。
レベルとなったとき、データ対１３５，１３６に誤って
高データ、その他の３対のデータ対１３１〜１３４，１
３７，１３８には正しく低データが伝達されると、一定
の遅れ時間をもって４対のデータ１４１〜１４８にそれ
ぞれのデータが伝達されるが、これとほぼ同時か、ある
いはやや先に比較信号１４０が高レベルとなりデータ１
５１〜１５８は全て低レベルとなるので、出力端１１１
〜１１４は全て高インピーダンス状態となる。データ１
４１〜１４８が伝達されるのとほぼ同時か、あるいはや
や先に比較信号１４０が高レベルとなっているため誤っ
たデータが出力されることはない。
【００２９】この例で、比較信号１４０の出力制御回路
５１〜５４への到達がデータ１４１〜１４８の到達より
早くても、その差はディレイ素子８１〜８８の遅れ時間
より小さく、無視できる程度であり問題とはならない。
５１〜５４への到達がデータ１４１〜１４８の到達より
早くても、その差はディレイ素子８１〜８８の遅れ時間
より小さく、無視できる程度であり問題とはならない。
【００３０】ここでディレイ素子８１〜８８の遅れ時間
が予め分かっていれば、出力端へのデータ出力時間の遅
れも分かるので、この分を考慮してアクセスタイム等の
スピードテストを行うことも可能である。また、ディレ
イ素子８１〜８８は並列テストモード時のみ有効とし、
通常動作時は無効とするよう制御すれば、通常動作時に
アクセスタイムが遅れないようにすることも可能であ
る。
が予め分かっていれば、出力端へのデータ出力時間の遅
れも分かるので、この分を考慮してアクセスタイム等の
スピードテストを行うことも可能である。また、ディレ
イ素子８１〜８８は並列テストモード時のみ有効とし、
通常動作時は無効とするよう制御すれば、通常動作時に
アクセスタイムが遅れないようにすることも可能であ
る。
【００３１】なお、以上の説明では複数（４対）の出力
制御回路５１〜５４の全てに比較信号を入力し、複数
（４対）の出力端の全てにデータを出力しているが、こ
の複数（４対）の出力端の出力は全て同じであるので、
試験時にはこのうち１つの出力端で試験すればよい。従
って、試験時に使用する１つの出力端を制御する出力制
御回路５１のみに比較信号を入力し、他の出力制御回路
５２〜５４は端にバッファとしてもい。
制御回路５１〜５４の全てに比較信号を入力し、複数
（４対）の出力端の全てにデータを出力しているが、こ
の複数（４対）の出力端の出力は全て同じであるので、
試験時にはこのうち１つの出力端で試験すればよい。従
って、試験時に使用する１つの出力端を制御する出力制
御回路５１のみに比較信号を入力し、他の出力制御回路
５２〜５４は端にバッファとしてもい。
【００３２】
【発明の効果】以上説明したように本発明は、パイプラ
イン構造のデータパスにおいて、出力段よりも前の段で
データの一致、不一致を判別し、判別した比較結果を内
部同期信号で同期させ出力段のデータを制御するよう構
成されているので、データの出力制御回路への到達と、
比較結果の出力回路への到達が同時となり、データが不
一致で出力端を高インピーダンスにしなくてはならない
時に、伝達されてきたデータを一瞬も出力端に出さず、
また伝達されたデータを出力端に出力する時に、一瞬も
出力端に高インピーダンス出力を出力することはない。
従って、内部パイプライン構造で高速化を図る同期型半
導体記憶装置における、内部同期信号に同期してデータ
を出力するラッチ回路（同期回路）の配置を最適化する
際の障害がなくなるという効果を有する。
イン構造のデータパスにおいて、出力段よりも前の段で
データの一致、不一致を判別し、判別した比較結果を内
部同期信号で同期させ出力段のデータを制御するよう構
成されているので、データの出力制御回路への到達と、
比較結果の出力回路への到達が同時となり、データが不
一致で出力端を高インピーダンスにしなくてはならない
時に、伝達されてきたデータを一瞬も出力端に出さず、
また伝達されたデータを出力端に出力する時に、一瞬も
出力端に高インピーダンス出力を出力することはない。
従って、内部パイプライン構造で高速化を図る同期型半
導体記憶装置における、内部同期信号に同期してデータ
を出力するラッチ回路（同期回路）の配置を最適化する
際の障害がなくなるという効果を有する。
【００３３】また、パイプライン構造のデータパスにお
いて、出力段でデータの一致、不一致を判別し、判別し
た比較結果の出力制御回路への到達と、データの出力制
御回路への到達がほぼ同時か、あるいは比較結果の到達
のほうがやや早くなるようにディレイ素子を設けている
ので、同じくデータが不一致で出力端を高インピーダン
スにしなくてはならないときに、伝達されてきたデータ
を一瞬も出力端に出さず、また伝達されたデータを出力
する時に、出力端に高インピーダンス出力を出力するこ
ともない。
いて、出力段でデータの一致、不一致を判別し、判別し
た比較結果の出力制御回路への到達と、データの出力制
御回路への到達がほぼ同時か、あるいは比較結果の到達
のほうがやや早くなるようにディレイ素子を設けている
ので、同じくデータが不一致で出力端を高インピーダン
スにしなくてはならないときに、伝達されてきたデータ
を一瞬も出力端に出さず、また伝達されたデータを出力
する時に、出力端に高インピーダンス出力を出力するこ
ともない。
【００３４】以上のように、内部パイプライン構造の同
期型半導体記憶装置においても並列テストモードの使用
が可能となったため、例えば、４ビットの記憶素子を並
列に試験すると、その試験時間を１／４に短縮すること
ができるという効果がある。
期型半導体記憶装置においても並列テストモードの使用
が可能となったため、例えば、４ビットの記憶素子を並
列に試験すると、その試験時間を１／４に短縮すること
ができるという効果がある。
【００３５】
【図１】本発明の第１の実施の形態を説明する回路図で
ある。
ある。
【図２】図１の動作を示す動作波形図である。
【図３】本発明の第２の実施の形態を説明する回路図で
ある。
ある。
【図４】図３の動作を示す動作波形図である。
【図５】従来の半導体記憶装置の一例を説明する回路図
である。
である。
１１〜１４ データ増幅器 ２０ 比較回路 ２１ 複合論理ゲート ３０ 同期信号発生回路 ４０〜４８ 同期回路（Ｄ−Ｆ／Ｆ） ５１〜５４ 出力制御回路 ６１〜６４ 出力回路 ７１〜７８ バッファ ８１〜８８ ディレイ素子 ９１〜９８ ＮＯＲゲート Ｔ１〜Ｔ８ Ｎ型トランジスタ １００ 比較信号 １０１〜１０８ 入力データ １１１〜１１４ 出力データ １２０ 内部同期信号 １３０，１４０ 比較信号 １２１〜１２８，１３１〜１３８，１４１〜１４８
データ
データ
Claims (2)
- 【請求項１】 複数のデータ源からの互に相補のレベル
関係を持つ対データを複数個それぞれ増幅し出力する複
数のデータ増幅器と、前記対データの一方の全データが
少なくとも一致している時にアクティブレベル、前記対
データに一致していないものがあるときインアクティブ
レベルとなる第１の比較信号を出力する比較回路と、内
部同期信号を発生する同期信号発生回路と、前記第１の
比較信号を入力し前記内部同期信号に同期して第２の比
較信号を出力する第１の同期回路と、前記データ増幅器
の各出力データを入力し前記内部同期信号に同期させて
出力する複数の第２の同期回路と、前記第２の比較信号
がアクティブレベルのときは前記第２の同期回路の各出
力データをそれぞれ対応するデータとして出力し、イン
アクティブレベルのときは前記第２の同期回路の出力デ
ータをそれぞれ所定のレベルに固定して対応するデータ
として出力する出力制御回路と、この出力制御回路の対
応する出力データが所定のレベルに固定されているとき
は出力端を所定の状態とし、前記出力制御回路の対応す
る出力データが所定のレベルに固定されていないときは
これら対応する出力データと対応するレベルのデータを
出力端に出力する出力回路とを有することを特徴とする
半導体記憶装置。 - 【請求項２】 複数のデータ源からの互に相補のレベル
関係を持つ対データを複数個それぞれ増幅し出力する複
数のデータ増幅器と、内部同期信号を発生する同期信号
発生回路と、前記データ増幅器の各出力データを入力し
前記内部同期信号に同期してそれぞれ出力する複数の同
期回路と、これら同期回路の出力対データの一方の全デ
ータのうちの少なくとも一致しているときアクティブレ
ベル、前記対データに一致していないものがあるときイ
ンアクティブレベルとする第１の比較信号を出力する比
較回路と、前記同期信号の各出力データを入力する複数
のディレイ回路と、前記第１の比較信号がアクティブレ
ベルのとき前記ディレイ回路の各出力データを出力し、
それがインアクティブレベルのときは前記ディレイ回路
の各出力データをそれぞれ所定のレベルに固定して出力
する出力制御回路と、これら出力制御回路の対応する出
力データが所定のレベルに固定されているときは出力端
を所定の状態とし、前記出力制御回路の対応する出力デ
ータが所定のレベルに固定されていないときはこれら対
応する出力データと対応するレベルのデータを出力端に
出力する出力回路とを有することを特徴とする半導体記
憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009121A JP2833563B2 (ja) | 1996-01-23 | 1996-01-23 | 半導体記憶装置 |
| US08/784,783 US5708614A (en) | 1996-01-23 | 1997-01-16 | Data output control circuit of semiconductor memory device having pipeline structure |
| DE69704888T DE69704888T2 (de) | 1996-01-23 | 1997-01-20 | Steuerschaltung für den Datenausgang für eine Halbleiterspeicheranordnung mit einer Pipelinestruktur |
| EP97100811A EP0786780B1 (en) | 1996-01-23 | 1997-01-20 | Data output control circuit of semiconductor memory device having pipeline structure |
| KR1019970001767A KR100269504B1 (ko) | 1996-01-23 | 1997-01-22 | 파이프라인 구조를 가지는 반도체 메모리 디바이스의 데이타 출력 제어 회로(Data Output Control Circuit of Semiconductor Memory Device Having Pipeline Structure) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8009121A JP2833563B2 (ja) | 1996-01-23 | 1996-01-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198895A true JPH09198895A (ja) | 1997-07-31 |
| JP2833563B2 JP2833563B2 (ja) | 1998-12-09 |
Family
ID=11711813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8009121A Expired - Fee Related JP2833563B2 (ja) | 1996-01-23 | 1996-01-23 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5708614A (ja) |
| EP (1) | EP0786780B1 (ja) |
| JP (1) | JP2833563B2 (ja) |
| KR (1) | KR100269504B1 (ja) |
| DE (1) | DE69704888T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479363B1 (en) | 2000-04-11 | 2002-11-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and method for testing the same |
| JP2006073153A (ja) * | 2004-09-06 | 2006-03-16 | Renesas Technology Corp | 入出力縮退回路 |
| JP2007188633A (ja) * | 1996-11-27 | 2007-07-26 | Texas Instr Inc <Ti> | メモリアレイ試験回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5933369A (en) * | 1997-02-28 | 1999-08-03 | Xilinx, Inc. | RAM with synchronous write port using dynamic latches |
| JP4221764B2 (ja) * | 1997-04-25 | 2009-02-12 | 沖電気工業株式会社 | 半導体記憶装置 |
| KR100264076B1 (ko) * | 1997-06-20 | 2000-08-16 | 김영환 | 데이타 출력 드라이버 전류를 증가시킨 디램 |
| KR100265760B1 (ko) * | 1997-12-03 | 2000-09-15 | 윤종용 | 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법 |
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