KR100436064B1 - 반도체 메모리 소자의 래치 회로 - Google Patents

반도체 메모리 소자의 래치 회로 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리 소자의 래치 회로
2. 발명이 해결하려고 하는 기술적 요지
라이트 동작시 입력된 어드레스신호가 전이되기 전에 래치된 데이터를 라이트 직후 리드할 수 있는 반도체 메모리 소자의 래치 회로를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 외부로부터 입력된 데이터 입력신호를 전달하는 제 1 전달수단; 센스인에이블신호와 제 1 래치신호를 이용하여 제 2 래치신호 및 반전 제 2 래치신호를 제공하는 래치신호 발생수단; 상기 데이터 입력신호를 반전시키기 위한 반전수단; 상기 제 2 래치신호 및 반전 제 2 래치신호에 응답하여, 상기 반전수단으로부터 출력된 반전 데이터 입력신호를 전달하는 제 2 전달수단; 상기 제 1 및 제 2 전달 수단의 출력신호를 래치시키는 래치수단을 포함한다.
4. 발명의 중요한 용도
단일 입출력신호를 갖으며, 라이트 동작시 입력된 어드레스신호가 전이되기 전에 래치된 데이터를 라이트 직후 곧바로 리드할 수 있는 래치 회로임.

Description

반도체 메모리 소자의 래치 회로
본 발명은 반도체 메모리 소자에 관한 것으로서, 보다 구체적으로 단일 입출력신호를 갖으며, 라이트 동작시 입력된 어드레스신호가 전이되기 전에 래치된 데이터를 곧바로 리드할 수 있는 반도체 메모리 소자의 래치 회로에 관한 것이다.
일반적으로, 반도체 메모리 소자의 래치회로는 감지 증폭기로부터 출력된 신호를 래치시켜 출력버퍼로 전달하는 역할을 한다.
도 1을 참조하여 일반적인 반도체 메모리 소자를 설명한다.
도 1을 참조하면, 일반적인 반도체 메모리 소자는 다수의 메모리 셀(10-1 ∼ 10-n)과, 다수의 메모리 셀(1∼n)에 쌍으로 각각 접속된 다수의 비트라인(BL1 ∼ BLn) 및 다수의 반전비트라인(/BL1∼/BLn)의 전압차를 감지증폭하기 위한 다수의 감지 증폭기(20-1 ∼ 20-n)와, 다수의 감지 증폭기(20-1 ∼ 20-n)를 통해 감지증폭된 신호(SO, /SO)를 래치시키기 위한 래치 회로(30)와, 다수의 감지 증폭기(20-1 ∼ 20-n)를 통해 감지증폭된 신호(SO, /SO)를 출력단자(OUT)를 통해 출력하기 위한 출력 버퍼(40)를 구비한다.
또한, 일반적인 반도체 메모리 소자는 감지 증폭기(20-n)의 출력단과 래치 회로(30) 및 출력 버퍼(40) 사이에 직렬 연결된 인버터(IV1, IV2)들과, 감지 증폭기(20-n)의 출력단과 래치 회로(30) 및 출력 버퍼(40) 사이에 연결된 인버터(IV3)를 더 구비한다. 여기서, 도면에 생략은 되었지만, 다수의 감지 증폭기(20-1 ∼ 20-(n-1))들의 각 출력단과 래치 회로(30) 및 출력 버퍼(40) 사이에도 인버터(IV1 ∼ IV3)들과 대칭되는 인버터들을 구비한다.
상기와 같은 구조를 갖는 일반적인 반도체 메모리 소자의 동작을 도 1에 도시된 감지 증폭기(20-n)를 예로 들어 설명하면 다음과 같다.
감지 증폭기(20-n)가 메모리 셀(10-n)에 연결된 비트라인(BLn)과 반전 비트라인(/BLn)의 전압차를 감지증폭하여 감지증폭된 신호(SO)를 출력하면, 감지증폭신호(SO)는 인버터(IV1, IV2)들을 순차적으로 거쳐 데이터 버스라인을 통해 래치 회로(30)와 출력버퍼(40)로 전달되며, 또한 인버터(IV3)를 통해 반전된 감지증폭신호(/SO)는 반전 데이터 버스라인을 통해 래치 회로(30)와 출력버퍼(40)로 전달된다. 이어서, 래치 회로(30)는 전달된 감지증폭신호(SO) 및 반전 감지증폭신호(/SO)를 래치시켜 출력버퍼(40)로 출력하며, 출력버퍼(40)는 전달된 감지증폭신호(SO) 및 감지증폭신호(/SO)를 출력단자(OUT)를 통해 출력한다.
도 2를 참조하여 일반적인 감지 증폭기로부터 출력된 감지증폭신호 및 반전 감지증폭신호를 각각 데이터 버스라인 및 반전 데이터 버스라인을 통해 전달받아 래치동작을 수행하는 종래의 래치회로를 설명한다.
도 2를 참조하면, 도 1의 래치 회로(30)를 이루는 이중 입출력신호을 갖는 종래의 래치 회로는, 외부로부터 전달된 래치신호(LCH) 및 반전 래치신호(/LCH)에 의해 감지증폭기(10-n)로부터 출력된 감지증폭신호(SO)를 전달하기 위한 트랜스미션게이트(TRG12)와, 외부로부터 전달된 래치신호(LCH) 및 반전 래치신호(/LCH)에 의해 감지증폭기(10-n)로부터 출력된 반전 감지증폭신호(/SO)를 전달하기 위한 트랜스미션게이트(TRG11)와, 트랜스미션게이트(TRG10, TRG11)들을 각각 통해 전달된 감지증폭신호(SO) 및 반전 감지증폭신호(/SO)를 래치시키기 위한 래치부(50)를 구비한다.
래치부(50)는 입력단이 트랜스미션게이트(TRG10)에 접속된 인버터(IV51)와, 입력단이 인버터(IV51)의 출력단 및 트랜스미션게이트(TRG11)의 출력단에 공통 접속되고, 출력단이 인버터(IV51)의 입력단에 접속된 인버터(IV52)로 이루어진다.
상기와 같은 구조를 갖는 이중 입출력신호를 갖는 종래의 래치 회로의 동작을 설명하면 다음과 같다.
하이상태의 래치신호(LCH)가 트랜스미션게이트(TRG10, TRG11)들의 N형 게이트에 각각 인가되고, 로우상태의 반전 래치신호(/LCH)가 트랜스미션게이트(TRG10, TRG11)들의 P형 게이트에 각각 인가되면, 래치부(50)는 트랜스미션게이트(TRG10)를 통해 전달된 감지증폭신호(SO)를 인버터(IV51)에서 인버터(IV52) 방향으로 래치시킨다. 또한, 래치부(50)는 트랜스미션게이트(TRG11)를 통해 전달된 반전 감지증폭신호(/SO)를 인버터(IV52)에서 인버터(IV51) 방향으로 래치시킨다.
한편, 로우상태의 래치신호(LCH)가 인가되면, 트랜스미션게이트(TRG10, TRG11)들이 턴오프되어 래치동작은 수행되지 않는다.
도 3은 도 1 및 도 2의 반도체 메모리 소자의 동작 특성을 설명한다.
도 3에서, (a)는 다수의 메모리 셀(10-1 ∼ 10-n) 중에 하나를 선택하기 위하여 인가되는 어드레스신호의 특성, (b)는 감지 증폭기(20-1)를 인에이블시키기 위하여 인가되는 센스인에이블신호의 특성, (c)는 감지 증폭기(20-n)를 인에이블시키기 위하여 인가되는 센스인에이블신호의 특성, (d)는 인버터(IV2, IV3)을 구동시키기 위하여 인가되는 구동신호의 특성, (e)는 트랜스미션게이트(TRG10, TRG11)를 구동시키기 위하여 인가되는 래치신호의 특성이다.
도 4을 참조하여 일반적인 감지 증폭기로부터 출력된 감지증폭신호를 데이터 버스라인만을 통해 전달받아 래치동작을 수행하는 종래의 래치 회로를 설명한다.
도 4을 참조하면, 도 1의 래치 회로(30)를 이루는 단일 입출력신호를 갖는 종래의 래치 회로는, 외부로부터 전달된 래치신호(LCH) 및 반전 래치신호(/LCH)에 의해 감지증폭기(10-n)로부터 출력된 감지증폭신호(SO)를 전달하기 위한 트랜스미션게이트(TRG10)와, 트랜스미션게이트(TRG12)를 통해 전달된 감지증폭신호(SO)를 래치시키기 위한 래치부(60)를 구비한다.
래치부(60)는 입력단이 트랜스미션게이트(TRG12)에 접속된 인버터(IV61)와, 입력단이 인버터(IV61)의 출력단에 접속되고, 출력단이 인버터(IV61)의 입력단에 접속된 인버터(IV62)로 이루어진다.
상기와 같은 구조를 갖는 단일 입출력신호를 갖는 종래의 래치 회로의 동작을 설명하면 다음과 같다.
하이상태의 래치신호(LCH)가 트랜스미션게이트(TRG12)의 N형 게이트에 인가되고, 로우상태의 반전 래치신호(/LCH)가 트랜스미션게이트(TRG12)의 P형 게이트에 인가되면, 래치부(60)는 트랜스미션게이트(TRG12)를 통해 전달된 감지증폭신호(SO)를 래치시킨다.
한편, 로우상태의 래치신호(LCH)가 인가되면, 트랜스미션게이트(TRG12)가 턴오프되어 래치동작이 수행되지 않는다.
그러나, 도 4에서와 같이 단일 입출력신호를 갖는 종래의 반도체 메모리 소자의 래치 회로의 경우에, 노드(N61)로부터 데이터가 인버터(IV61)를 통해 전달되는 경로와 인터버(IV62)를 통해 노드(N61)로 데이터가 전달되는 경로에 따라 데이터 전달에 차이가 발생되므로 안정적인 동작을 기대할 수 없었으며, 또한 노드(N61)로부터 인버터(IV61)로 데이터가 전달되는 경로의 변화나 인버터(IV62)를 통해 노드(N61)로 데이터가 전달되는 데이터가 전달되는 경로의 변화 중의 하나만을 얻을 수 있으므로, 라이트 동작시 입력된 어드레스신호가 전이되기 전에는 라이트 직후의 리드 동작을 수행할 수 없는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 반전 데이터 버스라인을 사용하지 않고 데이터 버스라인만을 사용하여 감지증폭신호 및 반전 감지증폭신호 모두를 래치시킬 수 있으며, 또한, 라이트 동작시 입력된 어드레스신호가 전이되지 않은상태에서 라이트 직후에 래치부에 래치된 데이터를 리드할 수 있는 반도체 메모리 소자의 래치 회로를 제공하는데 그 목적이 있다.
도 1은 일반적인 반도체 메모리 소자의 회로도.
도 2는 이중 입출력신호를 갖는 종래의 래치 회로도.
도 3은 일반적인 반도체 메모리 소자의 특성도.
도 4는 단일 입출력신호를 갖는 종래의 래치 회로도.
도 5는 본 발명의 실시예에 따른 반도체 메모리 소자의 래치 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10-1 ∼ 10-n: 다수의 메모리 셀 20-1 ∼ 20-n: 다수의 감지 증폭기
30, 50, 60: 래치 회로 40: 출력 버퍼
100: 제 1 전달부 200: 반전부
300: 제 2 전달부 400: 래치부
이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 래치 회로는 센스인에이블신호에 응답하여, 메모리 셀로부터의 데이터신호를 감지증폭하는 감지증폭부; 메모리 소자 외부로 상기 데이터 신호를 출력하는 출력 버퍼; 래치신호에 응담하여, 상기 감지증폭부로부터의 출력신호를 단일 데이터 신호선을 통해 입력받아 래치하며, 상기 센스인에이블신호 및 래치신호에 응답하여 상기 래치된 데이터를 상기 단일 데이터 신호선을 통해 상기 출력버퍼로 출력하는 래치 회로부를 포함한다.
본 발명의 래치 회로는, 데이터 버스라인을 통해 전달된 감지증폭기의 감지증폭신호를 제 1 전달부을 통해 래치부으로 전달하고, 또한 인버터를 이용하여 데이터 버스라인을 통해 전달된 감지증폭기의 감지증폭신호를 반전시켠 반전된 감지증폭신호를 제 2 전달부을 통해 래치부으로 전달하므로써, 데이터 버스라인만을 이용하는 본 발명의 래치 회로는 데이터 버스라인 및 반전 데이터 버스라인 모두를 이용하는 종래의 래치 회로와 같이 감지증폭신호 및 반전 감지증폭신호 모두를 래치시킬 수 있는 기능을 하면서, 종래의 래치 회로에 이용되던 반전 데이터 버스라인들의 제거에 따른 면적을 감속 시킬 수 있다.
또한, 본 발명의 래치 회로는, 라이트 동작시 입력 버퍼를 통해 곧바로 래치부으로 입력된 데이터를 래치시키고, 라이트 동작시 입력된 어드레스신호가 전이되지 않은상태에서 래치부에 래치된 데이터를 리드하여 제 1 전달부을 통해 출력버퍼로 전달할 수 있다. 여기서, 래치부에 래치된 데이터를 리드할 경우에, 반전부으로 인하여 제 2 전달부은 리드동작에 이용되지 않고 제 1 전달부만이 리드 동작에 이용된다.
이하, 도 5를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 5를 참조하면, 본 발명의 반도체 메모리 소자의 래치 회로는 래치신호(LCH)에 의해 감지증폭기(도시되지 않았음)로부터 출력된 감지증폭신호(SO)를 전달하기 위한 제 1 전달부(100)과, 반전부(200)을 통해 반전된 감지증폭신호(/SO)를 전달하기 위한 제 2 전달부(300)과, 제 1 및 제 2 전달부(100, 300)을 통해 각각 전달된 감지증폭신호(SO) 및 반전 감지증폭신호(/SO)를 래치시키기 위한 래치부(400)를 구비한다.
또한, 본 발명의 래치 회로는 센스인에이블신호(SE)와 래치신호(LCH)를 입력한 다음 논리 조합하여 제 2 전달부(300)의 동작을 제어하기 위한 논리조합 래치신호(LG_LCH) 및 반전 논리조합 래치신호(/LG_LCH)를 발생시키기 위한 래치신호 발생부(500)을 더 구비한다.
래치신호 발생부(500)는 일입력단에 센스인에이블신호(SE)가 타입력단에 래치신호(LCH)가 인가되며, 출력단으로 논리조합 래치신호(LG_LCH)를 출력하는 낸드게이트(510)와, 낸드게이트(510)로부터 출력된 논리조합 래치신호(LG_LCH)를 반전시키기 위한 인버터(IV520)로 이루어진다.
제 1 전달부(100)는 N형 게이트에 래치신호(LCH)가 인가되고, P형 게이트에 반전 래치신호(/LCH)가 인가되며, 감지 증폭기의 출력단에 접속된 데이터 버스라인(DBL)과 래치부(400)의 입력단 사이에 연결된 트랜스미션게이트(TRG100)로 구성된다.
반전부(200)는 입력단이 데이터 버스라인(DBL)에 접속되고 출력단이 제 2 전달부(300)의 입력단에 접속된 인버터(IV200)로 이루어진다.
제 2 전달부(300)는 반전부(200)의 인버터(IV200)의 출력단과 래치부(400) 사이에 연결되며, P형 게이트에 래치신호 발생부(500)의 일출력단을 통해 출력된 논리조합 래치신호(LG_LCH)가 인가되고, N형 게이트에 래치신호 발생부(500)의 타출력단을 통해 출력된 반전 논리조합 래치신호(/LG_LCH)가 인가되는 트랜스미션게이트(TRG300)로 구비된다.
래치부(400)는 입력단이 제 1 전달부(100)의 출력단에 접속된 인버터(IV410)와, 입력단이 인버터(IV410)의 출력단 및 제 2 전달부(300)의 출력단에 공통 접속되고 출력단이 인버터(IV410)의 입력단에 접속된 인버터(IV420)와, 인버터(IV410)의 입력단과 인버터(IV420)의 출력단 사이에 접속된 제 1 저장노드(N410)와, 인버터(IV410)의 출력단과 인버터(IV420)의 입력단 사이에 접속된 제 2 저장노드(N420)로 구성된다.
상기와 같은 구조를 갖는 본 발명의 래치 회로의 동작을 설명하면 다음과 같다.
본 발명의 래치 회로는 라이트 모드 및 리드 모드를 갖는다.
우선, 리드 모드에 대하여 설명한다.
하이상태의 래치신호(LCH)와 하이상태의 센스인에이블신호(SE)가 인가되면, 제 1 전달부(100)의 트랜스미션게이트(TRG100)는 턴온되어 데이터 버스라인(DBL)을 통해 전달된 감지증폭신호(SO)를 래치부(400)으로 전달한다. 이어, 래치부(400)는 입력된 감지증폭신호(SO)를 노드(N410), 인버터(IV410), 노드(N420) 및 인버터(IV420)를 순차적으로 거쳐서 노드(N410)에 최종적으로 저장한다. 또한, 래치신호 발생부(500)는 일입력단 및 타입력단으로 입력된 하이상태의 래치신호(LCH) 및 센스인에이블신호(SE)를 논리조합한 다음, 제 2 전달부(300)의 트랜스미션게이트(TRG300)의 P형 게이트에 로우상태의 논리조합 래치신호(LG_LCH)를 인가하고 N형 게이트에는 하이상태의 논리조합 래치신호(LG_LCH)를 인가하여, 제 2 전달부(300)의 트랜스미션게이트(TRG300)룰 턴온시킨다. 이렇게, 턴온된 제 2 전달부(300)의 트랜스미션게이트(TRG300)는 반전부(200)을 통해 반전된 감지증폭신호(/SO)를 래치부(400)으로 전달한다. 이어서, 래치부(400)는 입력된 반전 감지증폭신호(/SO)를 노드(N420), 인버터(IV420), 노드(N410) 및 인버터(IV410)를 순차적으로 거쳐서 노드(N420)에 최종적으로 저장한다.
다음, 라이트 모드에 대하여 설명한다.
라이트 모드에서, 래치부(400)는 데이터를 제 1 및 제 2 전달부(100, 300)을 통해 전달받아 래치시키는 것이 아니고, 입력 버퍼(도시되지 않았음)를 통해 전달된 입력 데이터를 저장노드(N410)에 저장한다. 이때, 라이트 모드 수행시 입력된 어드레스신호가 전이되기 전에, 리드 동작을 수행하면, 메모리 셀의 데이터를 리드하지 않고 래치부(400)의 저장노드(N410)에 저장된 데이터를 곧바로 리드하여 제 1 전달부(100)을 통해 출력버퍼(도시되지 않았음)로 전달하여 리드 동작을 수행하게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 반도체 메모리 소자의 래치 회로는, 데이터 버스라인 및 반전 데이터 버스라인 모두를 이용하는 종래의 래치 회로와 같이 감지증폭신호 및 반전 감지증폭신호 모두를 래치시킬 수 있는 기능을 하면서, 반전 데이터 버스라인을 사용하지 않고 데이터 버스라인만을 사용하므로써, 종래의 래치 회로에 이용되던 반전 데이터 버스라인들의 제거에 따른 면적을 감속 시킬 수 있으며, 또한, 라이트 동작시 입력된 어드레스신호가 전이되지 않은상태에서 래치수단에 래치된 데이터를 라이트 직후에 곧바로 리드하므로써, 데이터의 리드시간을 단축시킬 수 있는 효과를 제공한다.

Claims (6)

  1. 센스인에이블신호에 응답하여, 메모리 셀로부터의 데이터신호를 감지증폭하는 감지증폭부;
    메모리 소자 외부로 상기 데이터 신호를 출력하는 출력 버퍼;
    래치신호에 응담하여, 상기 감지증폭부로부터의 출력신호를 단일 데이터 신호선을 통해 입력받아 래치하며, 상기 센스인에이블신호 및 래치신호에 응답하여 상기 래치된 데이터를 상기 단일 데이터 신호선을 통해 상기 출력버퍼로 출력하는 래치 회로부를 구비하는 반도체 메모리 소자의 래치 회로.
  2. 외부로부터 입력된 제 1 래치신호 및 반전 제 1 래치신호에 응답하여, 외부로부터 입력된 데이터 입력신호를 전달하는 제 1 전달수단;
    외부로부터 입력된 센스인에이블신호와 상기 제 1 래치신호를 이용하여 제 2 래치신호 및 반전 제 2 래치신호를 제공하는 래치신호 발생수단;
    상기 데이터 입력신호를 반전시키기 위한 반전수단;
    상기 제 2 래치신호 및 반전 제 2 래치신호에 응답하여, 상기 반전수단으로부터 출력된 반전 데이터 입력신호를 전달하는 제 2 전달수단;
    상기 제 1 및 제 2 전달 수단의 출력신호를 래치시키는 래치수단
    을 구비하는 반도체 메모리 소자의 래치 회로.
  3. 제 2 항에 있어서,
    상기 제 1 전달수단은,
    N형 게이트에 상기 제 1 래치신호가 인가되고, P형 게이트에 상기 반전 제 1 래치신호가 인가되며, 상기 데이터 입력신호가 실린 데이터 버스라인과 상기 래치수단의 입력단 사이에 연결된 트랜스미션게이트를 포함하는 반도체 메모리 소자의 래치 회로.
  4. 제 2 항에 있어서,
    상기 제 2 전달수단은,
    상기 반전수단의 출력단과 상기 래치수단의 입력단 사이에 연결되며, P형 게이트에 상기 제 1 래치신호가 인가되고, N형 게이트에 상기 반전 제 2 래치신호가 인가되는 트랜스미션게이트를 포함하는 반도체 메모리 소자의 래치 회로.
  5. 제 2 항에 있어서,
    상기 래치수단은,
    입력단이 상기 제 1 전달수단에 접속된 제 1 인버터;
    입력단이 상기 제 1 인버터의 출력단 및 제 2 전달수단의 출력단에 공통 접속되고, 출력단이 상기 제 1 인버터의 입력단에 접속된 제 2 인버터;
    상기 제 1 인버터의 입력단과 제 2 인버터의 출력단 사이에 접속된 제 1 저장노드; 및
    상기 제 1 인버터의 출력단과 제 2 인버터의 입력단 사이에 접속된 제 2 저장노드를 포함하는 반도체 메모리 소자의 래치 회로.
  6. 제 2 항에 있어서,
    상기 래치신호 발생수단은,
    일입력단으로 입력된 상기 센스인에이블신호와 타입력단으로 입력된 상기 제 1 래치신호를 부정 논리곱하여 상기 제 2 래치신호를 출력하는 부정 논리곱 게이트; 및
    상기 부정 논리곱 게이트로부터 출력된 상기 논리조합 래치신호를 반전시키기 위한 인버터를 포함하는 반도체 메모리 소자의 래치 회로.
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