KR100434482B1 - 분리게이트 제어회로 및 제어방법과 이를 이용한 반도체 메모리장치 - Google Patents

분리게이트 제어회로 및 제어방법과 이를 이용한 반도체 메모리장치 Download PDF

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Abstract

분리게이트 제어회로 및 제어방법과 이를 이용한 반도체 메모리장치가 개시된다. 상기 분리게이트 제어방법을 수행하는 상기 분리게이트 제어회로는, 메모리셀 어레이와, 감지증폭기와, 분리게이트 제어신호에 응답하여 상기 메모리셀 어레이의 비트라인 및 상보 비트라인의 전압을 상기 감지증폭기에 전달하는 분리게이트부갖는 반도체 메모리장치에 있어서, 상기 분리게이트부를 선택하기 위해 디코딩된 로우어드레스들을 논리곱하는 제1논리게이트와, 상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부를 넌엑티브시키기 위해 감지증폭기 제어신호를 입력으로하여 상기 소정의 시간동안 논리"로우"가 되는 펄스를 발생하는 펄스발생부, 및 상기 제1논리게이트의 출력과 상기 펄스발생부의 출력을 논리곱하여 상기 분리게이트 제어신호를 발생하는 제2논리게이트를 구비하는 것을 특징으로 한다. 따라서 상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부가 넌엑티브됨으로써, 감지증폭기의 감지증폭 초기에 출력단들에 걸리는 부하가 최소화되므로 감지증폭 속도가 크게 향상되는 장점이 있다.

Description

분리게이트 제어회로 및 제어방법과 이를 이용한 반도체 메모리장치
본 발명은 반도체 메모리장치에 관한 것으로, 특히 분리게이트 제어회로 및 제어방법과 이를 이용한 반도체 메모리장치에 관한 것이다.
반도체 메모리장치에서는 작은 전압차이를 갖는 한쌍의 상보 신호를 증폭하기 위해 감지증폭기가 사용되며, 메모리셀에 연결되어 있는 비트라인 및 상보 비트라인 사이의 작은 전압차이를 증폭하는 비트라인 감지증폭기가 이의 대표적인 것이다. 상기 감지증폭기에서는 안정된 출력특성과 출력이득(Gain)의 극대화가 중요하며, 특히 특정시간내에 입력전압에 대한 출력전압의 증폭비, 즉 증폭효율은 반도체 메모리장치의 동작속도를 결정하는 중요한 요소이다.
도 1은 종래의 분리게이트 제어회로를 구비하는 DRAM의 개략적인 회로도이다.
도 1을 참조하면, 상기 종래의 DRAM은, 메모리셀 어레이(101)과, 분리게이트부(103)과, 감지증폭기(105)와, 분리게이트 제어부(107)과, 감지증폭기 인에이블부(109)를 구비한다.
상기 메모리셀 어레이(101)은, 엑세스 트랜지스터(T1)과 스토리지 캐패시터(C1)으로 구성되고 비트라인(BL) 또는 상보 비트라인(BLB)에 연결되는 다수개의 메모리셀들(M1)을 포함한다. 상기 분리게이트부(103)은, 상기 비트라인(BL) 및 상보 비트라인(BLB)에 각각 연결되는 분리게이트(IT1,IT2)를 포함하며, 분리게이트 제어신호(ΦISO)에 응답하여 상기 비트라인(BL) 및 상보 비트라인(BLB)의 전압을 전달한다. 상기 감지증폭기(105)는, 일반적인 차동증폭기로 구성되며 독출동작시 상기 메모리셀(M1)으로부터 전하공유(Charge Sharing)에 의해 상기 분리게이트(IT1,IT2)를 통해 전달된 상기 비트라인(BL) 및 상보 비트라인(BLB) 사이의 전위차 ΔVBL을 감지하여 증폭한다.
상기 분리게이트 제어부(107)은, 직렬연결된 낸드게이트(ND), 인버터들(I1,I2,I3)로 구성되며 디코딩된 로우어드레스들(DRAi,DRAj,DRAk)이 모두 논리"하이"로 엑티브될 때 소정의 지연후에 논리"하이"로 엑티브되는 상기 분리게이트 제어신호(ΦISO)를 발생한다. 상기 감지증폭기 인에이블부(109)는, 직렬연결된 인버터들(I4,I5,I6,I7)로 구성되며 감지증폭기 제어신호(ΦSE)가 논리"하이"로 엑티브될 때 소정의 지연후에 각각 논리"하이" 및 논리"로우"로 엑티브되는 감지증폭기 인에이블신호(ΦS 및 ΦSB)를 발생한다. 도 2에 도 1에 도시된 DRAM의 각 신호들의 타이밍도가 도시되어 있다.
그런데 도 1에 도시된 종래의 DRAM에서는, 도 2의 타이밍도에서 볼 수 있듯이 독출동작시 상기 분리게이트 제어신호(ΦISO)는 도 1에 도시된 디코딩된 로우어드레스들(DRAi,DRAj,DRAk)이 모두 논리"하이"로 엑티브될 때 소정의 지연후에 논리"하이"로 엑티브되어 계속 유지된다. 이에 따라 상기 분리게이트들(IT1,IT2)가 계속 턴온되게 되므로, 이동안에 상기 비트라인(BL) 및 상보 비트라인(BLB)의 기생 저항 및 기생 캐패시턴스가 모두 상기 감지증폭기(105)의 출력단(O1,O2)의 부하로 작용하게 된다. 따라서 상기 비트라인(BL) 및 상보 비트라인(BLB) 사이의 전위차 ΔVBL을 증폭하는 속도, 즉 상기 감지증폭기(105)의 감지증폭 속도(T1)가 느려지게 되는 단점이 있다.
따라서 본 발명의 목적은, 비트라인 감지증폭기의 감지증폭 속도를 향상시키는 분리게이트 제어회로를 제공하는 데 있다.
본 발명의 다른 목적은, 비트라인 감지증폭기의 감지증폭 속도를 향상시키기 위한 분리게이트 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 비트라인 감지증폭기의 감지증폭 속도를 향상시키는 분리게이트 제어회로를 구비하는 반도체 메모리장치를 제공하는 데 있다.
도 1은 종래의 분리게이트 제어회로를 구비하는 DRAM의 개략적인 회로도
도 2는 도 1에 도시된 DRAM의 각 신호들의 타이밍도
도 3은 본 발명에 따른 분리게이트 제어회로를 구비하는 DRAM의 개략적인 회로도
도 4는 도 3에 도시된 DRAM의 각 신호들의 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 분리게이트 제어회로는, 다수개의 메모리셀들을 포함하는 메모리셀 어레이와, 분리게이트 제어신호에 응답하여 상기 메모리셀 어레이의 비트라인 및 상보 비트라인의 전압을 전달하는 분리게이트부와, 상기 분리게이트부를 통해 전달된 상기 비트라인 및 상보 비트라인 사이의 전위차를 감지증폭하는 감지증폭기, 및 감지증폭기 제어신호에 응답하여 상기 감지증폭기를 인에이블시키는 감지증폭기 인에이블부를 갖는 반도체 메모리장치의 분리게이트 제어회로에 있어서,
상기 분리게이트부를 선택하기 위해, 디코딩된 로우어드레스들을 논리곱하는 제1논리게이트와, 상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부를 넌엑티브시키기 위해, 상기 감지증폭기 제어신호를 입력으로하여 상기 소정의 시간동안 논리"로우"가 되는 펄스를 발생하는 펄스발생부, 및 상기 제1논리게이트의 출력과 상기 펄스발생부의 출력을 논리곱하여 상기 분리게이트 제어신호를 발생하는 제2논리게이트를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 분리게이트 제어방법은, 다수개의 메모리셀들을 포함하는 메모리셀 어레이와, 분리게이트 제어신호에 응답하여 상기 메모리셀 어레이의 비트라인 및 상보 비트라인의 전압을 전달하는 분리게이트부와, 감지증폭기 인에이블 신호 및 상보 인에이블 신호에 응답하여 상기 분리게이트부를 통해 전달된 상기 비트라인 및 상보 비트라인 사이의 전위차를 감지증폭하는 감지증폭기를 갖는 반도체 메모리장치의 분리게이트 제어방법에 있어서,
상기 분리게이트부를 선택하기 위해, 디코딩된 로우어드레스들을 논리곱하여 블락선택신호를 발생시키는 단계와, 상기 블락선택신호가 엑티브된 다음 제1지연 시간후에 엑티브되는 감지증폭기 제어신호를 발생시키는 단계와, 상기 감지증폭기 제어신호가 엑티브된 다음 제2지연 시간후에 각각 엑티브되는 상기 감지증폭기 인에이블 신호 및 상보 인에이블 신호를 발생시키는 단계와, 상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부를 넌엑티브시키기 위해, 상기 감지증폭기 제어신호를 입력으로하여 상기 감지증폭기 인에이블 신호 및 상보 인에이블 신호들의 엑티브 상태 초기에 상기 소정의 시간동안 논리"로우"가 되는 펄스신호를 발생시키는 단계, 및 상기 블락선택신호와 상기 펄스신호를 논리곱하여 상기 분리게이트 제어신호를 발생시키는 단계를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 다수개의 메모리셀들을 포함하는 메모리셀 어레이와, 상기 메모리셀 어레이의 비트라인 및 상보 비트라인의 전압을 전달하는 분리게이트부와, 상기 분리게이트부를 통해 전달된 상기 비트라인 및 상보 비트라인 사이의 전위차를 감지증폭하는 감지증폭기와, 상기 감지증폭기를 인에이블시키는 감지증폭기 인에이블부, 및 상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부를 넌엑티브시키는 분리게이트 제어부를 구비하는 것을 특징으로 한다.
상기 분리게이트 제어부는, 디코딩된 로우어드레스들을 논리곱하는 제1논리게이트와, 감지증폭기 제어신호를 입력으로하여 상기 소정의 시간동안 논리"로우"가 되는 펄스를 발생하는 펄스발생부와, 상기 제1논리게이트의 출력과 상기 펄스발생부의 출력을 논리곱하여 상기 분리게이트부를 제어하는 분리게이트 제어신호를 발생하는 제2논리게이트를 구비한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명에 따른 분리게이트 제어회로를 구비하는 DRAM의 개략적인 회로도이다.
도 1을 참조하면, 상기 본 발명에 따른 DRAM은, 메모리셀 어레이(301)과, 분리게이트부(303)과, 감지증폭기(305)와, 본 발명의 핵심인 분리게이트 제어부(307)과, 감지증폭기 인에이블부(309)를 구비한다.
상기 메모리셀 어레이(301)은, 엑세스 트랜지스터(T2)와 스토리지 캐패시터(C2)로 구성되고 비트라인(BL) 또는 상보 비트라인(BLB)에 연결되는 다수개의 메모리셀들(M2)를 포함한다. 상기 분리게이트부(303)은, 상기 비트라인(BL) 및 상보 비트라인(BLB)에 각각 연결되는 분리게이트(IT3,IT4)를 포함하며, 분리게이트 제어신호(ΦISO)에 응답하여 상기 비트라인(BL) 및 상보 비트라인(BLB)의 전압을 전달한다. 상기 감지증폭기(305)는, 일반적인 차동증폭기로 구성되며 독출동작시 상기 메모리셀(M2)로부터 전하공유(Charge Sharing)에 의해 상기 분리게이트(IT3,IT4)를 통해 전달된 상기 비트라인(BL) 및 상보 비트라인(BLB) 사이의 전위차 ΔVBL을 감지하여 증폭한다.
본 발명의 핵심인 상기 분리게이트 제어부(307)은, 상기 감지증폭기(305)의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부(303)의 분리게이트(IT3,IT4)를 넌엑티브시키는 상기 분리게이트 제어신호(ΦISO)를 발생한다. 즉 상기 감지증폭기(305)의 감지증폭 초기에 소정의 시간동안 상기 비트라인(BL) 및 상보 비트라인(BLB)과 상기 감지증폭기(305)의 출력단들(O1,O2)를 분리시킴으로써, 상기 비트라인(BL) 및 상보 비트라인(BLB)의 기생 저항 및 기생 캐패시턴스를 상기 감지증폭기(305)의 출력단들(O1,O2)로부터 일시적으로 격리시킨다. 상기 감지증폭기 인에이블부(309)는 상기 감지증폭기(305)를 인에이블시키기 위한 감지증폭기 인에이블 신호(ΦS) 및 상보 인에이블 신호(ΦSB)를 발생한다.
상기 분리게이트부(303)은, 상기 비트라인(BL) 및 상기 감지증폭기(305)의 제1출력단(O1) 사이에 접속되고 게이트에 상기 분리게이트 제어신호(ΦISO)가 인가되는 제1분리게이트(IT3)와, 상기 상보 비트라인(BLB) 및 상기 감지증폭기(305)의 제2출력단(O2) 사이에 접속되고 게이트에 상기 분리게이트 제어신호(ΦISO)가 인가되는 제2분리게이트(IT4)를 구비한다. 상기 제1 및 제2분리게이트들(IT3,IT4)는 엔모스 트랜지스터들로 구성된다.
상기 분리게이트 제어부(307)은, 디코딩된 로우어드레스들(DRAi,DRAj,DRAk)를 논리곱하여 블락선택신호(ΦBLSi)를 발생하는 제1논리게이트(307a)와, 여기에 도시되지 않은 회로에서 발생되는 감지증폭기 제어신호(ΦSE)와 동일한 위상을 갖는 제어신호(ΦSED)를 입력으로하여 소정의 시간동안 논리"로우"가 되는 펄스신호(ΦISOC)를 발생하는 펄스발생부(307b)와, 상기 블락선택신호(ΦBLSi)와 상기 펄스신호(ΦISOC)를 논리곱하여 상기 분리게이트부(303)을 제어하는 상기 분리게이트 제어신호(ΦISO)를 발생하는 제2논리게이트(307c)를 구비한다.
여기에서 상기 제1논리게이트(307a)는, 상기 디코딩된 로우어드레스들(DRAi,DRAj,DRAk)을 입력으로 하는 낸드게이트(ND1)과, 상기 낸드게이트(ND1)의 출력을 반전시켜 상기 블락선택신호(ΦBLSi)를 출력하는 인버터(I1)로 구성된다. 상기 펄스발생부(307b)는, 상기 제어신호(ΦSED)를 반전시키는 제1인버터(I2)와, 전원공급전압(VDD)에 연결된 저항(R)을 구비하고 상기 제1인버터(I2)의 출력을 반전시키는 제2인버터(I3)와, 상기 제2인버터(I3)의 출력단과 상기 전원공급전압(VDD) 사이에 접속되는 캐패시터(C)와, 상기 제2인버터(I3)의 출력을 반전시키는 제3인버터(I4), 및 상기 제어신호(ΦSED)와 상기 제3인버터(I4)의 출력을 입력으로하여 상기 펄스신호(ΦISOC)를 발생하는 낸드게이트(ND2)로 구성된다. 또한 상기 제2논리게이트(307c)는, 상기 블락선택신호(ΦBLSi)와 상기 펄스신호(ΦISOC)를 입력으로 하는 낸드게이트(ND3)와, 상기 낸드게이트(ND3)의 출력을 반전시켜 상기 분리게이트 제어신호(ΦISO)를 발생하는 인버터(I5)로 구성된다.
상기 감지증폭기 인에이블부(309)는, 상기 감지증폭기 제어신호(ΦSE)를 입력으로 하여 소정의 시간만큼 반전지연시켜 상기 감지증폭기(305)의 상보 인에이블 신호(ΦBS)를 발생하는 인버터체인(I6,I7,I8)과, 상기 상보 인에이블 신호(ΦBS)를 반전시켜 상기 감지증폭기의 인에이블 신호(ΦS)를 발생하는 인버터(I9)를 구비한다.
특히 상기 감지증폭기의 인에이블 신호(ΦS)와 상보 인에이블 신호(ΦBS), 및 상기 분리게이트 제어신호(ΦISO)는, 상기 메모리셀(M2)의 전하가 전하공유에 의해 상기 감지증폭기(305)에 전달된 후에 상기 메모리셀(M2)와 상기 감지증폭기(305)가 분리되어야 하므로, 도 4의 타이밍도에서 볼 수 있듯이 최소한의 시간차이를 갖도록 즉 스큐(Skew)가 적도록 발생된다. 또한 상기 분리게이트 제어신호(ΦISO)는, 도 4의 타이밍도에서 볼 수 있듯이 상기 메모리셀(M2)의 전하가 전하공유에 의해 상기 감지증폭기(305)에 전달된 후 상기 감지증폭기(305)의 감지증폭 초기에 소정의 짧은 시간동안 논리"로우"가 되고 상기 메모리셀에 데이터를 리스토아(Restore)하기 위해 다시 논리"하이"가 되는 펄스를 갖도록 발생된다.
도 4는 본 발명에 따른 분리게이트 제어방법을 수행하는 도 3에 도시된 DRAM의 각 신호들의 타이밍도이다.
도 4를 참조하여, 도 3에 도시된 DRAM의 동작을 간단히 설명하면 다음과 같다. 먼저 상기 분리게이트부(303)을 선택하기 위해, 상기 분리게이트 제어부(307)의 제1논리게이트(307a)에서 상기 디코딩된 로우어드레스들(DRAi,DRAj,DRAk)이 논리곱되어 블락선택신호(ΦBLSi)가 발생된다. 다음에 상기 블락선택신호(ΦBLSi)가 논리"하이"로 엑티브된 다음 제1지연 시간(t1) 후에 논리"하이"로 엑티브되는 감지증폭기 제어신호(ΦSE)가 도 3에 도시되지 않은 회로에서 발생된다. 다음에 상기 감지증폭기 제어신호(ΦSE)가 논리"하이"로 엑티브된 다음 제2지연 시간(t2) 후에 각각 논리"하이" 및 논리"로우"로 엑티브되는 감지증폭기 인에이블 신호(ΦS) 및 상보 인에이블 신호(ΦBS)가 상기 감지증폭기 인에이블부(309)에서 발생된다. 또한 상기 분리게이트 제어부(307)의 펄스발생부(307b)에서 상기 감지증폭기 제어신호(ΦSE)를 입력으로하여 상기 감지증폭기 인에이블 신호 및 상보 인에이블 신호들(ΦS, ΦBS)의 엑티브 상태 초기에 소정의 시간(t3) 동안 논리"로우"가 되는 펄스신호(ΦISOC)가 발생되고, 상기 분리게이트 제어부(307)의 제2논리게이트(307c)에서 상기 펄스신호(ΦISOC)와 동일한 위상을 갖는 분리게이트 제어신호(ΦISO)가 발생된다.
따라서 상기 메모리셀(M2)의 전하가 전하공유에 의해 상기 감지증폭기(305)에 전달된 후에, 상기 분리게이트 제어신호(ΦISO)의 논리"로우" 상태에서 상기 분리게이트 제어부(303)의 분리게이트들(IT3,IT4)가 턴오프됨으로써, 상기 비트라인(BL) 및 상보 비트라인(BLB)과 상기 감지증폭기(305)의 출력단들(O1,O2)를 분리된다. 이에 따라 상기 비트라인(BL) 및 상보 비트라인(BLB)의 기생 저항 및 기생 캐패시턴스가 상기 감지증폭기(305)의 출력단들(O1,O2)로부터 일시적으로 격리됨으로써, 상기 감지증폭기(305)의 감지증폭 초기에 출력단들(O1,O2)에 걸리는 부하가 최소화되므로 상기 감지증폭기(305)의 감지증폭 속도(T2)가 크게 향상된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 분리게이트 제어회로 및 제어방법은 비트라인 감지증폭기의 감지증폭 속도를 크게 향상시키는 장점이 있으며, 또한 상기 본 발명에 따른 분리게이트 제어회로를 구비하는 반도체 메모리장치는 비트라인 감지증폭기의 감지증폭 속도가 빠르므로 전체적인 동작속도가 빨라지는 장점이 있다.

Claims (14)

  1. 다수개의 메모리셀들을 포함하는 메모리셀 어레이와, 분리게이트 제어신호에 응답하여 상기 메모리셀 어레이의 비트라인 및 상보 비트라인의 전압을 전달하는 분리게이트부와, 상기 분리게이트부를 통해 전달된 상기 비트라인 및 상보 비트라인 사이의 전위차를 감지증폭하는 감지증폭기, 및 감지증폭기 제어신호에 응답하여 상기 감지증폭기를 인에이블시키는 감지증폭기 인에이블부를 갖는 반도체 메모리장치의 분리게이트 제어회로에 있어서,
    상기 분리게이트부를 선택하기 위해, 디코딩된 로우어드레스들을 논리곱하는 제1논리게이트;
    상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부를 넌엑티브시키기 위해, 상기 감지증폭기 제어신호를 입력으로하여 상기 소정의 시간동안 논리"로우"가 되는 펄스를 발생하는 펄스발생부; 및
    상기 제1논리게이트의 출력과 상기 펄스발생부의 출력을 논리곱하여 상기 분리게이트 제어신호를 발생하는 제2논리게이트를 구비하는 것을 특징으로 하는 분리게이트 제어회로.
  2. 제1항에 있어서, 상기 제1논리게이트는, 상기 디코딩된 로우어드레스들을 입력으로 하는 낸드게이트와, 상기 낸드게이트의 출력을 반전시키는 인버터를 구비하는 것을 특징으로 하는 분리게이트 제어회로.
  3. 제1항에 있어서, 상기 펄스발생부는, 상기 감지증폭기 제어신호를 반전시키는 제1인버터와, 전원공급전압에 연결된 저항을 구비하고 상기 제1인버터의 출력을 반전시키는 제2인버터와, 상기 제2인버터의 출력단과 상기 전원공급전압 사이에 접속되는 캐패시터와, 상기 제2인버터의 출력을 반전시키는 제3인버터, 및 상기 감지증폭기 제어신호와 상기 제3인버터의 출력을 입력으로하여 상기 펄스를 발생하는 낸드게이트를 구비하는 것을 특징으로 하는 분리게이트 제어회로.
  4. 제1항에 있어서, 상기 제2논리게이트는, 상기 제1논리게이트의 출력과 상기 펄스발생부의 출력을 입력으로 하는 낸드게이트와, 상기 낸드게이트의 출력을 반전시켜 상기 분리게이트 제어신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 분리게이트 제어회로.
  5. 제1항에 있어서, 상기 감지증폭기 인에이블부는, 상기 감지증폭기 제어신호를 입력으로 하여 소정의 시간만큼 반전지연시켜 상기 감지증폭기의 상보 인에이블 신호를 발생하는 인버터체인과, 상기 상보 인에이블 신호를 반전시켜 상기 감지증폭기의 인에이블 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 분리게이트 제어회로.
  6. 다수개의 메모리셀들을 포함하는 메모리셀 어레이와, 분리게이트 제어신호에 응답하여 상기 메모리셀 어레이의 비트라인 및 상보 비트라인의 전압을 전달하는 분리게이트부와, 감지증폭기 인에이블 신호 및 상보 인에이블 신호에 응답하여 상기 분리게이트부를 통해 전달된 상기 비트라인 및 상보 비트라인 사이의 전위차를 감지증폭하는 감지증폭기를 갖는 반도체 메모리장치의 분리게이트 제어방법에 있어서,
    상기 분리게이트부를 선택하기 위해, 디코딩된 로우어드레스들을 논리곱하여 블락선택신호를 발생시키는 단계;
    상기 블락선택신호가 엑티브된 다음 제1지연 시간후에 엑티브되는 감지증폭기 제어신호를 발생시키는 단계;
    상기 감지증폭기 제어신호가 엑티브된 다음 제2지연 시간후에 각각 엑티브되는 상기 감지증폭기 인에이블 신호 및 상보 인에이블 신호를 발생시키는 단계;
    상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부를 넌엑티브시키기 위해, 상기 감지증폭기 제어신호를 입력으로하여 상기 감지증폭기 인에이블 신호 및 상보 인에이블 신호들의 엑티브 상태 초기에 상기 소정의 시간동안 논리"로우"가 되는 펄스신호를 발생시키는 단계;
    상기 블락선택신호와 상기 펄스신호를 논리곱하여 상기 분리게이트 제어신호를 발생시키는 단계를 구비하는 것을 특징으로 하는 분리게이트 제어방법.
  7. 다수개의 메모리셀들을 포함하는 메모리셀 어레이;
    상기 메모리셀 어레이의 비트라인 및 상보 비트라인의 전압을 전달하는 분리게이트부;
    상기 분리게이트부를 통해 전달된 상기 비트라인 및 상보 비트라인 사이의 전위차를 감지증폭하는 감지증폭기;
    상기 감지증폭기를 인에이블시키는 감지증폭기 인에이블부;
    상기 감지증폭기의 감지증폭 초기에 소정의 시간동안 상기 분리게이트부를 넌엑티브시키는 분리게이트 제어부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 분리게이트부는, 상기 비트라인 및 상기 감지증폭기의 제1출력단 사이에 접속되고 게이트에 상기 분리게이트 제어부의 출력신호가 인가되는 제1분리게이트와, 상기 상보 비트라인 및 상기 감지증폭기의 제2출력단 사이에 접속되고 게이트에 상기 분리게이트 제어부의 출력신호가 인가되는 제2분리게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 제1 및 제2분리게이트들은 엔모스 트랜지스터들인 것을 특징으로 하는 반도체 메모리장치.
  10. 제7항에 있어서, 상기 분리게이트 제어부는, 디코딩된 로우어드레스들을 논리곱하는 제1논리게이트와, 감지증폭기 제어신호를 입력으로하여 상기 소정의 시간동안 논리"로우"가 되는 펄스를 발생하는 펄스발생부와, 상기 제1논리게이트의 출력과 상기 펄스발생부의 출력을 논리곱하여 상기 분리게이트부를 제어하는 분리게이트 제어신호를 발생하는 제2논리게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 제1논리게이트는, 상기 디코딩된 로우어드레스들을 입력으로 하는 낸드게이트와, 상기 낸드게이트의 출력을 반전시키는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제10항에 있어서, 상기 펄스발생부는, 상기 감지증폭기 제어신호를 반전시키는 제1인버터와, 전원공급전압에 연결된 저항을 구비하고 상기 제1인버터의 출력을 반전시키는 제2인버터와, 상기 제2인버터의 출력단과 상기 전원공급전압 사이에 접속되는 캐패시터와, 상기 제2인버터의 출력을 반전시키는 제3인버터, 및 상기 감지증폭기 제어신호와 상기 제3인버터의 출력을 입력으로하여 상기 펄스를 발생하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제10항에 있어서, 상기 제2논리게이트는, 상기 제1논리게이트의 출력과 상기 펄스발생부의 출력을 입력으로 하는 낸드게이트와, 상기 낸드게이트의 출력을 반전시켜 상기 분리게이트 제어신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제7항에 있어서, 상기 감지증폭기 인에이블부는, 감지증폭기 제어신호를 입력으로 하여 소정의 시간만큼 반전지연시켜 상기 감지증폭기의 상보 인에이블 신호를 발생하는 인버터체인과, 상기 상보 인에이블 신호를 반전시켜 상기 감지증폭기의 인에이블 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
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