KR100818096B1 - 라이트 드라이버 제어 회로를 포함하는 반도체 메모리 장치및 라이트 드라이버 제어 방법 - Google Patents

라이트 드라이버 제어 회로를 포함하는 반도체 메모리 장치및 라이트 드라이버 제어 방법 Download PDF

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Abstract

본 발명은 라이트 동작시 외부로부터 입력된 데이터를 증폭하여 메모리 셀로 제공하는 라이트 드라이버를 제어하기 위한 라이트 드라이버 제어 회로 및 라이트 드라이버 제어 방법에 관한 것으로서, 라이트 드라이버(300)를 제어하기 위한 회로(200)가 싱글 타입(single type) 래치 구조로 이루어진다.

Description

라이트 드라이버 제어 회로를 포함하는 반도체 메모리 장치 및 라이트 드라이버 제어 방법{SEMICONDUCTOR MEMORY DEVICE INCLUDING WRITE DRIVER CONTROL CIRCUIT AND WRITE DRIVER CONTROL METHOD}
도 1은 일반적인 라이트 드라이버 제어 회로(10)와 라이트 드라이버(20)를 나타내는 회로도.
도 2는 도 1의 동작을 설명하기 위한 파형도.
도 3은 본 발명의 실시 예에 따른 싱글 타입 래치형 라이트 드라이버 제어부(200)를 포함하는 반도체 메모리 장치를 나타내는 회로도.
도 4는 도 3의 싱글 타입 래치형 라이트 드라이버 제어부(200)를 나타내는 회로도.
도 5는 도 3의 라이트 드라이버(300)를 나타내는 회로도.
도 6는 도 4의 싱글 타입 래치형 라이트 드라이버 제어부(200)와 도 5의 라이트 드라이버(300)의 동작을 설명하기 위한 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 라이트 동작 시 외부로부터 입력된 데이터를 증폭하여 메모리 셀로 제공하는 라이트 드라이버를 제어하기 위한 라이트 드라이버 제어 회로 및 라이트 드라이버 제어 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 라이트 동작시 외부로부터 입력된 데이터를 증폭하여 로컬 입출력 라인으로 전달하는 라이트 드라이버를 포함하며, 이러한 라이트 드라이버의 동작은 도 1과 같은 라이트 드라이버 제어 회로(10)에 의해 제어된다.
구체적으로, 도 1에 도시된 바와 같이, 라이트 드라이버 제어 회로(10)는 네 개의 래치부(11~14)로 구성되고, 라이트 드라이버(20)는 두 개의 드라이버부(21,22)로 구성되며, 그 구성 및 동작을 도 1과 도 2를 참조하여 살펴보면 아래와 같다.
제 1 래치부(11)는 글로벌 입출력 바 라인(GIOB)으로부터 전달되는 데이터에 의해 턴온되어 노드(ND1)를 전원 전압 VDD 레벨로 상승시키는 PMOS 트랜지스터(P1), 글로벌 입출력 바 라인(GIOB)으로부터 전달되는 데이터에 의해 턴온되어 노드(ND1)와 NMOS 트랜지스터(N2) 사이를 연결하는 NMOS 트랜지스터(N1), 라이트 드라이버 인에이블 신호 BWEN에 의해 턴온되어 노드(ND1)를 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N2), 및 노드(ND1)로 전달된 데이터를 래치하여 래치된 데이터 DATA_LATB로 출력하는 두 인버터(INV1,INV2)로 구성될 수 있다.
이러한 구성을 갖는 제 1 래치부(11)는 라이트 드라이버 인에이블 신호 BWEN에 의해 글로벌 입출력 바 라인(GIOB)으로부터 전달되는 데이터를 래치시켜 데 이터를 전달하기 위한 타이밍 마진(timing margin)을 확보한다.
제 2 래치부(12)는 글로벌 입출력 트루 라인(GIOT)으로부터 전달되는 데이터에 의해 턴온되어 노드(ND2)를 전원 전압 VDD 레벨로 상승시키는 PMOS 트랜지스터(P2), 글로벌 입출력 트루 라인(GIOT)으로부터 전달되는 데이터에 의해 턴온되어 노드(ND2)와 NMOS 트랜지스터(N4) 사이를 연결하는 NMOS 트랜지스터(N3), 라이트 드라이버 인에이블 신호 BWEN에 의해 노드(ND2)를 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N4), 및 노드(ND2)로 전달된 데이터를 래치하여 래치된 데이터 DATA_LAT로 출력하는 두 인버터(INV3,INV4)로 구성될 수 있다.
이러한 구성을 갖는 제 2 래치부(12)는 라이트 드라이버 인에이블 신호 BWEN에 의해 글로벌 입출력 트루 라인(GIOT)으로부터 전달되는 데이터를 래치시켜 데이터를 전달하기 위한 타이밍 마진을 확보한다.
제 3 래치부(13)는 프리차지 제어 신호 PCG에 의해 턴온되어 노드(ND3)를 전원 전압 VDD 레벨로 상승시키는 PMOS 트랜지스터(P3), 래치된 데이터 DATA_LATB 및 DATA_LAT가 출력되는 시점에 인에이블되도록 지연된 라이트 드라이버 인에이블 신호 DBWEN에 의해 턴온되어 노드(ND3)와 NMOS 트랜지스터(N6) 사이를 연결하는 NMOS 트랜지스터(N5), 래치된 데이터 DATA_LATB에 의해 턴온되어 노드(ND3)를 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N6), 노드(ND3)로 전달된 데이터를 래치하여 래치된 데이터 PRE_DRV로 출력하는 두 인버터(INV5,INV6), 및 래치된 데이터 PRE_DRV를 반전 및 지연하여 반전 래치 신호 LATB와 드라이버 신호 DRV로 각각 출력하는 인버터(INV7,INV8)로 구성될 수 있다.
이러한 구성을 갖는 제 3 래치부(13)는 지연된 라이트 드라이버 인에이블 신호 DBWEN, 프리차지 제어 신호 PCG, 및 제 1 래치부(11)에서 출력되는 신호 DATA_LATB를 이용하여 노드(ND3)로 전달된 데이터를 래치함으로써, 라이트 드라이버 동작을 제어하기 위한 반전 래치 신호 LATB와 드라이버 신호 DRV를 생성한다.
제 4 래치부(14)는 프리차지 제어 신호 PCG에 의해 턴온되어 노드(ND4)를 전원 전압 VDD 레벨로 상승시키는 PMOS 트랜지스터(P4), 지연된 라이트 드라이버 인에이블 신호 DBWEN에 의해 턴온되어 노드(ND4)와 NMOS 트랜지스터(N8) 사이를 연결하는 NMOS 트랜지스터(N7), 래치된 데이터 DATA_LAT에 의해 턴온되어 노드(ND4)를 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N8), 노드(ND4)로 전달된 데이터를 래치하여 래치된 데이터 PRE_DRVB로 출력하는 두 인버터(INV9,INV10), 및 래치된 데이터 PRE_DRVB를 반전 및 지연하여 래치 신호 LAT와 반전 드라이버 신호 DRVB로 각각 출력하는 인버터(INV11,INV12)로 구성될 수 있다.
이러한 구성을 갖는 제 4 래치부(14)는 지연된 라이트 드라이버 인에이블 신호 DBWEN, 프리차지 제어 신호 PCG, 및 제 2 래치부(12)에서 출력되는 신호 DATA_LAT를 이용하여 노드(ND4)로 전달된 데이터를 래치함으로써, 라이트 드라이버 동작을 제어하기 위한 래치 신호 LAT와 반전 드라이버 신호 DRVB를 생성한다.
제 1 드라이버부(15)는 래치 신호 LAT에 의해 턴온되어 로컬 입출력 트루 라인(LIOT)을 코어 전압 VCORE 레벨로 상승시키는 PMOS 트랜지스터(P5)와, 드라이버 신호 DRV에 의해 턴온되어 로컬 입출력 트루 라인(LIOT)을 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N9)로 구성될 수 있다.
이러한 구성을 갖는 제 1 드라이버부(21)는 래치 신호 LAT와 드라이버 신호 DRV에 의해 글로벌 입출력 트루 라인(GIOT)의 데이터를 증폭하여 로컬 입출력 트루 라인(LIOT)으로 전달한다.
제 2 드라이버부(22)는 반전 래치 신호 LATB에 의해 턴온되어 로컬 입출력 바 라인(LIOB)을 코어 전압 VCORE 레벨로 상승시키는 PMOS 트랜지스터(P6)와, 반전 드라이버 신호 DRVB에 의해 턴온되어 로컬 입출력 바 라인(LIOB)을 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N17)로 구성될 수 있다.
이러한 구성을 갖는 제 2 드라이버부(22)는 반전 래치 신호 LATB와 반전 드라이버 신호 DRVB에 의해 글로벌 입출력 바 라인(GIOB)의 데이터를 증폭하여 로컬 입출력 바 라인(LIOB)으로 전달한다.
이상에서 살펴본 바와 같이, 도 1과 같은 라이트 드라이버 제어 회로(10)는 글로벌 입출력 라인 쌍(GIOT,GIOB)의 데이터들을 래치하고, 라이트 드라이버(20)는 라이트 드라이버 제어 회로(10)에서 출력되는 신호들 LAT, DRV, LATB 및 DRVB에 의해 로컬 입출력 라인 쌍(LIOT,LIOB)을 드라이브한다.
하지만, 이러한 라이트 드라이버 제어 회로(10)는 네 개의 래치부(11~14)를 통하여 글로벌 입출력 라인 쌍(GIOT,GIOB)의 데이터를 래치하여 라이트 드라이버(20)를 제어하기 위한 신호들 LAT, DRV, LATB 및 DRVB을 생성하므로, 반도체 메모리 장치에서 라이트 드라이버 제어 회로(10)가 차지하는 면적이 커질 수 있는 문제점이 있다.
또한, 도 1과 같은 라이트 드라이버 제어 회로(10)는 네 개의 래치부(11~14) 를 통하여 글로벌 입출력 라인 쌍(GIOT,GIOB)으로부터 전달된 데이터를 래치하여 라이트 드라이버(20)를 제어하므로, 이러한 래치 동작으로 인해 라이트 동작시 전류 소모가 커질 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 반도체 메모리 장치에서 라이트 드라이버 제어 회로가 차지하는 면적을 줄이고자 함에 있다.
또한, 본 발명의 목적은 라이트 동작시 라이트 드라이버 제어 회로로 인한 전류 소모를 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 라이트 드라이버 제어 회로는, 라이트 동작시 차동 입력된 제 1 상태의 글로벌 입출력 라인 쌍의 제 1 및 제 2 데이터의 상태를 비교하여 제 1 출력 신호를 제 1 출력 노드로 출력하고, 차동 입력된 제 2 상태의 상기 제 1 및 제 2 데이터들의 상태를 비교하여 제 2 출력 신호를 제 2 출력 노드로 출력하며, 프리차지 동작 이전까지 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 싱글 타입 래치부; 프리차지 동작시 상기 제 1 및 제 2 출력 노드를 이퀄라이즈 및 프리차지시키는 프리차지 제어부; 및 상기 제 1 및 제 2 출력 신호를 이용하여 라이트 드라이버를 제어하기 위한 제 1 및 제 2 드라이버 신호와 제 1 및 제 2 래치 신호로 출력하는 출력부;를 포함함을 특징으로 한다.
상기 라이트 드라이버 제어 회로의 구성에서, 상기 싱글 타입 래치부는 상기 제 1 상태의 데이터들로서 하이 레벨의 제 1 데이터와 로우 레벨의 제 2 데이터를 비교하여 상기 제 1 출력 신호로 출력하고, 상기 제 2 상태의 데이터들로서 로우 레벨의 제 1 데이터와 하이 레벨의 제 2 데이터를 비교하여 상기 제 2 출력 신호로 출력함이 바람직하며, 특히, 상기 싱글 타입 래치부는 상기 제 1 및 제 2 데이터의 전위차를 비교하여 제 1 및 제 2 출력 신호로 출력하고, 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 크로스 커플드 형태의 래치임이 바람직하다.
상기 라이트 드라이버 제어 회로의 구성에서, 상기 싱글 타입 래치부는, 상기 라이트 동작시 인에이블되는 라이트 드라이브 제어 신호에 의해 턴온되어 공통 노드를 접지 레벨로 하강시키는 풀 다운 수단; 상기 제 1 데이터에 의해 턴온되어 제 1 노드와 상기 공통 노드 사이를 연결하는 제 1 스위칭 수단; 상기 제 2 데이터에 의해 턴온되어 제 2 노드와 상기 공통 노드 사이를 연결하는 제 2 스위칭 수단; 상기 제 2 출력 노드의 전위에 의해 턴온되어 상기 제 1 출력 노드를 전원 전압 레벨로 상승시키는 제 1 풀 업 수단; 상기 제 2 출력 노드의 전위에 의해 턴온되어 상기 제 1 출력 노드와 상기 제 1 노드 사이를 연결하는 제 3 스위칭 수단; 상기 제 1 출력 노드의 전위에 의해 턴온되어 상기 제 2 출력 노드를 전원 전압 레벨로 상승시키는 제 2 풀 업 수단; 및 상기 제 1 출력 노드의 전위에 의해 턴온되어 상기 제 2 출력 노드와 상기 제 2 노드 사이를 연결하는 제 4 스위칭 수단;을 포함하며, 상기 제 1 및 제 2 출력 노드를 통하여 상기 제 1 및 제 2 출력 신호를 출력함이 바람직하다.
상기 싱글 타입 래치부의 구성에서, 상기 풀 다운 수단과, 상기 제 1 내지 제 4 스위칭 수단은 각각 NMOS 트랜지스터로 구성되며, 상기 제 1 및 제 2 풀 업 수단은 각각 PMOS 트랜지스터로 구성됨이 바람직하다.
상기 라이트 드라이버 제어 회로의 구성에서, 상기 프리차지 제어부는, 상기 프리차지 동작시 인에이블되는 프리차지 제어 신호에 의해 턴온되어 상기 제 1 출력 노드를 전원 전압 레벨로 상승시키는 제 3 풀 업 수단; 상기 프리차지 제어 신호에 의해 턴온되어 상기 제 2 출력 노드를 전원 전압 레벨로 상승시키는 제 4 풀 업 수단; 및 상기 프리차지 제어 신호에 의해 턴온되어 상기 제 1 및 제 2 출력 노드를 이퀄라이즈시키는 제 5 스위칭 수단;을 포함함이 바람직하다.
상기 프리차지 제어부의 구성에서, 상기 제 3 및 제 4 풀 업 수단과 상기 제 5 스위칭 수단은 PMOS 트랜지스터로 구성됨이 바람직하다.
상기 라이트 드라이버 제어 회로의 구성에서, 상기 출력부는, 상기 제 1 출력 신호를 반전하여 상기 제 1 드라이버 신호로 출력하는 제 1 인버터 수단; 상기 제 1 드라이버 신호를 반전하여 상기 제 1 래치 신호로 출력하는 제 2 인버터 수단; 상기 제 2 출력 신호를 반전하여 상기 제 2 드라이버 신호로 출력하는 제 3 인버터 수단; 및 상기 제 2 드라이버 신호를 반전하여 상기 제 2 래치 신호로 출력하는 제 4 인버터 수단;을 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치는, 외부로부터 입력된 데이터를 버퍼링하여 글로벌 입출력 라인 쌍으로 전달하는 버퍼부; 라이트 동작시 상기 글로벌 입출력 라인 쌍으로부터 전달된 데이터들의 전위차를 감지 증폭하여 라이트 드라이버 제어 신호들로 출력하며, 프 리차지 동작 이전까지 상기 드라이버 제어 신호들의 상태를 래치하고, 프리차지 동작시 상기 드라이버 제어 신호들을 프리차지시키는 싱글 타입 래치형 라이트 드라이버 제어부; 상기 드라이버 제어 신호들을 이용하여 로컬 입출력 라인 쌍을 드라이브하는 라이트 드라이버; 및 컬럼 선택 신호에 의해 상기 로컬 입출력 라인 쌍의 데이터들을 해당 비트 라인 쌍으로 전달하는 컬럼 선택부;를 포함함을 특징으로 한다.
상기 반도체 메모리 장치의 구성에서, 상기 싱글 타입 래치형 라이트 드라이버 제어부는, 상기 라이트 동작시 차동 입력된 제 1 상태의 상기 글로벌 입출력 라인 쌍의 제 1 및 제 2 데이터의 상태를 비교하여 제 1 출력 신호를 제 1 출력 노드로 출력하고, 차동 입력된 제 2 상태의 상기 제 1 및 제 2 데이터들의 상태를 비교하여 제 2 출력 신호를 제 2 출력 노드로 출력하며, 상기 프리차지 동작 이전까지 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 싱글 타입 래치부; 상기 프리차지 동작시 상기 제 1 및 제 2 출력 노드를 이퀄라이즈 및 프리차지시키는 프리차지 제어부; 및 상기 제 1 및 제 2 출력 신호를 이용하여 상기 라이트 드라이버 제어 신호들로서 제 1 및 제 2 드라이버 신호와 제 1 및 제 2 래치 신호를 출력하는 출력부;를 포함함이 바람직하다.
상기 싱글 타입 래치형 라이트 드라이버 제어부의 구성에서, 상기 싱글 타입 래치부는 상기 제 1 상태의 데이터들로서 하이 레벨의 제 1 데이터와 로우 레벨의 제 2 데이터를 비교하여 상기 제 1 출력 신호로 출력하고, 상기 제 2 상태의 데이터들로서 로우 레벨의 제 1 데이터와 하이 레벨의 제 2 데이터를 비교하여 상기 제 2 출력 신호로 출력함이 바람직하며, 특히, 상기 싱글 타입 래치부는 상기 제 1 및 제 2 데이터의 전위차를 비교하여 제 1 및 제 2 출력 신호로 출력하고, 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 크로스 커플드 형태의 래치임이 바람직하다.
상기 싱글 타입 래치형 라이트 드라이버 제어부의 구성에서, 상기 싱글 타입 래치부는, 상기 라이트 동작시 인에이블되는 라이트 드라이브 제어 신호에 의해 턴온되어 공통 노드를 접지 레벨로 하강시키는 제 1 풀 다운 수단; 상기 제 1 데이터에 의해 턴온되어 제 1 노드와 상기 공통 노드 사이를 연결하는 제 1 스위칭 수단; 상기 제 2 데이터에 의해 턴온되어 제 2 노드와 상기 공통 노드 사이를 연결하는 제 2 스위칭 수단; 상기 제 2 출력 노드의 전위에 의해 턴온되어 상기 제 1 출력 노드를 전원 전압 레벨로 상승시키는 제 1 풀 업 수단; 상기 제 2 출력 노드의 전위에 의해 턴온되어 상기 제 1 출력 노드와 상기 제 1 노드 사이를 연결하는 제 3 스위칭 수단; 상기 제 1 출력 노드의 전위에 의해 턴온되어 상기 제 2 출력 노드를 전원 전압 레벨로 상승시키는 제 2 풀 업 수단; 및 상기 제 1 출력 노드의 전위에 의해 턴온되어 상기 제 2 출력 노드와 상기 제 2 노드 사이를 연결하는 제 4 스위칭 수단;을 포함하며, 상기 제 1 및 제 2 출력 노드를 통하여 상기 제 1 및 제 2 출력 신호를 출력함이 바람직하다.
상기 싱글 타입 래치부의 구성에서, 상기 제 1 풀 다운 수단과, 상기 제 1 내지 제 4 스위칭 수단은 각각 NMOS 트랜지스터로 구성되며, 상기 제 1 및 제 2 풀 업 수단은 각각 PMOS 트랜지스터로 구성됨이 바람직하다.
상기 싱글 타입 래치형 라이트 드라이버 제어부의 구성에서, 상기 프리차지 제어부는, 상기 프리차지 동작시 인에이블되는 프리차지 제어 신호에 의해 턴온되어 상기 제 1 출력 노드를 전원 전압 레벨로 상승시키는 제 3 풀 업 수단; 상기 프리차지 제어 신호에 의해 턴온되어 상기 제 2 출력 노드를 전원 전압 레벨로 상승시키는 제 4 풀 업 수단; 및 상기 프리차지 제어 신호에 의해 턴온되어 상기 제 1 및 제 2 출력 노드를 이퀄라이즈시키는 제 5 스위칭 수단;을 포함함이 바람직하다.
상기 프리차지 제어부의 구성에서, 상기 제 3 및 제 4 풀 업 수단과 상기 제 5 스위칭 수단은 PMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.
상기 싱글 타입 래치형 라이트 드라이버 제어부의 구성에서, 상기 출력부는, 상기 제 1 출력 신호를 반전하여 상기 제 1 드라이버 신호로 출력하는 제 1 인버터 수단; 상기 제 1 드라이버 신호를 반전하여 상기 제 1 래치 신호로 출력하는 제 2 인버터 수단; 상기 제 2 출력 신호를 반전하여 상기 제 2 드라이버 신호로 출력하는 제 3 인버터 수단; 및 상기 제 2 드라이버 신호를 반전하여 상기 제 2 래치 신호로 출력하는 제 4 인버터 수단;을 포함함이 바람직하다.
상기 반도체 메모리 장치의 구성에서, 상기 라이트 드라이버는, 상기 제 1 드라이버 신호에 의해 턴 온되어 상기 로컬 입출력 라인 쌍 중 제 1 로컬 입출력 라인을 접지 전압 레벨로 하강시키는 제 2 풀 다운 수단; 상기 제 1 래치 신호에 의해 턴 온되어 상기 제 1 로컬 입출력 라인을 전원 전압 레벨로 상승시키는 제 5 풀 업 수단; 상기 제 2 드라이버 신호에 의해 턴 온되어 상기 로컬 입출력 라인 쌍 중 제 2 로컬 입출력 라인을 전원 전압 레벨로 상승시키는 제 6 풀 업 수단; 및 상기 제 2 래치 신호에 의해 턴 온되어 상기 제 2 로컬 입출력 라인을 접지 전압 레 벨로 하강시키는 제 3 풀 다운 수단;을 포함함이 바람직하다.
상기 라이트 드라이버의 구성에서, 상기 제 2 및 제 3 풀 다운 수단은 각각 NMOS 트랜지스터로 구성되며, 상기 제 5 및 제 6 풀 업 수단은 각각 PMOS 트랜지스터로 구성됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 라이트 드라이버 제어 방법에 있어서, 라이트 동작시 차동 입력된 제 1 상태의 글로벌 입출력 라인 쌍의 제 1 및 제 2 데이터의 상태를 비교하여 제 1 출력 신호를 제 1 출력 노드로 출력하는 제 1 단계; 차동 입력된 제 2 상태의 상기 제 1 및 제 2 데이터들의 상태를 비교하여 제 2 출력 신호를 제 2 출력 노드로 출력하는 제 2 단계; 프리차지 동작 이전까지 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 제 3 단계; 상기 프리차지 동작시 상기 제 1 및 제 2 출력 노드를 이퀄라이즈 및 프리차지시키는 제 4 단계; 및 상기 제 1 및 제 2 출력 신호를 이용하여 라이트 드라이버를 제어하는 제 5 단계;를 포함함을 특징으로 한다.
상기 방법에서, 상기 제 1 단계는 상기 제 1 상태의 데이터들로서 하이 레벨의 제 1 데이터와 로우 레벨의 제 2 데이터를 비교하여 상기 제 1 출력 신호로 출력하고, 상기 제 2 단계는 상기 제 2 상태의 데이터들로서 로우 레벨의 제 1 데이터와 하이 레벨의 제 2 데이터를 비교하여 상기 제 2 출력 신호로 출력함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예로서 도 3의 구조가 개시되며, 본 발명의 실시 예는 라이트 드라이버(300)를 제어하기 위한 회로(200)가 싱글 타입(single type) 래치 구조로 이루어진다.
구체적으로, 도 3의 실시 예는 버퍼부(100), 싱글 타입 래치형 라이트 드라이버 제어부(200), 라이트 드라이버(300), 및 컬럼 선택부(400)를 포함한다.
버퍼부(100)는 외부로부터 입력된 데이터 DATA를 버퍼링하여 글로벌 입출력 라인(GIO)으로 전달한다.
싱글 타입 래치형 라이트 드라이버 제어부(200)는 라이트 동작시 글로벌 입출력 라인(GIO)으로부터 전달된 데이터를 증폭하여 라이트 드라이버 제어하기 위한 신호들 DRV, LAT, DRVB, 및 LATB로 출력하며, 프리차지 동작 이전까지 신호들 DRV, LAT, DRVB, 및 LATB의 상태를 래치하고, 프리차지 동작시 신호들 DRV, LAT, DRVB, 및 LATB을 프리차지시킨다.
이러한 싱글 타입 래치형 라이트 드라이버 제어부(200)는 도 4에 도시된 바와 같이, 프리차지 제어부(210), 싱글 타입 래치부(220), 및 출력부(230)로 구성될 수 있다.
여기서, 프리차지 제어부(210)는 프리차지 제어 신호 PCG에 의해 턴온되어 노드(ND_A)를 전원 전압 VDD 레벨로 상승시키는 PMOS 트랜지스터(P7), 프리차지 제어 신호 PCG에 의해 턴온되어 노드(ND_B)를 전원 전압 VDD 레벨로 상승시키는 PMOS 트랜지스터(P8), 및 프리차지 제어 신호 PCG에 의해 턴온되어 노드(ND_A)와 노드(ND_B) 사이를 연결하는 PMOS 트랜지스터(P9)로 구성될 수 있다.
그리고, 싱글 타입 래치부(220)는 라이트 드라이버 인에이블 신호 BWEN에 의해 턴온되어 노드(ND_C)를 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N11), 글로벌 입출력 트루 라인(GIOT)으로부터 전달된 데이터에 의해 턴온되어 NMOS 트랜지스터(N11)와 NMOS 트랜지스터(N14) 사이를 연결하는 NMOS 트랜지스터(N12), 글로벌 입출력 바 라인(GIOB)으로부터 전달된 데이터에 의해 턴온되어 NMOS 트랜지스터(N11)와 NMOS 트랜지스터(N15) 사이를 연결하는 NMOS 트랜지스터(N13), 노드(ND_B)의 전위에 의해 턴온되어 NMOS 트랜지스터(N12)와 PMOS 트랜지스터(P10) 사이를 연결하는 NMOS 트랜지스터(N14), 노드(ND_B)의 전위에 의해 턴온되어 노드(ND_A)를 전원 전압 VDD 레벨로 상승시키는 PMOS 트랜지스터(P10), 노드(ND_A)의 전위에 의해 턴온되어 NMOS 트랜지스터(N13)와 PMOS 트랜지스터(P11) 사이를 연결하는 NMOS 트랜지스터(N15), 및 노드(ND_A)의 전위에 의해 턴온되어 노드(ND_B)를 전원 전압 VDD 레벨로 상승시키는 PMOS 트랜지스터(P11)로 구성될 수 있다.
또한, 출력부(230)는 노드(ND_A)의 전위를 반전하여 반전 드라이버 신호 DRVB로 출력하는 인버터(INV13), 인버터(INV13)에서 출력되는 반전 드라이버 신호 DRVB를 반전하여 래치 신호 LAT로 출력하는 인버터(INV14), 노드(ND_B)의 전위를 반전하여 드라이버 신호 DRV로 출력하는 인버터(INV15), 및 인버터(INV15)에서 출력되는 드라이버 신호 DRV를 반전하여 반전 래치 신호 LATB로 출력하는 인버터(INV16)로 구성될 수 있다.
라이트 드라이버(300)는, 도 5에 도시된 바와 같이, 로컬 입출력 트루 라인 드라이버부(310)와 로컬 입출력 바 라인 드라이버부(320)를 포함한다.
여기서, 로컬 입출력 트루 라인 드라이버부(310)는 드라이버 제어 신호 LAT에 의해 턴온되어 로컬 입출력 트루 라인(LIOT)을 메모리 셀 전압인 코어 전압 VCORE 레벨로 상승시키는 PMOS 트랜지스터(P12)와, 드라이버 제어 신호 DRV에 의해 턴온되어 로컬 입출력 트루 라인(LIOT)을 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N16)로 구성될 수 있다.
아울러, 로컬 입출력 바 라인 드라이버부(320)는 드라이버 제어 신호 LATB에 의해 턴온되어 로컬 입출력 바 라인(LIOB)을 코어 전압 VCORE 레벨로 상승시키는 PMOS 트랜지스터(P13)와, 드라이버 제어 신호 DRVB에 의해 턴온되어 로컬 입출력 바 라인(LIOB)을 접지 전압 VSS 레벨로 하강시키는 NMOS 트랜지스터(N17)로 구성될 수 있다.
한편, 컬럼 선택부(400)는 컬럼 선택 신호 YI에 의해 로컬 입출력 라인(LIO)의 데이터를 비트 라인(BL)으로 전달한다.
이러한 구성을 갖는 본 발명의 실시 예의 동작을 도 3 내지 도 6을 참조하여 상세히 살펴보면 아래와 같다.
우선, 프리차지 동작시 프리차지 제어 신호 PCG에 의해 PMOS 트랜지스터들(P7~P9)이 모두 턴 온되어, 노드(ND_A)와 노드(ND_B)가 전원 전압 레벨(VDD)로 프리차지된다.
그 후, 라이트 동작시 라이트 드라이버 제어 신호 BWEN에 의해 NMOS 트랜지스터(N11)가 턴 온되어, 본 발명의 실시 예는 글로벌 입출력 라인 쌍(GIO,GIOB)으 로부터 전달되는 데이터들의 전위차를 감지 증폭 및 래치한다.
일 예로, 글로벌 입출력 트루 라인(GIOT)으로부터 하이 레벨의 데이터가 전달되고, 글로벌 입출력 바 라인(GIOB)으로부터 로우 레벨의 데이터가 전달되면, NMOS 트랜지스터(N12)는 턴 온되고, NMOS 트랜지스터(N13)는 턴 오프된다.
NMOS 트랜지스터(N12)가 턴 온되면, 노드(ND_A)에서 NMOS 트랜지스터들(N14,N12,N11)을 거쳐 접지 전압 VSS 라인으로 전류 패스가 형성되므로, 노드(ND_A)의 전위는 접지 전압 VSS 레벨로 하강한다.
그리고, NMOS 트랜지스터(N13)가 턴 오프되면, 노드(ND_B)에서 접지 전압 VSS 라인으로 전류 패스가 형성되지 않으므로, 노드(ND_B)의 전위는 코어 전압 VCORE 레벨을 유지한다.
따라서, 드라이버 제어 신호 DRVB가 하이 레벨이 되어, 로컬 입출력 트루 라인 드라이버부(210)의 PMOS 트랜지스터(P12)가 턴 온되므로, 로컬 입출력 트루 라인(LIOT)은 코어 전압 VCORE 레벨로 상승한다.
그리고, 드라이버 제어 신호 DRV가 로우 레벨이 되어, 로컬 입출력 바 라인 드라이버부(220)의 NMOS 트랜지스터(N17)가 턴 온되므로, 로컬 입출력 바 라인(LIOB)은 접지 전압 VSS 레벨로 하강한다.
반면, 글로벌 입출력 트루 라인(GIOT)으로부터 로우 레벨의 데이터가 전달되고, 글로벌 입출력 바 라인(GIOB)으로부터 하이 레벨의 데이터가 전달되면, 노드(ND_A)의 전위는 전원 전압 VDD 레벨을 유지하고, 노드(ND_B)의 전위는 접지 전압 VSS 레벨로 하강한다.
따라서, 드라이버 제어 신호 DRVB가 로우 레벨이 되어, 로컬 입출력 트루 라인 드라이버부(310)의 NMOS 트랜지스터(P16)가 턴 온되므로, 로컬 입출력 트루 라인(LIOT)은 접지 전압 VSS 레벨로 하강한다.
그리고, 드라이버 제어 신호 DRV가 하이 레벨이 되어, 로컬 입출력 바 라인 드라이버부(320)의 PMOS 트랜지스터(P13)가 턴 온되므로, 로컬 입출력 바 라인(LIOB)은 코어 전압 VCORE 레벨로 상승한다.
한편, 노드(ND_A)와 노드(ND_B)는 프리차지 제어 신호 PCG가 인에이블되기 전까지 PMOS 트랜지스터들(P10,P11)과 NMOS 트랜지스터들(N14,N15)의 동작에 의해 일정한 전위로 래치된다.
그 후, 프리차지 제어 신호 PCG가 인에이블되면, PMOS 트랜지스터들(P7~P9)이 모두 턴 온되어, 노드(ND_A)와 노드(ND_B)가 전원 전압 레벨(VDD)로 다시 프리차지된다.
이와 같이, 본 발명의 실시 예는 쓰기 동작시 외부로부터 입력된 데이터를 메모리 셀로 전달하기 위해 싱글 타입 래치형 라이트 드라이버 제어부(200)를 통하여 데이터의 타이밍 마진을 확보하고, 라이트 드라이버(300)의 동작을 제어한다.
여기서, 싱글 타입 래치형 라이트 드라이버 제어부(200)의 싱글 타입 래치부(210)는 글로벌 입출력 라인 쌍(GIO,GIOB)으로부터 전달된 데이터들을 비교 증폭 및 래치하는 크로스 커플드 형태로 구성될 수 있다.
따라서, 본 발명의 실시 예의 싱글 타입 래치형 라이트 드라이버 제어부(200)는 종래의 도 1과 같은 라이트 드라이버 제어 회로(10)보다 작은 면적을 가 지므로, 반도체 메모리 장치에서 차지하는 면적이 줄어들 수 있는 효과가 있다.
또한, 본 발명의 실시 예는 라이트 동작시 크로스 커플드 형태로 연결된 PMOS 트랜지스터들(P10,P11)과 NMOS 트랜지스터들(N14,N15)을 통하여 한번에 데이터를 래치하므로, 종래의 라이트 드라이버 제어 회로보다 래치를 위한 전류 소모가 줄어들 수 있는 효과가 있다.
아울러, 본 발명의 실시 예는 래치 동작시 도 1과 같이 지연된 라이트 드라이버 인에이블 신호 DBWEN를 사용할 필요가 없으므로, 지연된 라이트 드라이버 인에이블 신호 DBWEN를 사용함에 따라 발생하는 전류 소모와 면적 낭비를 줄일 수 있는 효과가 있다.
이와 같이, 본 발명은 라이트 드라이버를 제어하기 위한 회로가 싱글 타입 래치 형태를 갖는 회로로 구성되므로, 반도체 메모리 장치에서 차지하는 면적이 줄어들 수 있는 효과가 있다.
또한, 본 발명은 싱글 타입 래치 형태로 연결된 회로를 통하여 입력된 데이터를 래치하여 라이트 드라이버를 제어하므로, 라이트 동작시 전류 소모가 줄어들 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (21)

  1. 라이트 동작시 글로벌 입출력 라인 쌍의 데이터들을 증폭하여 로컬 입출력 라인 쌍으로 전달하는 라이트 드라이버의 동작을 제어하기 위한 라이트 드라이버 제어 회로에 있어서,
    상기 라이트 동작시 차동 입력된 제 1 상태의 상기 글로벌 입출력 라인 쌍의 제 1 및 제 2 데이터의 상태를 비교하여 제 1 출력 신호를 제 1 출력 노드로 출력하고, 차동 입력된 제 2 상태의 상기 제 1 및 제 2 데이터들의 상태를 비교하여 제 2 출력 신호를 제 2 출력 노드로 출력하며, 프리차지 동작 이전까지 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 싱글 타입 래치부;
    상기 프리차지 동작시 상기 제 1 및 제 2 출력 노드를 이퀄라이즈 및 프리차지시키는 프리차지 제어부; 및
    상기 제 1 및 제 2 출력 신호를 이용하여 상기 라이트 드라이버를 제어하기 위한 제 1 및 제 2 드라이버 신호와 제 1 및 제 2 래치 신호로 출력하는 출력부;를 포함함을 특징으로 하는 싱글 타입 래치형 라이트 드라이버 제어 회로.
  2. 제 1 항에 있어서,
    상기 싱글 타입 래치부는 상기 제 1 상태의 데이터들로서 하이 레벨의 제 1 데이터와 로우 레벨의 제 2 데이터를 비교하여 상기 제 1 출력 신호로 출력하고, 상기 제 2 상태의 데이터들로서 로우 레벨의 제 1 데이터와 하이 레벨의 제 2 데이 터를 비교하여 상기 제 2 출력 신호로 출력함을 특징으로 하는 라이트 드라이버 제어 회로.
  3. 제 2 항에 있어서,
    상기 싱글 타입 래치부는 상기 제 1 및 제 2 데이터의 전위차를 비교하여 제 1 및 제 2 출력 신호로 출력하고, 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 크로스 커플드 형태의 래치임을 특징으로 하는 라이트 드라이버 제어 회로.
  4. 제 3 항에 있어서,
    상기 싱글 타입 래치부는,
    상기 라이트 동작시 인에이블되는 라이트 드라이브 제어 신호에 의해 턴온되어 공통 노드를 접지 레벨로 하강시키는 풀 다운 수단;
    상기 제 1 데이터에 의해 턴온되어 제 1 노드와 상기 공통 노드 사이를 연결하는 제 1 스위칭 수단;
    상기 제 2 데이터에 의해 턴온되어 제 2 노드와 상기 공통 노드 사이를 연결하는 제 2 스위칭 수단;
    상기 제 2 출력 노드의 전위에 의해 턴온되어 상기 제 1 출력 노드를 전원 전압 레벨로 상승시키는 제 1 풀 업 수단;
    상기 제 2 출력 노드의 전위에 의해 턴온되어 상기 제 1 출력 노드와 상기 제 1 노드 사이를 연결하는 제 3 스위칭 수단;
    상기 제 1 출력 노드의 전위에 의해 턴온되어 상기 제 2 출력 노드를 전원 전압 레벨로 상승시키는 제 2 풀 업 수단; 및
    상기 제 1 출력 노드의 전위에 의해 턴온되어 상기 제 2 출력 노드와 상기 제 2 노드 사이를 연결하는 제 4 스위칭 수단;을 포함하며,
    상기 제 1 및 제 2 출력 노드를 통하여 상기 제 1 및 제 2 출력 신호를 출력함을 특징으로 하는 라이트 드라이버 제어 회로.
  5. 제 4 항에 있어서,
    상기 풀 다운 수단과, 상기 제 1 내지 제 4 스위칭 수단은 각각 NMOS 트랜지스터로 구성되며, 상기 제 1 및 제 2 풀 업 수단은 각각 PMOS 트랜지스터로 구성됨을 특징으로 하는 라이트 드라이버 제어 회로.
  6. 제 1 항에 있어서,
    상기 프리차지 제어부는,
    상기 프리차지 동작시 인에이블되는 프리차지 제어 신호에 의해 턴온되어 상기 제 1 출력 노드를 전원 전압 레벨로 상승시키는 제 3 풀 업 수단;
    상기 프리차지 제어 신호에 의해 턴온되어 상기 제 2 출력 노드를 전원 전압 레벨로 상승시키는 제 4 풀 업 수단; 및
    상기 프리차지 제어 신호에 의해 턴온되어 상기 제 1 및 제 2 출력 노드를 이퀄라이즈시키는 제 5 스위칭 수단;을 포함함을 특징으로 하는 라이트 드라이버 제어 회로.
  7. 제 6 항에 있어서,
    상기 제 3 및 제 4 풀 업 수단과 상기 제 5 스위칭 수단은 PMOS 트랜지스터로 구성됨을 특징으로 하는 라이트 드라이버 제어 회로.
  8. 제 1 항에 있어서,
    상기 출력부는,
    상기 제 1 출력 신호를 반전하여 상기 제 1 드라이버 신호로 출력하는 제 1 인버터 수단;
    상기 제 1 드라이버 신호를 반전하여 상기 제 1 래치 신호로 출력하는 제 2 인버터 수단;
    상기 제 2 출력 신호를 반전하여 상기 제 2 드라이버 신호로 출력하는 제 3 인버터 수단; 및
    상기 제 2 드라이버 신호를 반전하여 상기 제 2 래치 신호로 출력하는 제 4 인버터 수단;을 포함함을 특징으로 하는 라이트 드라이버 제어 회로.
  9. 외부로부터 입력된 데이터를 버퍼링하여 글로벌 입출력 라인 쌍으로 전달하는 버퍼부;
    라이트 동작시 상기 글로벌 입출력 라인 쌍으로부터 전달된 데이터들의 전위 차를 감지 증폭하여 라이트 드라이버 제어 신호들로 출력하며, 프리차지 동작 이전까지 상기 드라이버 제어 신호들의 상태를 래치하고, 프리차지 동작시 상기 드라이버 제어 신호들을 프리차지시키는 싱글 타입 래치형 라이트 드라이버 제어부;
    상기 드라이버 제어 신호들을 이용하여 로컬 입출력 라인 쌍을 드라이브하는 라이트 드라이버; 및
    컬럼 선택 신호에 의해 상기 로컬 입출력 라인 쌍의 데이터들을 해당 비트 라인 쌍으로 전달하는 컬럼 선택부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 싱글 타입 래치형 라이트 드라이버 제어부는,
    상기 라이트 동작시 차동 입력된 제 1 상태의 상기 글로벌 입출력 라인 쌍의 제 1 및 제 2 데이터의 상태를 비교하여 제 1 출력 신호를 제 1 출력 노드로 출력하고, 차동 입력된 제 2 상태의 상기 제 1 및 제 2 데이터들의 상태를 비교하여 제 2 출력 신호를 제 2 출력 노드로 출력하며, 상기 프리차지 동작 이전까지 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 싱글 타입 래치부;
    상기 프리차지 동작시 상기 제 1 및 제 2 출력 노드를 이퀄라이즈 및 프리차지시키는 프리차지 제어부; 및
    상기 제 1 및 제 2 출력 신호를 이용하여 상기 라이트 드라이버 제어 신호들로서 제 1 및 제 2 드라이버 신호와 제 1 및 제 2 래치 신호를 출력하는 출력부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 싱글 타입 래치부는 상기 제 1 상태의 데이터들로서 하이 레벨의 제 1 데이터와 로우 레벨의 제 2 데이터를 비교하여 상기 제 1 출력 신호로 출력하고, 상기 제 2 상태의 데이터들로서 로우 레벨의 제 1 데이터와 하이 레벨의 제 2 데이터를 비교하여 상기 제 2 출력 신호로 출력함을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 싱글 타입 래치부는 상기 제 1 및 제 2 데이터의 전위차를 비교하여 제 1 및 제 2 출력 신호로 출력하고, 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 크로스 커플드 형태의 래치임을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 싱글 타입 래치부는,
    상기 라이트 동작시 인에이블되는 라이트 드라이브 제어 신호에 의해 턴온되어 공통 노드를 접지 레벨로 하강시키는 제 1 풀 다운 수단;
    상기 제 1 데이터에 의해 턴온되어 제 1 노드와 상기 공통 노드 사이를 연결하는 제 1 스위칭 수단;
    상기 제 2 데이터에 의해 턴온되어 제 2 노드와 상기 공통 노드 사이를 연결하는 제 2 스위칭 수단;
    상기 제 2 출력 노드의 전위에 의해 턴온되어 상기 제 1 출력 노드를 전원 전압 레벨로 상승시키는 제 1 풀 업 수단;
    상기 제 2 출력 노드의 전위에 의해 턴온되어 상기 제 1 출력 노드와 상기 제 1 노드 사이를 연결하는 제 3 스위칭 수단;
    상기 제 1 출력 노드의 전위에 의해 턴온되어 상기 제 2 출력 노드를 전원 전압 레벨로 상승시키는 제 2 풀 업 수단; 및
    상기 제 1 출력 노드의 전위에 의해 턴온되어 상기 제 2 출력 노드와 상기 제 2 노드 사이를 연결하는 제 4 스위칭 수단;을 포함하며,
    상기 제 1 및 제 2 출력 노드를 통하여 상기 제 1 및 제 2 출력 신호를 출력함을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 풀 다운 수단과, 상기 제 1 내지 제 4 스위칭 수단은 각각 NMOS 트랜지스터로 구성되며, 상기 제 1 및 제 2 풀 업 수단은 각각 PMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.
  15. 제 10 항에 있어서,
    상기 프리차지 제어부는,
    상기 프리차지 동작시 인에이블되는 프리차지 제어 신호에 의해 턴온되어 상기 제 1 출력 노드를 전원 전압 레벨로 상승시키는 제 3 풀 업 수단;
    상기 프리차지 제어 신호에 의해 턴온되어 상기 제 2 출력 노드를 전원 전압 레벨로 상승시키는 제 4 풀 업 수단; 및
    상기 프리차지 제어 신호에 의해 턴온되어 상기 제 1 및 제 2 출력 노드를 이퀄라이즈시키는 제 5 스위칭 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 3 및 제 4 풀 업 수단과 상기 제 5 스위칭 수단은 PMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.
  17. 제 10 항에 있어서,
    상기 출력부는,
    상기 제 1 출력 신호를 반전하여 상기 제 1 드라이버 신호로 출력하는 제 1 인버터 수단;
    상기 제 1 드라이버 신호를 반전하여 상기 제 1 래치 신호로 출력하는 제 2 인버터 수단;
    상기 제 2 출력 신호를 반전하여 상기 제 2 드라이버 신호로 출력하는 제 3 인버터 수단; 및
    상기 제 2 드라이버 신호를 반전하여 상기 제 2 래치 신호로 출력하는 제 4 인버터 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  18. 제 9 항 또는 제 10 항에 있어서,
    상기 라이트 드라이버는,
    상기 제 1 드라이버 신호에 의해 턴 온되어 상기 로컬 입출력 라인 쌍 중 제 1 로컬 입출력 라인을 접지 전압 레벨로 하강시키는 제 2 풀 다운 수단;
    상기 제 1 래치 신호에 의해 턴 온되어 상기 제 1 로컬 입출력 라인을 전원 전압 레벨로 상승시키는 제 5 풀 업 수단;
    상기 제 2 드라이버 신호에 의해 턴 온되어 상기 로컬 입출력 라인 쌍 중 제 2 로컬 입출력 라인을 전원 전압 레벨로 상승시키는 제 6 풀 업 수단; 및
    상기 제 2 래치 신호에 의해 턴 온되어 상기 제 2 로컬 입출력 라인을 접지 전압 레벨로 하강시키는 제 3 풀 다운 수단;을 포함함을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 2 및 제 3 풀 다운 수단은 각각 NMOS 트랜지스터로 구성되며, 상기 제 5 및 제 6 풀 업 수단은 각각 PMOS 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치.
  20. 라이트 동작시 글로벌 입출력 라인 쌍의 데이터들을 증폭하여 로컬 입출력 라인 쌍으로 전달하는 라이트 드라이버를 제어하는 방법에 있어서,
    상기 라이트 동작시 차동 입력된 제 1 상태의 상기 글로벌 입출력 라인 쌍의 제 1 및 제 2 데이터의 상태를 비교하여 제 1 출력 신호를 제 1 출력 노드로 출력하는 제 1 단계;
    차동 입력된 제 2 상태의 상기 제 1 및 제 2 데이터들의 상태를 비교하여 제 2 출력 신호를 제 2 출력 노드로 출력하는 제 2 단계;
    프리차지 동작 이전까지 상기 제 1 및 제 2 출력 노드의 상태를 래치하는 제 3 단계;
    상기 프리차지 동작시 상기 제 1 및 제 2 출력 노드를 이퀄라이즈 및 프리차지시키는 제 4 단계; 및
    상기 제 1 및 제 2 출력 신호를 이용하여 상기 라이트 드라이버를 제어하는 제 5 단계;를 포함함을 특징으로 하는 라이트 드라이버 제어 방법.
  21. 제 20 항에 있어서,
    상기 제 1 단계는 상기 제 1 상태의 데이터들로서 하이 레벨의 제 1 데이터와 로우 레벨의 제 2 데이터를 비교하여 상기 제 1 출력 신호로 출력하고, 상기 제 2 단계는 상기 제 2 상태의 데이터들로서 로우 레벨의 제 1 데이터와 하이 레벨의 제 2 데이터를 비교하여 상기 제 2 출력 신호로 출력함을 특징으로 하는 라이트 드라이버 제어 방법.
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