KR100328698B1 - 에스램의 라이트 드라이버 회로 - Google Patents

에스램의 라이트 드라이버 회로 Download PDF

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Abstract

본 발명은 에스램의 라이트 드라이버 회로에 관한 것으로, 라이트 동작시 입력된 라이트 데이타를 라이트인에이블신호에 의해 데이타버스라인 쌍으로 드라이빙하고, 대기 동작시 전원전압이 저전위 레벨을 가질 때에는 PMOS 트랜지스터를 사용하여 데이타버스라인 쌍을 전원전위로 풀업시키고 고전위 레벨을 가질 때에는 NMOS 트랜지스터를 사용하여 데이타버스라인 쌍을 전원전위로 풀-업시킴으로써, 동작속도를 향상시키고 디바이스의 특성을 개선시킬 수 있는 효과가 있다.
이를 구현하기 위한 본 발명의 에스램의 라이트 드라이버 회로는, 라이트 동작시 입력된 라이트 데이타를 제1 라이트인에이블신호에 의해 논리 연산하는 논리 연산부와, 상기 논리 연산부의 출력신호를 제2 라이트인에이블 신호에 의해 데이타버스라인 쌍으로 전달하는 전달 게이트부와, 상기 전달 게이트부의 출력단에 접속되며 대기 동작시 전원전위 레벨에 따라 PMOS 및 NMOS 트랜지스터를 선택적으로 사용하여 상기 데이타버스라인 쌍을 제1 전원전압원으로 풀-업시키는 프리차지 및 이퀄라이즈부로 구성된 라이트 드라이버 수단과, 상기 전달 게이트부의 동작을 제2 라이트인에이블 신호와 기준전압에 의해 제어하는 제1 제어수단과, 상기 프리차지 및 이퀄라이즈부의 동작을 블럭선택신호와 이퀄라이즈 신호 및 기준전압에 의해 제어하는 제2 제어수단과, 상기 데이타버스라인 쌍으로 전달된 데이타를 컬럼 디코더 출력신호에 의해 비트라인 쌍으로 각각 전달하는 데이타전달수단을 포함하여 구성된 것을 특징으로 한다.

Description

에스램의 라이트 드라이버 회로{WRITE DRIVER CIRCUIT OF SRAM}
본 발명은 에스램의 라이트 드라이버 회로에 관한 것으로, 특히 대기 동작시 전원전위 레벨에 따라 PMOS 및 NMOS 트랜지스터를 선택적으로 사용하여 데이타버스라인 쌍을 전원전압으로 풀-업시킴으로써, 동작속도를 향상시키고 디바이스의 특성을 개선시킨 에스램의 라이트 드라이버 회로에 관한 것이다.
로오 어드레스 경로에서 센스 앰프에 의해 증폭된 신호가 비트 라인으로부터 컬럼 셀렉트(select)의 선택에 의해 데이타버스라인에 실린 뒤 데이타버스라인 센스앰프로 다시 증폭되어 출력 버퍼에 다다르는 경로를 리드(Read) 경로라 하며, 데이타 입력 버퍼로부터 입력된 데이타가 센스 앰프에 이르는 경로를 라이트(Write) 경로라 하고 이 둘을 합하여 데이타 경로(Data path)라 부른다.
에스램의 리드 동작은 다음과 같다. 읽고자 하는 메모리 셀에 해당하는 어드레스를 가하면 어드레스 버퍼를 통하여 프리 디코더로 입력된다. 이때 어드레스가 변화하는 것을 감지하는 ATD 회로가 작동되어 원 쇼트 펄스(one shot pulse)를 발생한다. 프리 디코딩을 한 후 워드 라인을 선택하기 위해 로우 디코더를 거쳐 워드라인 드라이버를 구동한 후 워드라인을 선택한다. 마찬가지로 선택하는 메모리 셀에 해당하는 컬럼 라인을 선택하면 메모리 셀이 선택된다. 선택된 셀의 데이타가 비트라인을 거쳐 데이타비트라인으로 전달되고 센스앰프로 입력된다.
센스앰프에서 증폭된 데이타는 출력버퍼를 통하여 출력단으로 나간다. 이 과정중 ATD에 의해 발생된 원 쇼트 펄스(로오 펄스)는 EQ 펄스 발생기를 통하여 EQ 펄스를 발생하고 EQ 펄스는 워드라인 및 센스앰프의 온(ON) 되는 폭을 조절하여 전류를 감소시키기 위한 P.W.L 로직을 통하여 P.W.L 펄스를 발생한다.
그리고, 에스램의 라이트 동작은 다음과 같다. 메모리 셀의 선택과정은 리드 동작과 동일하며 라이트 동작시에는 칩이 라이트 상태가 되므로 센스앰프, 출력버퍼는 동작을 하지않고 입력 버퍼가 동작상태로 들어간다. 그러므로 I/O 패드로 입력된 데이타는 데이타 입력을 통해서 데이타비트라인 및 선택된 비트라인으로 전달되고, 선택된 메모리 셀로 들어가서 라이트 동작을 완료하게 된다.
도 1은 종래 기술에 따른 에스램의 라이트 드라이버 회로 및 그 주변 회로를 도시한 것으로, 라이트 인에이블 신호(web2ib, web3ib, web3i)에 의해 입력 패드 및 입력 버퍼를 통해 입력된 라이트 데이타(dj)를 데이타버스라인 쌍(db, dbb)으로 드라이빙하는 라이트 드라이버부(100)와, 상기 라이트데이타버스라인 쌍(db, dbb)으로 전달된 데이타를 컬럼 디코더 출력신호(yd, ydb)에 의해 비트라인 쌍(BL, /BL)으로 각각 전달하는 전달 게이트부(200)와, 플립플럽으로 구성된 메모리 셀부(300)가 도시되어 있다.
상기 라이트 드라이버부(100)는 라이트인에이블신호(we2ib)가 활성화될 때 데이타입력버퍼로 부터의 데이타(dj)를 입력하여 논리연산한 신호를 출력하도록 NOR 게이트(NOR1, NOR2) 및 인버터(INV1∼INV3)로 구성된 논리 게이트단과, 라이트인에이블신호(web3i, web3ib)에 의해 상기 논리 연산부의 출력신호를 데이타버스라인 쌍(db, dbb)으로 스위칭하는 전달 게이트단(P1,N1 및 P2,N2)와, 블럭선택신호(blk)와 이퀄라이즈 신호(eqb)에 의해 상기 데이타버스라인(db, dbb)을 전원전압(Vdd)으로 프리차지 및 등화시키는 이퀄라이즈 회로단(P3∼P5)으로 구성되어 있다.
입력패드 및 데이타입력버퍼를 통해 입력된 라이트 데이타(dj)는 선택된 라이트 드라이버를 통해 라이트데이타버스라인 쌍(db, dbb)으로 전달된다. 라이트데이타버스라인 쌍(wdb, wdbb)으로 전달된 라이트 데이타는 컬럼 디코더의 출력신호(yd, yd)에 의해 선택된 비트라인 쌍(BL, /BL)으로 전달되어 메모리 셀에저장되게 된다.
도 2는 종래 기술에 따른 에스램의 라이트 드라이버 회로 및 그 주변 회로를 도시한 것으로, 라이트 인에이블 신호(web2ib, web3i)에 의해 입력 패드 및 입력 버퍼를 통해 입력된 라이트 데이타(dj)를 데이타버스라인 쌍(db, dbb)으로 드라이빙하는 라이트 드라이버부(100)와, 상기 라이트데이타버스라인 쌍(db, dbb)으로 전달된 데이타를 컬럼 디코더 출력신호(yd, ydb)에 의해 비트라인 쌍(BL, /BL)으로 각각 전달하는 전달 게이트부(200)와, 플립플럽으로 구성된 메모리 셀부(300)가 도시되어 있다.
상기 라이트 드라이버부(100)는 라이트인에이블신호(we2ib)가 활성화될 때 데이타입력버퍼로 부터의 데이타(dj)를 입력하여 논리연산한 신호를 출력하도록 NOR 게이트(NOR3, NOR4) 및 인버터(INV5∼INV6)로 구성된 논리 게이트단과, 라이트인에이블신호(web3i)에 의해 상기 논리 연산부의 출력신호를 데이타버스라인 쌍(db, dbb)으로 스위칭하는 전달 게이트단(N9 및 N10)과, 블럭선택신호(blk)와 이퀄라이즈 신호(eqb)에 의해 상기 데이타버스라인(db, dbb)을 전원전압(Vdd)으로 프리차지 및 등화시키는 이퀄라이즈 회로단(P8, P11∼P12)으로 구성되어 있다.
입력패드 및 데이타입력버퍼를 통해 입력된 라이트 데이타(dj)는 선택된 라이트 드라이버를 통해 라이트데이타버스라인 쌍(db, dbb)으로 전달된다. 라이트데이타버스라인 쌍(db, dbb)으로 전달된 라이트 데이타는 컬럼 디코더의 출력신호(yd, yd)에 의해 선택된 비트라인 쌍(BL, /BL)으로 전달되어 메모리 셀에 저장되게 된다.
그러나, 이와 같이 구성된 종래의 에스램의 라이트 드라이버 회로는 다음과 같은 문제점이 있었다.
먼저, 도 1의 경우에는 로우 전원전압(Low Vcc)에서의 데이타비트라인이 PMOS 트랜지스터의 풀-업인데, 데이타를 셀에 쓰기에는 NMOS 트랜지스터의 풀-업보다 좋으나 하이 전원전압(High Vcc)에서의 리커버리(recovery) 시간이 NMOS 트랜지스터의 풀-업 시간보다 길어지는 문제점이 있었다.
그리고, 도 2에서는 데이타비트라인이 NMOS 트랜지스터의 풀-업인데 PMOS 트랜지스터의 풀-업 사용시보다 하이 전원전압(Vcc)에서의 리커버리 시간은 빨라지나 로우 전원전압(Vcc)에서의 데이타 쓰기에서 라이트 드라이버의 NMOS 패스 트랜지스터의 문턱전압(Vt)과 셀의 액세스 트랜지스터의 문턱전압 영향으로 셀에 데이타 쓰기가 취약해져 디바이스가 로우 전원전압(Vcc) 특성이 좋지않는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 라이트 동작시 입력된 라이트 데이타를 라이트인에이블신호에 의해 데이타버스라인 쌍으로 드라이빙하고, 대기 동작시 전원전압이 저전위 레벨을 가질 때에는 PMOS 트랜지스터를 사용하여 데이타버스라인 쌍을 전원전위로 풀업시키고 고전위 레벨을 가질 때에는 NMOS 트랜지스터를 사용하여 데이타버스라인 쌍을 전원전위로 풀-업시킴으로써, 동작속도를 향상시키고 디바이스의 특성을 개선시킨 에스램의 라이트 드라이버 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 에스램의 라이트 드라이버 회로도
도 2는 종래 기술에 따른 에스램의 다른 라이트 드라이버 회로도
도 3은 본 발명에 의한 에스램의 라이트 드라이버 회로도
* 도면의 주요부분에 대한 부호의 설명 *
100, 110, 120 : 라이트 드라이버부 200 : 전달 트랜지스터부
300 : 메모리 셀부 122 : 논리 게이트단
124 : 전달 게이트단
126 : 등화 및 이퀄라이즈 회로단 130 : 기준전압 발생부
134 : 제1 제어부 136 : 제2 제어부
상기 목적을 달성하기 위하여, 본 발명의 에스램의 라이트 드라이버 회로는,
라이트 동작시 입력된 라이트 데이타를 제1 라이트인에이블신호에 의해 논리 연산하는 논리 연산부와, 상기 논리 연산부의 출력신호를 제2 라이트인에이블 신호에 의해 데이타버스라인 쌍으로 전달하는 전달 게이트부와, 상기 전달 게이트부의 출력단에 접속되며 대기 동작시 전원전위 레벨에 따라 PMOS 및 NMOS 트랜지스터를 선택적으로 사용하여 상기 데이타버스라인 쌍을 제1 전원전압원으로 풀-업시키는 프리차지 및 이퀄라이즈부로 구성된 라이트 드라이버 수단과,
상기 전달 게이트부의 동작을 제2 라이트인에이블 신호와 기준전압에 의해 제어하는 제1 제어수단과,
상기 프리차지 및 이퀄라이즈부의 동작을 블럭선택신호와 이퀄라이즈 신호 및 기준전압에 의해 제어하는 제2 제어수단과,
상기 데이타버스라인 쌍으로 전달된 데이타를 컬럼 디코더 출력신호에 의해 비트라인 쌍으로 각각 전달하는 데이타전달수단을 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 라이트 드라이버 수단은, 대기 동작시 전원전위가 저전원전위 레벨일때 PMOS 트랜지스터를 통해 데이타버스라인 쌍을 풀-업시키고, 고전원전위 레벨일 때는 NMOS 트랜지스터를 통해 데이타버스라인 쌍을 풀-업시키는 것을 특징으로 한다.
그리고, 상기 제1 전원전압원은 전원전압(Vdd)인 것을 특징으로 한다.
그리고, 상기 논리 연산부는, 상기 제1 라이트인에이블신호가 활성화될 때 데이타입력버퍼로 부터의 라이트 데이타를 입력하여 논리연산한 신호를 출력하도록 다수개의 NOR 게이트 및 인버터로 구성된 것을 특징으로 한다.
그리고, 상기 전달 게이트부는 PMOS 및 NMOS 트랜지스터로 구성된 전달 게이트가 데이타버스라인 쌍에 각각 접속되어 구성된 것을 특징으로 한다.
그리고, 상기 PMOS 트랜지스터는 상기 제2 라이트인에이블신호와 상기 제1 제어수단에 의해 동시에 제어받는 것을 특징으로 한다.
그리고, 상기 제1 제어수단은 NAND 게이트로 구성된 것을 특징으로 한다.
그리고, 상기 프리차지 및 이퀄라이즈부는, 프리차지 동작시 상기 데이타버스라인 쌍을 등화시키기 위한 이퀄라이즈용 PMOS 트랜지스터와, 상기 프리차지 동작시 전원전압을 상기 데이타버스라인 쌍으로 각각 공급하기 위한 PMOS 및 NMOS 트랜지스터로 구성된 제1 및 제2 전달 게이트로 구성된 것을 특징으로 한다.
그리고, 상기 제2 제어수단은, 상기 블럭선택신호와 이퀄라이즈신호를 논리 연산한 신호를 출력하는 제1 NAND 게이트와, 상기 제1 NAND 게이트의 출력신호를 반전시켜 상기 이퀄라이즈용 PMOS 트랜지스터의 게이트로 출력하는 인버터와, 상기 제1 NAND 게이트의 출력신호의 반전신호와 기준전압을 논리 연산한 신호를 상기 제1 및 제2 전달 게이트의 PMOS 트랜지스터의 게이트로 출력하는 제2 NAND 게이트와, 상기 제1 NAND 게이트의 출력신호와 기준전압을 논리 연산한 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트의 출력신호를 반전시킨 신호를 상기 제1 및 제2 전달 게이트의 NMOS 트랜지스터로 출력하는 인버터로 구성된 것을 특징으로 한다.
또한, 상기 기준전압을 발생하는 기준전압 발생회로는, 칩선택바신호에 의해 스위칭되는 PMOS 트랜지스터와 다이오드 구조의 PMOS 트랜지스터가 전원전압 및 제1 노드 사이에 직렬접속되고, 상기 제1 노드 및 접지전압 사이에 접속된 저항에 의해 전압 분배되도록 구성되며, 상기 제1 노드와 기준전압을 출력하는 출력단자 사이에 3개의 인버터가 직렬접속되어 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 에스램의 라이트 드라이버 회로 및 그 주변 회로를 도시한 것으로, 라이트 인에이블 신호(web2ib, web3ib, web3i)에 의해 입력 패드 및 입력 버퍼를 통해 입력된 라이트 데이타(dj)를 데이타버스라인 쌍(db, dbb)으로 드라이빙하는 라이트 드라이버부(100)와, 상기 데이타버스라인 쌍(db, dbb)으로 전달된 데이타를 컬럼 디코더 출력신호(yd, ydb)에 의해 비트라인 쌍(BL, /BL)으로 각각 전달하는 전달 게이트부(200)와, 플립플럽으로 구성된 메모리 셀부(300)가 도시되어 있다.
상기 라이트 드라이버부(120)는 라이트인에이블신호(we2ib)가 활성화될 때 데이타입력버퍼로 부터의 데이타(dj)를 입력하여 논리연산한 신호를 출력하도록 NOR 게이트(NOR5, NOR6) 및 인버터(INV10∼INV12)로 구성된 논리 게이트단(122)과, 라이트인에이블신호(web3i)와 기준전압(vref)의 반전신호를 NAND 논리연산하여 출력하는 제1 제어부(134)와, 상기 제1 제어부(134)의 출력신호와 라이트인에이블신호(web3i, web3ib)에 의해 상기 논리 연산부(122)의 출력신호를 데이타버스라인 쌍(db, dbb)으로 스위칭하는 전달 게이트단(124)과, 상기 데이타버스라인(db, dbb)을 전원전압(Vdd)으로 프리차지 및 등화시키는 프리차지 및 이퀄라이즈 회로단(126)과, 블럭선택신호(blk)와 이퀄라이즈 신호(eqb) 및 기준전압(Vref)을 입력으로하여 상기 프리차지 및 이퀄라이즈 회로단(126)의 동작을 제어하는 제2 제어부(136)와, 상기 제2 제어부(136)로 기준전압(Vref)을 발생시키는 기준전압 발생부(130)로 구성된다.
여기서, 논리 게이트단(122)은 데이타입력버퍼로부터 전송된 라이트 데이타(dj)의 반전신호와 라이트인에이블신호(web2ib)를 입력하는 NOR 게이트(NOR5)와, 상기 NOR 게이트(NOR5)의 출력단(Nd8)에 접속된 인버터(INV11)와, 상기 라이트 데이타(dj)와 라이트인에이블신호(web2ib)를 입력으로 하는 NOR 게이트(NOR6)와, 상기 NOR 게이트(NOR5)의 출력단(Nd9)에 접속된 인버터(INV12)로 구성된다.
상기 전달 게이트단(124)은 상기 논리 게이트단(122)의 출력노드(Nd8)의 신호를 데이타버스라인(db)으로 전달하는 PMOS 및 NMOS 트랜지스터로 구성된 전달 게이트(P9, N13)와, 상기 논리 게이트단(122)의 출력노드(Nd9)의 신호를 데이타버스라인(dbb)으로 전달하는 PMOS 및 NMOS 트랜지스터로 구성된 전달 게이트(P10, N14)로 구성된다.
상기 제1 제어부(134)는 라이트인에이블신호(web3i)와 기준전압(Vref)의 반전신호를 입력으로 하여 이를 NAND 연산한 후 상기 전달 게이트단(124)의 PMOS 트랜지스터(P9, P10)의 게이트로 출력하는 NAND 게이트(NA3)로 구성된다.
상기 프리차지 및 이퀄라이즈 회로부(126)는 프리차지 동작시 데이타버스라인(db, dbb)을 등화시키기 위한 PMOS 트랜지스터(P13)와, 프리차지 동작시 전원전압(Vdd)을 상기 데이타버스라인(db, dbb)으로 각각 공급하는 PMOS 및 NMOS 트랜지스터로 구성된 전달 게이트(N15, P11 및 N16, P12)를 구비한다.
상기 제2 제어부(136)는 블럭선택신호(blk)와 이퀄라이즈신호(eqb)를 입력으로하여 NAND 연산하는 NAND 게이트(NA4)와, 상기 NAND 게이트(NA4)의 출력신호를 반전시켜 상기 프리차지 및 이퀄라이즈 회로단(126)의 이퀄라이즈용 PMOS 트랜지스터(P13)의 게이트로 출력하는 인버터(INV16)와, 상기 NAND 게이트(NA4)의 출력신호의 반전신호와 기준전압(Vref)을 입력하여 NAND 연산한 후 상기 프리차지 및 이퀄라이즈 회로단(126)의 프리차지용 PMOS 트랜지스터(P11, P12)의 게이트로 출력하는 NAND 게이트(NA5)와, 상기 NAND 게이트(NA4)의 출력신호와 기준전압(Vref)을 NAND 연산하여 출력하는 NAND 게이트(NA6)와, 상기 NAND 게이트(NA6)의 출력신호를 반전시켜 상기 프리차지 및 이퀄라이즈 회로단(126)의 프리차지용 NMOS 트랜지스터(N15, N16)의 게이트로 출력하는 인버터(INV18)로 구성된다.
상기 기준전압 발생부(130)는 상기 제1 제어부(134) 및 제2 제어부(136)로 기준전압(Vref)를 공급하기 위한 것으로, 칩선택바신호(csb)에 의해 스위칭되는 PMOS 트랜지스터(P14)와 다이오드 구조의 PMOS 트랜지스터(P15)가 전원전압(Vdd)및 노드(Nd10) 사이에 직렬접속되고, 상기 노드(Nd10) 및 접지전압(Vss) 사이에 접속된 저항(R3)에 의해 전압 분배되도록 구성되어 있다. 상기 노드(Nd10)와 최종 기준전압(Vref)을 출력하는 단자 사이에는 3개의 인버터(INV13∼INV15)가 직렬접속되어 있다.
도시한 바와 같이, 기준전압 발생부(130)는 로우 전원전위(Vdd)에서는 PMOS 트랜지스터(P14, P15)와 저항(R3), 그리고 인버터(INV13∼INV15)의 크기에 의해 기준전압(Vref)은 '하이'가 되고, 반대로 하이 전원전압(Vcc)에서는 로우가 된다.
먼저, 기준전압(Vref)이 '하이'인 경우 라이트 데이타(dj)가 입력되면 라이트인에이블신호(web2ib와 web3i, web3ib)가 인에이블되면서 프리차지 및 이퀄라이즈 회로부(126)는 턴-오프되고 대신 데이타버스라인(db, dbb)에 라이트 데이타(dj, djb)가 실려 비트라인(BL, /BL)을 통해 메모리 셀에 데이타를 라이트하게 된다.
그리고, 기준전압(Vref)이 '로우'일때는 제1 제어부(134)의 출력신호가 '하이'가 되어 전달 게이트부(124)의 PMOS 트랜지스터(P9, P10)가 턴-오프된다. 그리고, 제2 제어부(136)의 NAND 게이트(NA5)의 출력신호가 '하이'가 되어 상기 프리차지 및 이퀄라이즈 회로부(126)의 PMOS 트랜지스터(P11, P12)를 턴-오프시키게 되면서 하이 전원전위(Vdd)에서는 데이타버스라인(db, dbb)의 풀-업이 NMOS 트랜지스터(N15, N16) 형태로 사용된다.
결국, 로우 전원전위(Vdd)에서는 종래의 도 1과 같이 동작하고, 하이 전원전위(Vdd)에서는 종래의 도 2와 같이 동작하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 에스램의 라이트 드라이버 회로에 의하면, 라이트 동작시 입력된 라이트 데이타를 라이트인에이블신호에 의해 데이타버스라인 쌍으로 드라이빙하고, 대기 동작시 전원전압이 저전위 레벨을 가질 때에는 PMOS 트랜지스터를 사용하여 데이타버스라인 쌍을 전원전위로 풀업시키고 고전위 레벨을 가질 때에는 NMOS 트랜지스터를 사용하여 데이타버스라인 쌍을 전원전위로 풀-업시킴으로써, 동작속도를 향상시키고 디바이스의 특성을 개선시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 에스램의 라이트 드라이버 회로에 있어서,
    라이트 동작시 입력된 라이트 데이타를 제1 라이트인에이블신호에 의해 논리 연산하는 논리 연산부와, 상기 논리 연산부의 출력신호를 제2 라이트인에이블 신호에 의해 데이타버스라인 쌍으로 전달하는 전달 게이트부와, 상기 전달 게이트부의 출력단에 접속되며 대기 동작시 전원전위 레벨에 따라 PMOS 및 NMOS 트랜지스터를 선택적으로 사용하여 상기 데이타버스라인 쌍을 제1 전원전압원으로 풀-업시키는 프리차지 및 이퀄라이즈부로 구성된 라이트 드라이버 수단과,
    상기 전달 게이트부의 동작을 제2 라이트인에이블 신호와 기준전압에 의해 제어하는 제1 제어수단과,
    상기 프리차지 및 이퀄라이즈부의 동작을 블럭선택신호와 이퀄라이즈 신호 및 기준전압에 의해 제어하는 제2 제어수단과,
    상기 데이타버스라인 쌍으로 전달된 데이타를 컬럼 디코더 출력신호에 의해 비트라인 쌍으로 각각 전달하는 데이타전달수단을 포함하여 구성된 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 라이트 드라이버 수단은,
    대기 동작시 전원전위가 저전원전위 레벨일때 PMOS 트랜지스터를 통해 데이타버스라인 쌍을 풀-업시키고, 고전원전위 레벨일 때는 NMOS 트랜지스터를 통해 데이타버스라인 쌍을 풀-업시키는 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
  3. 제 1 항에 있어서,
    상기 제1 전원전압원은 전원전압(Vdd)인 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
  4. 제 1 항에 있어서,
    상기 논리 연산부는, 상기 제1 라이트인에이블신호가 활성화될 때 데이타입력버퍼로 부터의 라이트 데이타를 입력하여 논리연산한 신호를 출력하도록 다수개의 NOR 게이트 및 인버터로 구성된 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
  5. 제 1 항에 있어서,
    상기 전달 게이트부는 PMOS 및 NMOS 트랜지스터로 구성된 전달 게이트가 데이타버스라인 쌍에 각각 접속되어 구성된 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
  6. 제 5 항에 있어서,
    상기 PMOS 트랜지스터는 상기 제2 라이트인에이블신호와 상기 제1 제어수단에 의해 동시에 제어받는 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
  7. 제 1 항에 있어서,
    상기 제1 제어수단은 NAND 게이트로 구성된 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
  8. 제 1 항에 있어서,
    상기 프리차지 및 이퀄라이즈부는,
    프리차지 동작시 상기 데이타버스라인 쌍을 등화시키기 위한 이퀄라이즈용 PMOS 트랜지스터와, 상기 프리차지 동작시 전원전압을 상기 데이타버스라인 쌍으로 각각 공급하기 위한 PMOS 및 NMOS 트랜지스터로 구성된 제1 및 제2 전달 게이트로 구성된 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
  9. 제 1 항 및 제 8 항에 있어서,
    상기 제2 제어수단은,
    상기 블럭선택신호와 이퀄라이즈신호를 논리 연산한 신호를 출력하는 제1 NAND 게이트와,
    상기 제1 NAND 게이트의 출력신호를 반전시켜 상기 이퀄라이즈용 PMOS 트랜지스터의 게이트로 출력하는 인버터와,
    상기 제1 NAND 게이트의 출력신호의 반전신호와 기준전압을 논리 연산한 신호를 상기 제1 및 제2 전달 게이트의 PMOS 트랜지스터의 게이트로 출력하는 제2 NAND 게이트와,
    상기 제1 NAND 게이트의 출력신호와 기준전압을 논리 연산한 신호를 출력하는 제3 NAND 게이트와, 상기 제3 NAND 게이트의 출력신호를 반전시킨 신호를 상기 제1 및 제2 전달 게이트의 NMOS 트랜지스터로 출력하는 인버터로 구성된 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
  10. 제 1 항에 있어서, 상기 기준전압을 발생하는 기준전압 발생회로는,
    칩선택바신호에 의해 스위칭되는 PMOS 트랜지스터와 다이오드 구조의 PMOS 트랜지스터가 전원전압 및 제1 노드 사이에 직렬접속되고, 상기 제1 노드 및 접지전압 사이에 접속된 저항에 의해 전압 분배되도록 구성되며, 상기 제1 노드와 기준전압을 출력하는 출력단자 사이에 3개의 인버터가 직렬접속되어 구성된 것을 특징으로 하는 에스램의 라이트 드라이버 회로.
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