KR100269288B1 - 메모리테스트용데이터발생회로 - Google Patents
메모리테스트용데이터발생회로 Download PDFInfo
- Publication number
- KR100269288B1 KR100269288B1 KR1019970003576A KR19970003576A KR100269288B1 KR 100269288 B1 KR100269288 B1 KR 100269288B1 KR 1019970003576 A KR1019970003576 A KR 1019970003576A KR 19970003576 A KR19970003576 A KR 19970003576A KR 100269288 B1 KR100269288 B1 KR 100269288B1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- digital data
- control signal
- gate
- logic unit
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
본 발명은 메모리 테스트용 데이터 발생 회로에 관한 것으로, 1비트의 제1 디지탈 데이터와 1비트의 제2 디지탈 데이터를 입력하고 상기 제1 및 제2 디지털 데이터를 부정 논리곱하는 제1 논리부, 및 상기 제1 논리부의 출력과 상기 제1 디지탈 데이터와 상기 제2 디지탈 데이터 및 1비트의 제어 신호를 입력하는 제2 논리부를 구비하고, 상기 제2 논리부는 상기 제1 논리부의 출력 신호와 상기 제어 신호를 부정 배타 논리합하는 부정 배타 논리합 게이트, 상기 제1 디지탈 데이터와 상기 제어 신호를 배타 논리합하는 제1 배타 논리합 게이트, 및 상기 제2 디지탈 데이터와 상기 제어 신호를 배타 논리합하는 제2 배타 논리합 게이트를 구비하며, 상기 제어 신호는 그대로 출력한다. 상기 다양한 디지탈 데이터를 사용하여 메모리를 테스트하게 되면 불완전한 메모리는 모두 검색된다.
Description
본 발명은 메모리 테스트용 데이터 발생 회로에 관한 것으로서, 특히 메모리를 갖는 반도체 장치에 내장되어 상기 메모리를 테스트하는 데이터 발생 회로에 관한 것이다.
메모리란 디지탈 정보를 기억하고 필요할 때 정보를 읽어서 외부 기기에 전송하는 기능을 갖는 부품의 총칭이다. 최근 각종 기기의 디지탈화가 대단한 기세로 진행되고 있는 가운데 메모리는 불가결한 부품으로서 각종 분야에서 사용되기에 이르렀고 또 메모리의 종류도 다양해서 반도체 메모리 장치에 구현되는 모스(MOS) 메모리와 반도체 바이폴라(bipolar) 메모리가 있고, 반도체 이외의 메모리로서 자기 테이프, 자기 디스크, 자성 박막 메모리 등 자성 메모리가 일대 시장을 형성하고 있다.
그 중에서 반도체 메모리 장치에 구현되는 반도체 모스 메모리는 지금까지 약 3년에 4배의 비율로 대용량화가 진행되어 왔다. DRAM을 예로 들면 1970년에 인텔사가 기억 셀당 3개의 PMOS트랜지스터를 사용한 1[kBit] DRAM을 개발하여 반도체 모스 메모리의 막을 올렸으며, 그 후 기억 셀의 1트랜지스터화, NMOS트랜지스터화, 가공 기술의 미세화, 회로 기술의 진전 등에 의해 그때까지 컴퓨터의 주기억장치에 사용되어온 자기 코아(core) 메모리를 대신하여 대용량 메모리의 주역이 되기에 이르렀다.
1982년에는 초LSI의 초창기라고 볼 수 있는 64KBit DRAM의 양산화가 궤도에 올랐고 이어 본격적인 초LSI라고 불리는 256KBit DRAM이 1984년부터 양산되기 시작했다. 또 1MBit DRAM도 1986년에 개발을 끝내고 1987년에 1MBit DRAM의 본격적인 양산에 들어갔다. 실로 15년 남짓한 시간 동안 1칩당 메모리 용량은 1,000배로 증가했다. 그 이후로도 1칩당 메모리 용량은 계속 증가하여 지금은 64MBit DRAM을 생산하는 단계까지 이르렀다.
이와 같은 반도체 모스 메모리를 테스트하기 위하여 지금까지 메모리 테스트용 회로를 반도체 장치 내부에 구현하여 특정한 디지탈 데이터('0' 또는 '1')만을 발생시켜서 메모리를 테스트해 왔다. 이것은 메모리 용량이 적을 때는 예를 들면 1KBit 이하의 메모리일 때는 별다른 문제가 없었다. 그러나 메모리 용량이 대용량화되면서부터는 특정한 디지탈 데이터만으로는 복잡하고 미세한 메모리 셀을 완전하게 테스트할 수가 없게 되었다. 더욱이 대용량의 메모리를 갖는 반도체 메모리 장치는 그 가격면에서도 매우 비싸기 때문에 상기 메모리를 불완전하게 테스트할 경우 그 반도체 메모리 장치가 이용되는 시스템은 항상 불안정할 수밖에 없다. 이와 같은 메모리의 불완전한 테스트를 보강하기 위해서는 다양한 디지탈 데이터를 사용하여 메모리의 상태를 다양하게 테스트할 필요가 있다. 메모리의 상태를 다양하게 테스트하게 되면 불완전한 메모리는 결국 불량으로 나타날 수밖에 없다.
본 발명이 이루고자 하는 기술적 과제는 불완전한 메모리를 검색하기 위하여 다양한 데이터를 발생하는 메모리 테스트용 데이터 발생 회로를 제공하는데 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치에 내장된 메모리 테스트용 데이터 발생 회로도.
도 2는 본 발명의 다른 실시예에 의한 반도체 장치에 내장된 메모리 테스트용 데이터 발생 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은,
1비트의 제1 디지탈 데이터와 1비트의 제2 디지탈 데이터를 입력하고 상기 제1 및 제2 디지털 데이터를 부정 논리곱하는 제1 논리부, 및 상기 제1 논리부의 출력과 상기 제1 디지탈 데이터와 상기 제2 디지탈 데이터 및 1비트의 제어 신호를 입력하는 제2 논리부를 구비하고,
상기 제2 논리부는 상기 제1 논리부의 출력 신호와 상기 제어 신호를 부정 배타 논리합하는 부정 배타 논리합 게이트, 상기 제1 디지탈 데이터와 상기 제어 신호를 배타 논리합하는 제1 배타 논리합 게이트, 및 상기 제2 디지탈 데이터와 상기 제어 신호를 배타 논리합하는 제2 배타 논리합 게이트를 구비하며,
상기 제어 신호는 그대로 출력하는 것을 특징으로 하는 메모리 테스트용 데이터 발생 회로를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한, 1비트의 제1 디지탈 데이터와 1비트의 제2 디지탈 데이터 및 1비트의 제어 신호를 입력으로 하여 제1 내지 제6 출력 신호들을 출력하는 제1 논리부, 및 상기 제1 논리부의 제1 내지 제3 출력 신호들과 상기 제어 신호 및 제3 디지탈 데이터를 입력으로 하고 상기 제어 신호를 포함하여 4개의 출력 신호들을 출력하는 제2 논리부를 구비하고, 상기 제2 논리부의 출력 신호들과 상기 제어 신호 및 상기 제1 논리부의 제4 내지 제6 출력 신호들을 조합하여 8비트의 출력 데이터를 출력하는 것을 특징으로 하는 메모리 테스트용 데이터 발생 회로를 제공한다.
바람직하기는, 상기 제1 논리부는 상기 제1 디지탈 데이터와 상기 제2 디지탈 데이터를 입력으로 하는 NOR 게이트와, 상기 NOR 게이트의 출력과 상기 제어 신호를 입력으로 하여 제1 출력 신호를 출력하는 제1 부정 배타 논리합 게이트와, 상기 제1 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제2 출력 신호를 출력하는 제1 배타 논리합 게이트와, 상기 제2 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제3 출력 신호를 출력하는 제2 배타 논리합 게이트와, 상기 NOR 게이트의 출력과 상기 제어 신호를 입력으로 하여 제4 출력 신호를 출력하는 제2 부정 배타 논리합 게이트와, 상기 제1 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제5 출력 신호를 출력하는 제3 배타 논리합 게이트, 및 상기 제2 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제6 출력 신호를 출력하는 제4 배타 논리합 게이트를 구비한다.
또, 상기 제2 논리부는 상기 제1 논리부의 제1 출력 신호를 입력으로 하는 제1 인버터와 상기 제1 인버터의 출력과 상기 제1 출력 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제1 멀티플렉서와, 상기 제1 논리부의 제2 출력 신호를 입력으로 하는 제2 인버터와 상기 제2 인버터의 출력과 상기 제2 출력 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제2 멀티플렉서와, 상기 제1 논리부의 제3 출력 신호를 입력으로 하는 제3 인버터와 상기 제3 인버터의 출력과 상기 제3 출력 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제3 멀티플렉서, 및 상기 제어 신호를 입력으로 하는 제4 인버터와 상기 제4 인버터의 출력과 상기 제어 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제4 멀티플렉서를 구비한다.
상기 본 발명에 의하여 불완전한 메모리를 검색할 수가 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치에 내장된 메모리 테스트용 데이터 발생 회로도이다. 상기 도 1에 도시된 회로의 구조는 1비트의 제1 디지탈 데이터 예컨대 DI1과 1비트의 제2 디지탈 데이터 예컨대 DI2를 입력으로 하고 1비트의 출력 신호를 출력하는 제1 논리부(1), 및 상기 제1 논리부(1)의 출력 신호와 상기 DI1과 상기 DI2 및 1비트의 제어 신호를 입력으로 하고 상기 제어 신호를 포함하여 4비트의 출력 데이터 예컨대 DOA를 출력하는 제2 논리부(3)로 이루어져있다.
상기 제1 논리부(1)는 상기 DI1과 상기 DI2를 입력으로 하고, 상기 DI1과 상기 DI2 중 어느 하나라도 '1'이면 출력 신호는 '0'이 되는 NOR 게이트(11)이다.
상기 제2 논리부(3)는 상기 제1 논리부(1)의 출력 신호 즉, 상기 NOR 게이트(11)의 출력 신호와 상기 제어 신호를 입력으로 하여 1비트의 출력 신호를 출력하는 부정 배타 논리합 게이트(13)와, 상기 DI1과 상기 제어 신호를 입력으로 하여 1비트의 출력 신호를 출력하는 제1 배타 논리합 게이트(15), 및 상기 DI2와 상기 제어 신호를 입력으로 하여 1비트의 출력 신호를 출력하는 제2 배타 논리합 게이트(17)를 구비하고, 상기 제어 신호는 그대로 출력한다.
상기 부정 배타 논리합 게이트(13)는 상기 NOR 게이트(11)의 출력 신호와 상기 제어 신호가 동일할 때, 즉 상기 NOR 게이트(11)의 출력 신호와 상기 제어 신호가 모두 '1'이거나 또는 모두 '0'일 때만 출력 신호는 '1'이 된다.
상기 제1 배타 논리합 게이트(15)는 상기 DI1과 상기 제어 신호가 서로 다를 때 즉, 상기 DI1이 '1'이고 상기 제어 신호가 '0'이거나 아니면 상기 DI1이 '0'이고 상기 제어 신호가 '1'일 때만 출력 신호는 '1'이 된다.
상기 제2 배타 논리합 게이트(17)는 상기 DI2와 상기 제어 신호가 서로 다를 때 즉, 상기 DI2가 '1'이고 상기 제어 신호가 '0'이거나 아니면 상기 DI2기 '0'이고 상기 제어 신호가 '1'일 때만 출력 신호는 '1'이 된다.
상기 도 1에 도시된 회로의 진리치는 다음 표 1과 같다.
| DI2 | DI1 | 제어 신호 | DOA |
| 0 | 0 | 0 | 0000 |
| 0 | 1 | 0 | 1100 |
| 1 | 0 | 0 | 1010 |
| 0 | 0 | 1 | 1111 |
| 0 | 1 | 1 | 0011 |
| 1 | 0 | 1 | 0101 |
다음은 상기 도 2에 도시된 회로에 관해 설명하기로 한다.
도 2는 본 발명의 다른 실시예에 의한 반도체 장치에 내장된 메모리 테스트용 데이터 발생 회로도이다. 상기 도 2에 도시된 데이터 발생 회로는 1비트의 제1 디지탈 데이터 예컨대 DI1과 와 1비트의 제2 디지탈 데이터 예컨대 DI2 및 1비트의 제어 신호를 입력으로 하여 제1 내지 제6 출력 신호들을 출력하는 제1 논리부(21), 및 상기 제1 논리부(21)의 제1 내지 제3 출력 신호들과 상기 제어 신호 및 제3 디지탈 데이터 예컨대 DI3을 입력으로 하고 상기 제어 신호를 포함하여 4개의 출력 신호들을 출력하는 제2 논리부(23)로 이루어져있다.
상기 제2 논리부(23)의 출력 신호들과 상기 제어 신호 및 상기 제1 논리부(21)의 제4 내지 제6 출력 신호를 조합하여 8비트의 출력 데이터 예컨대 DOA가 상기 도 2에 도시된 회로에서 출력된다.
상기 제1 논리부(21)는 상기 DI1과 상기 DI2를 입력으로 하는 NOR 게이트(31)와, 상기 NOR 게이트(31)의 출력 신호와 상기 제어 신호를 입력으로 하여 1비트의 제1 출력 신호를 출력하는 제1 부정 배타 논리합 게이트(33)와, 상기 DI1과 상기 제어 신호를 입력으로 하여 1비트의 제2 출력 신호를 출력하는 제1 배타 논리합 게이트(35)와, 상기 DI2와 상기 제어 신호를 입력으로 하여 1비트의 제3 출력 신호를 출력하는 제2 배타 논리합 게이트(37)와, 상기 NOR 게이트(31)의 출력과 상기 제어 신호를 입력으로 하여 1비트의 제4 출력 신호를 출력하는 제2 부정 배타 논리합 게이트(39)와, 상기 DI1과 상기 제어 신호를 입력으로 하여 1비트의 제5 출력 신호를 출력하는 제3 배타 논리합 게이트(41), 및 상기 DI2와 상기 제어 신호를 입력으로 하여 1비트의 제6 출력 신호를 출력하는 제4 배타 논리합 게이트(43)로 구성되어 있다.
상기 제1 부정 배타 논리합 게이트(33)와 상기 제2 부정 배타 논리합 게이트(39)는 상기 NOR 게이트(31)의 출력 신호와 상기 제어 신호가 동일할 때, 즉 상기 NOR 게이트(31)의 출력 신호와 상기 제어 신호가 모두 '1'이거나 또는 모두 '0'일 때만 그 출력 신호들이 '1'이 된다.
상기 제1 배타 논리합 게이트(35)와 상기 제3 배타 논리합 게이트(41)는 상기 DI1과 상기 제어 신호가 서로 다를 때 즉, 상기 DI1이 '1'이고 상기 제어 신호가 '0'이거나 아니면 상기 DI1이 '0'이고 상기 제어 신호가 '1'일 때만 그 출력 신호들이 '1'이 된다.
상기 제2 배타 논리합 게이트(37)와 상기 제4 배타 논리합 게이트(43)는 상기 DI2와 상기 제어 신호가 서로 다를 때 즉, 상기 DI2가 '1'이고 상기 제어 신호가 '0'이거나 아니면 상기 DI2가 '0'이고 상기 제어 신호가 '1'일 때만 그 출력 신호들이 '1'이 된다.
상기 제2 논리부(23)는 상기 제1 논리부(21)의 제1 출력 신호를 입력으로 하는 제1 인버터(51)와 상기 제1 인버터(51)의 출력과 상기 제1 출력 신호를 입력으로 하고 상기 DI3에 의해 제어되어 1비트의 출력 신호를 출력하는 제1 멀티플렉서(61)와, 상기 제1 논리부(21)의 제2 출력 신호를 입력으로 하는 제2 인버터(53)와 상기 제2 인버터(53)의 출력과 상기 제2 출력 신호를 입력으로 하고 상기 DI3에 의해 제어되어 1비트의 출력 신호를 출력하는 제2 멀티플렉서(63)와, 상기 제1 논리부(21)의 제3 출력 신호를 입력으로 하는 제3 인버터(55)와 상기 제3 인버터(55)의 출력과 상기 제3 출력 신호를 입력으로 하고 상기 DI3에 의해 제어되어 1비트의 출력 신호를 출력하는 제3 멀티플렉서(65), 및 상기 제어 신호를 입력으로 하는 제4 인버터(57)와 상기 제4 인버터(57)의 출력과 상기 제어 신호를 입력으로 하고 상기 DI3에 의해 제어되어 1비트의 출력 신호를 출력하는 제4 멀티플렉서(67)로 구성되어 있다.
상기 제1 멀티플렉서(61)는 상기 DI3이 인에이블(enable)되면 즉, '1'이면 상기 제1 부정 배타 논리합 게이트(33)의 출력 신호를 출력하고 상기 DI3이 '0'이면 상기 제1 인버터(51)의 출력 신호를 출력한다.
상기 제2 멀티플렉서(63)는 상기 DI3이 '1'이면 상기 제1 배타 논리합 게이트(35)의 출력 신호를 출력하고 상기 DI3이 '0'이면 상기 제2 인버터(53)의 출력 신호를 출력한다.
상기 제3 멀티플렉서(63)는 상기 DI3이 '1'이면 상기 제2 배타 논리합 게이트(37)의 출력 신호를 출력하고 상기 DI3이 '0'이면 상기 제3 인버터(55)의 출력 신호를 출력한다.
상기 제4 멀티플렉서(67)는 상기 DI3이 '1'이면 상기 제어 신호를 출력하고 상기 DI3이 '0'이면 상기 제4 인버터(57)의 출력 신호를 출력한다.
상기 도 2에 도시된 회로의 진리치는 다음 표 2와 같다.
| DI1 | DI2 | DI3 | 제어 신호 | 출력 데이터 |
| 0 | 0 | 0 | 0 | 00000000 |
| 0 | 0 | 0 | 1 | 11111111 |
| 0 | 0 | 1 | 0 | 11110000 |
| 0 | 0 | 1 | 1 | 00001111 |
| 1 | 0 | 0 | 0 | 11001100 |
| 1 | 0 | 0 | 1 | 00110011 |
| 0 | 1 | 0 | 0 | 10101010 |
| 0 | 1 | 0 | 1 | 01010101 |
이와 같이 상기 도 1의 회로와 상기 도 2의 회로는 다양한 디지탈 데이터를 발생하게 되는데 상기 다양한 데이터를 사용하여 메모리를 테스트하게 되면 불완전한 메모리는 모두 검색된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명의 메모리 테스트용 데이터 발생 회로에 따르면 다양한 디지탈 데이터가 발생된다. 상기 다양한 디지탈 데이터를 사용하여 메모리를 테스트하게 되면 불완전한 메모리는 모두 검색된다.
Claims (4)
1비트의 제1 디지탈 데이터와 1비트의 제2 디지탈 데이터를 입력하고 상기 제1 및 제2 디지털 데이터를 부정 논리곱하는 제1 논리부; 및
상기 제1 논리부의 출력과 상기 제1 디지탈 데이터와 상기 제2 디지탈 데이터 및 1비트의 제어 신호를 입력하는 제2 논리부를 구비하고,
상기 제2 논리부는
상기 제1 논리부의 출력 신호와 상기 제어 신호를 부정 배타 논리합하는 부정 배타 논리합 게이트;
상기 제1 디지탈 데이터와 상기 제어 신호를 배타 논리합하는 제1 배타 논리합 게이트; 및
상기 제2 디지탈 데이터와 상기 제어 신호를 배타 논리합하는 제2 배타 논리합 게이트를 구비하며,
상기 제어 신호는 그대로 출력하는 것을 특징으로 하는 메모리 테스트용 데이터 발생 회로.
1비트의 제1 디지탈 데이터와 1비트의 제2 디지탈 데이터 및 1비트의 제어 신호를 입력으로 하여 제1 내지 제6 출력 신호들을 출력하는 제1 논리부; 및
상기 제1 논리부의 제1 내지 제3 출력 신호들과 상기 제어 신호 및 제3 디지탈 데이터를 입력으로 하고 상기 제어 신호를 포함하여 4개의 출력 신호들을 출력하는 제2 논리부를 구비하고, 상기 제2 논리부의 출력 신호들과 상기 제어 신호 및 상기 제1 논리부의 제4 내지 제6 출력 신호들을 조합하여 8비트의 출력 데이터를 출력하는 것을 특징으로 하는 메모리 테스트용 데이터 발생 회로.
제2항에 있어서, 상기 제1 논리부는 상기 제1 디지탈 데이터와 상기 제2 디지탈 데이터를 입력으로 하는 NOR 게이트와, 상기 NOR 게이트의 출력과 상기 제어 신호를 입력으로 하여 제1 출력 신호를 출력하는 제1 부정 배타 논리합 게이트와, 상기 제1 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제2 출력 신호를 출력하는 제1 배타 논리합 게이트와, 상기 제2 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제3 출력 신호를 출력하는 제2 배타 논리합 게이트와, 상기 NOR 게이트의 출력과 상기 제어 신호를 입력으로 하여 제4 출력 신호를 출력하는 제2 부정 배타 논리합 게이트와, 상기 제1 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제5 출력 신호를 출력하는 제3 배타 논리합 게이트, 및 상기 제2 디지탈 데이터와 상기 제어 신호를 입력으로 하여 제6 출력 신호를 출력하는 제4 배타 논리합 게이트를 구비하는 것을 특징으로 하는 메모리 테스트용 데이터 발생 회로.
제2항에 있어서, 상기 제2 논리부는 상기 제1 논리부의 제1 출력 신호를 입력으로 하는 제1 인버터와 상기 제1 인버터의 출력과 상기 제1 출력 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제1 멀티플렉서와, 상기 제1 논리부의 제2 출력 신호를 입력으로 하는 제2 인버터와 상기 제2 인버터의 출력과 상기 제2 출력 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제2 멀티플렉서와, 상기 제1 논리부의 제3 출력 신호를 입력으로 하는 제3 인버터와 상기 제3 인버터의 출력과 상기 제3 출력 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제3 멀티플렉서, 및 상기 제어 신호를 입력으로 하는 제4 인버터와 상기 제4 인버터의 출력과 상기 제어 신호를 입력으로 하고 상기 제3 디지탈 데이터에 의해 제어되는 제4 멀티플렉서를 구비하는 것을 특징으로 하는 메모리 테스트용 데이터 발생 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970003576A KR100269288B1 (ko) | 1997-02-05 | 1997-02-05 | 메모리테스트용데이터발생회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970003576A KR100269288B1 (ko) | 1997-02-05 | 1997-02-05 | 메모리테스트용데이터발생회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980067514A KR19980067514A (ko) | 1998-10-15 |
| KR100269288B1 true KR100269288B1 (ko) | 2000-10-16 |
Family
ID=19496487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970003576A KR100269288B1 (ko) | 1997-02-05 | 1997-02-05 | 메모리테스트용데이터발생회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100269288B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101309697B1 (ko) | 2011-12-29 | 2013-09-17 | 정상민 | 조명 장치 |
-
1997
- 1997-02-05 KR KR1019970003576A patent/KR100269288B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980067514A (ko) | 1998-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5305284A (en) | Semiconductor memory device | |
| KR930000712B1 (ko) | 반도체 집적회로 | |
| JP2648840B2 (ja) | 半導体記憶装置 | |
| US5872802A (en) | Parity generation and check circuit and method in read data path | |
| US4603405A (en) | Monolithically integrated semiconductor circuit | |
| US4661930A (en) | High speed testing of integrated circuit | |
| KR950001293B1 (ko) | 반도체 메모리칩의 병렬테스트 회로 | |
| US5896337A (en) | Circuits and methods for multi-level data through a single input/ouput pin | |
| US5717643A (en) | Semiconductor memory device with testing function | |
| KR0160325B1 (ko) | 비트 단위 데이타의 입력 및 출력용 반도체 메모리 장치 | |
| US5029330A (en) | Semiconductor memory device | |
| JPH08263985A (ja) | 半導体記憶装置 | |
| KR960001783B1 (ko) | 반도체 기억 장치 | |
| JPH07235200A (ja) | 半導体記憶装置 | |
| US6400623B2 (en) | Semiconductor memory having parallel test mode | |
| KR20040031390A (ko) | 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법 | |
| US5889727A (en) | Circuit for reducing the transmission delay of the redundancy evaluation for synchronous DRAM | |
| US5208777A (en) | Semiconductor memory device | |
| KR100269319B1 (ko) | 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법 | |
| KR100269288B1 (ko) | 메모리테스트용데이터발생회로 | |
| JP2603145B2 (ja) | 半導体集積回路装置 | |
| US6219296B1 (en) | Multiport memory cell having a reduced number of write wordlines | |
| US4757523A (en) | High speed testing of integrated circuit | |
| KR100621761B1 (ko) | 멀티비트 테스트 모드 비교기를 가지는 반도체 메모리 장치 | |
| KR100221073B1 (ko) | 동기식 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090714 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |