JPH0752598B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0752598B2 JPH0752598B2 JP2230178A JP23017890A JPH0752598B2 JP H0752598 B2 JPH0752598 B2 JP H0752598B2 JP 2230178 A JP2230178 A JP 2230178A JP 23017890 A JP23017890 A JP 23017890A JP H0752598 B2 JPH0752598 B2 JP H0752598B2
- Authority
- JP
- Japan
- Prior art keywords
- port
- data
- access memory
- signal
- test signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Permanent Field Magnets Of Synchronous Machinery (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にランダムアクセ
ス・メモリ（RAM）ポートとシリアルアクセス・メモリ
（SAM）ポートとを有したマルチポート・メモリに関す
るものである。
ス・メモリ（RAM）ポートとシリアルアクセス・メモリ
（SAM）ポートとを有したマルチポート・メモリに関す
るものである。
（従来の技術） 従来のマルチポート・メモリの主要部の構成を第６図に
示す。マトリクス状にダイナミック型メモリセルが配列
されたRAMポートセルアレイ53と、列方向に配列され、R
AMポートセルアレイ53の各行線に接続されたシリアルデ
ータ・レジスタから成るSAMポートデータレジスタ51
と、データ転送制御信号TRGを与えられて、RAMポートセ
ルアレイ53とSAMポートデータレジスタ51との間のデー
タ転送を行うデータ転送ゲート52が設けられている。
示す。マトリクス状にダイナミック型メモリセルが配列
されたRAMポートセルアレイ53と、列方向に配列され、R
AMポートセルアレイ53の各行線に接続されたシリアルデ
ータ・レジスタから成るSAMポートデータレジスタ51
と、データ転送制御信号TRGを与えられて、RAMポートセ
ルアレイ53とSAMポートデータレジスタ51との間のデー
タ転送を行うデータ転送ゲート52が設けられている。
このようなRAMポートとSAMポートとを同一チップ上に備
えたマルチポート・メモリによれば、SAMポートからの
高速データアクセスと、このアクセスと非同期に行われ
るCPUからRAMポートへのアクセスが可能となるため、画
像メモリ等への幅広い応用が期待されている。
えたマルチポート・メモリによれば、SAMポートからの
高速データアクセスと、このアクセスと非同期に行われ
るCPUからRAMポートへのアクセスが可能となるため、画
像メモリ等への幅広い応用が期待されている。
一方で、マルチポート・メモリは汎用ダイナミックメモ
リの全ての機能のみならず、多くの特殊機能をも備えて
いるため、製品の評価及び不良解析は極めて複雑で多岐
に渡っており、製品化を遅らせる大きな要因として問題
になっている。
リの全ての機能のみならず、多くの特殊機能をも備えて
いるため、製品の評価及び不良解析は極めて複雑で多岐
に渡っており、製品化を遅らせる大きな要因として問題
になっている。
そしてマルチポート・メモリに発生する動作不良のうち
で、特に重要で解析が複雑なのは、RAMポートとSAMポー
トとの間のデータ転送に関するものである。なかでもRA
MポートからSAMポートへデータを転送させるリード転送
モードでは、SAMポートの動作モードを書き込みサイク
ルモード（Serial In）から読み出しサイクルモード（S
erial Out）へ切り替えると同時に、RAMポートの任意の
一行分のメモリセルのデータを、SAMポートのデータレ
ジスタへ転送させ、このデータをシリアルに読み出す際
の先頭アドレス（一般に、Tapアドレスと称する）をRAM
ポートから取り込む必要がある。このような動作が連続
して行われるため、いずれの動作に不良があるかを突き
止める解析は複雑なものとなる。
で、特に重要で解析が複雑なのは、RAMポートとSAMポー
トとの間のデータ転送に関するものである。なかでもRA
MポートからSAMポートへデータを転送させるリード転送
モードでは、SAMポートの動作モードを書き込みサイク
ルモード（Serial In）から読み出しサイクルモード（S
erial Out）へ切り替えると同時に、RAMポートの任意の
一行分のメモリセルのデータを、SAMポートのデータレ
ジスタへ転送させ、このデータをシリアルに読み出す際
の先頭アドレス（一般に、Tapアドレスと称する）をRAM
ポートから取り込む必要がある。このような動作が連続
して行われるため、いずれの動作に不良があるかを突き
止める解析は複雑なものとなる。
従来の装置におけるSAMポートの動作について、第７図
を用いて説明する。SAMポートデータレジスタ51の各シ
リアルデータレジスタは、データ線対SDQn及び▲
▼ｎにそれぞれ接続され、このデータ線対SDQn及び▲
▼ｎはシリアル入力バッファ62に接続されている。
シリアル入力バッファ62には、シリアル入出力端子SIOn
が設けられ、さらにこのシリアル入力バッファ62には、
シリアルクロックSCとシリアルイネーブル信号▲▼
が入力されるシリアル入力制御回路61が接続されてい
る。
を用いて説明する。SAMポートデータレジスタ51の各シ
リアルデータレジスタは、データ線対SDQn及び▲
▼ｎにそれぞれ接続され、このデータ線対SDQn及び▲
▼ｎはシリアル入力バッファ62に接続されている。
シリアル入力バッファ62には、シリアル入出力端子SIOn
が設けられ、さらにこのシリアル入力バッファ62には、
シリアルクロックSCとシリアルイネーブル信号▲▼
が入力されるシリアル入力制御回路61が接続されてい
る。
シリアルイネーブル信号▲▼がシリアル入力制御回
路61に入力されると、シリアル入力バッファ62が動作状
態になり、シリアルクロックSCのタイミングに基づいて
シリアルデータがシリアル入出力端子SIOnより入力さ
れ、あるいは外部へ出力される。
路61に入力されると、シリアル入力バッファ62が動作状
態になり、シリアルクロックSCのタイミングに基づいて
シリアルデータがシリアル入出力端子SIOnより入力さ
れ、あるいは外部へ出力される。
ここで、SAMポートのデータを外部へ読み出す場合に
は、先ずSAMポートの動作モードを書き込みサイクルモ
ードから読み出しサイクルモードへ切り替えなければな
らない。しかしこの切り替えには、RAMポートからSAMポ
ートへのデータ転送を伴い、この動作が行われて切り替
えが完了する。従って、動作モードが切り替わる前の現
段階でSAMポートに格納されているデータを外部へ読み
出すことはできず、モードの切り替えが行われる前にデ
ータレジスタ51に格納されていたデータは、このデータ
転送により破壊されることになる。このため、RAMポー
トセルアレイ53に格納されていたデータを一旦SAMポー
トデータレジスタ51に転送し、この転送されたデータを
読み出す事になり、読み出されたデータに誤りがあった
場合にも、データの転送に問題があったのか、あるいは
転送されたデータを外部に読み出す際に問題があったの
かを分離して解析することは極めて困難である。
は、先ずSAMポートの動作モードを書き込みサイクルモ
ードから読み出しサイクルモードへ切り替えなければな
らない。しかしこの切り替えには、RAMポートからSAMポ
ートへのデータ転送を伴い、この動作が行われて切り替
えが完了する。従って、動作モードが切り替わる前の現
段階でSAMポートに格納されているデータを外部へ読み
出すことはできず、モードの切り替えが行われる前にデ
ータレジスタ51に格納されていたデータは、このデータ
転送により破壊されることになる。このため、RAMポー
トセルアレイ53に格納されていたデータを一旦SAMポー
トデータレジスタ51に転送し、この転送されたデータを
読み出す事になり、読み出されたデータに誤りがあった
場合にも、データの転送に問題があったのか、あるいは
転送されたデータを外部に読み出す際に問題があったの
かを分離して解析することは極めて困難である。
（発明が解決しようとする課題） このように従来のマルチポート・メモリは、リード転送
モードにおける動作不良の解析が困難であり、不良箇所
の同定に時間を要したり、あるいは見落としたりして製
品化のためのリファインのターンアラウンドタイム（TA
T）を著しく悪化させていた。
モードにおける動作不良の解析が困難であり、不良箇所
の同定に時間を要したり、あるいは見落としたりして製
品化のためのリファインのターンアラウンドタイム（TA
T）を著しく悪化させていた。
本発明は上記事情に鑑みてなされたものであり、動作不
良の原因箇所を迅速に同定し、効率良く解析することが
できる半導体記憶装置を提供することを目的とする。
良の原因箇所を迅速に同定し、効率良く解析することが
できる半導体記憶装置を提供することを目的とする。
（課題を解決するための手段） 本発明は、マトリクス状にメモリセルが配列されたラン
ダムアクセス・メモリポートと、このランダムアクセス
・メモリポートの列方向にシリアルデータ・レジスタが
配列されたシリアルアクセス・メモリポートとを同一半
導体チップ上に備えた半導体記憶装置であって、シリア
ルアクセス・メモリポートに格納されているデータを外
部へ読み出す際に、ランダムアクセス・メモリポートと
シリアルアクセス・メモリポートとの間に設けられたデ
ータ転送ゲートに試験信号を与えてゲートを閉じさせる
試験信号発生手段をさらに備え、ランダムアクセス・メ
モリポートからシリアルアクセス・メモリポートへのデ
ータ転送を伴わずにシリアルアクセス・メモリポートに
格納されているデータを外部へ読み出せるようにしたこ
とを特徴としている。
ダムアクセス・メモリポートと、このランダムアクセス
・メモリポートの列方向にシリアルデータ・レジスタが
配列されたシリアルアクセス・メモリポートとを同一半
導体チップ上に備えた半導体記憶装置であって、シリア
ルアクセス・メモリポートに格納されているデータを外
部へ読み出す際に、ランダムアクセス・メモリポートと
シリアルアクセス・メモリポートとの間に設けられたデ
ータ転送ゲートに試験信号を与えてゲートを閉じさせる
試験信号発生手段をさらに備え、ランダムアクセス・メ
モリポートからシリアルアクセス・メモリポートへのデ
ータ転送を伴わずにシリアルアクセス・メモリポートに
格納されているデータを外部へ読み出せるようにしたこ
とを特徴としている。
また、半導体チップ上に設けられ試験信号発生手段に接
続された電極と、この電極に接続されたリードとをさら
に備え、外部よりリードに所定の電位が供給されると、
試験信号発生手段が試験信号を発生させるものであって
もよい。
続された電極と、この電極に接続されたリードとをさら
に備え、外部よりリードに所定の電位が供給されると、
試験信号発生手段が試験信号を発生させるものであって
もよい。
さらに、試験信号発生手段に試験信号を発生させるタイ
ミングが、半導体記憶装置の動作モードを規定する複数
の信号のレベルの組み合わせのうち、通常の動作モード
が定義されているもの以外の組み合わせによって規定さ
れるものであってもよい。
ミングが、半導体記憶装置の動作モードを規定する複数
の信号のレベルの組み合わせのうち、通常の動作モード
が定義されているもの以外の組み合わせによって規定さ
れるものであってもよい。
（作用） シリアルアクセス・メモリポートに格納されているデー
タを外部へ読み出す際に、試験信号発生手段により試験
信号が転送ゲートに与えられてゲートが閉じ、ランダム
アクセス・メモリポートからシリアルアクセス・メモリ
ポートへのデータ転送は行われない。これにより、外部
へ読み出されたデータに誤りがあった場合には、シリア
ルアクセス・メモリポートのデータを読み出す際に誤動
作が生じたことが特定され、ランダムアクセス・メモリ
ポートからシリアルアクセス・メモリポートへのデータ
転送における誤動作とは区別することができる。
タを外部へ読み出す際に、試験信号発生手段により試験
信号が転送ゲートに与えられてゲートが閉じ、ランダム
アクセス・メモリポートからシリアルアクセス・メモリ
ポートへのデータ転送は行われない。これにより、外部
へ読み出されたデータに誤りがあった場合には、シリア
ルアクセス・メモリポートのデータを読み出す際に誤動
作が生じたことが特定され、ランダムアクセス・メモリ
ポートからシリアルアクセス・メモリポートへのデータ
転送における誤動作とは区別することができる。
ここで試験信号発生手段が試験信号を発生させるタイミ
ングは、外部よりリードに所定の電位が供給され、この
リードに接続された電極より試験信号発生手段に信号が
与えられることによって規定されてもよく、あるいは動
作モードを規定する複数の信号のレベルの組み合わせの
うち、通常の動作モードが定義されていない組み合わせ
を用いて規定されてもよい。
ングは、外部よりリードに所定の電位が供給され、この
リードに接続された電極より試験信号発生手段に信号が
与えられることによって規定されてもよく、あるいは動
作モードを規定する複数の信号のレベルの組み合わせの
うち、通常の動作モードが定義されていない組み合わせ
を用いて規定されてもよい。
（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。第１図は、本実施例による半導体記憶装置の構成を
示した回路図である。データ転送制御信号として、ロウ
アドレス・ストローブ（▲▼）信号、カラムアド
レス・ストローブ（▲▼）信号、ライト・イネー
ブル（▲▼）信号及びデータ転送（▲▼）信号
がそれぞれデータ転送制御回路11に入力される。従来の
装置では、これらの信号が所定の組み合わせの場合に、
直接データ転送制御回路11からデータ転送制御信号TRG
が出力されていた。
る。第１図は、本実施例による半導体記憶装置の構成を
示した回路図である。データ転送制御信号として、ロウ
アドレス・ストローブ（▲▼）信号、カラムアド
レス・ストローブ（▲▼）信号、ライト・イネー
ブル（▲▼）信号及びデータ転送（▲▼）信号
がそれぞれデータ転送制御回路11に入力される。従来の
装置では、これらの信号が所定の組み合わせの場合に、
直接データ転送制御回路11からデータ転送制御信号TRG
が出力されていた。
これに対し本実施例では、試験論理制御回路12及びAND
回路13がさらに設けられている。この試験論理制御回路
12には、外部より試験時にハイレベルとなる▲▼信
号が入力され、反転された試験（STEST）信号が出力さ
れる。このSTEST信号と、データ転送制御回路11から出
力されるデータ転送制御（TRG′）信号が、AND回路13に
入力される。このAND回路13からデータ転送制御（TRG）
信号が出力され、第５図に示されたデータ転送ゲート52
に入力される。
回路13がさらに設けられている。この試験論理制御回路
12には、外部より試験時にハイレベルとなる▲▼信
号が入力され、反転された試験（STEST）信号が出力さ
れる。このSTEST信号と、データ転送制御回路11から出
力されるデータ転送制御（TRG′）信号が、AND回路13に
入力される。このAND回路13からデータ転送制御（TRG）
信号が出力され、第５図に示されたデータ転送ゲート52
に入力される。
この試験論理制御回路12の具体的な回路構成例を、第２
図に示す。Ｐチャネルトランジスタが二段に接続された
動作閾値調節手段21に▲▼信号が入力され、、その
出力がＰチャネルトランジスタT2とＮチャネルトランジ
スタT3とで構成されたインバータの入力端N1に与えられ
る。入力端N1には、ＮチャネルトランジスタT1のドレイ
ンが接続されており、試験中はゲートにロウレベルの信
号が与えられてオフ状態となっている。そしてＰチャネ
ルトランジスタT2のソースと電源端子との間には、抵抗
としてＰチャネルトランジスタT4が接続されている。
図に示す。Ｐチャネルトランジスタが二段に接続された
動作閾値調節手段21に▲▼信号が入力され、、その
出力がＰチャネルトランジスタT2とＮチャネルトランジ
スタT3とで構成されたインバータの入力端N1に与えられ
る。入力端N1には、ＮチャネルトランジスタT1のドレイ
ンが接続されており、試験中はゲートにロウレベルの信
号が与えられてオフ状態となっている。そしてＰチャネ
ルトランジスタT2のソースと電源端子との間には、抵抗
としてＰチャネルトランジスタT4が接続されている。
インバータの出力端N2は、インバータが二段接続された
増幅器22に接続されており、その出力端N3からSTEST信
号が出力される。このような構成から成る試験論理制御
回路12により、ハイレベルの▲▼信号が反転され
て、ロウレベルのSTEST信号が出力される。
増幅器22に接続されており、その出力端N3からSTEST信
号が出力される。このような構成から成る試験論理制御
回路12により、ハイレベルの▲▼信号が反転され
て、ロウレベルのSTEST信号が出力される。
このロウレベルのSTEST信号はAND回路13に与えられ、ロ
ウレベルのTRG信号が出力されてデータ転送ゲート52に
与えられ、ゲートを閉じさせる。これにより、RAMポー
トからSAMポートへのデータ転送を伴わずに、SAMポート
に格納されているデータを外部へ読み出すことができ
る。従って、読み出したデータに誤りがあった場合には
SAMポートのデータを読み出す過程で誤動作が生じたこ
とになり、RAMポートからSAMポートへデータを転送させ
る際に生じる誤動作とは区別でき、原因を迅速に同定す
ることが可能となる。
ウレベルのTRG信号が出力されてデータ転送ゲート52に
与えられ、ゲートを閉じさせる。これにより、RAMポー
トからSAMポートへのデータ転送を伴わずに、SAMポート
に格納されているデータを外部へ読み出すことができ
る。従って、読み出したデータに誤りがあった場合には
SAMポートのデータを読み出す過程で誤動作が生じたこ
とになり、RAMポートからSAMポートへデータを転送させ
る際に生じる誤動作とは区別でき、原因を迅速に同定す
ることが可能となる。
ここで▲▼信号は、装置外部より第３図に示される
ような経路を経て入力される。半導体チップ30の内部に
試験用に用意した電極33が形成され、半導体チップ30の
外部にパッケージ31により保持されたリード32が設けら
れている。このリード32は、他の電極と接続されていな
い不接続ピン（Non Connection Pin）であり、電極33に
ボンディングワイヤ34により接続されている。試験を行
う際には、リード32に電源電圧Vcc以上の電圧を供給す
ることによって、ハイレベルの▲▼信号が電極33を
経て試験論理制御回路12に入力される。
ような経路を経て入力される。半導体チップ30の内部に
試験用に用意した電極33が形成され、半導体チップ30の
外部にパッケージ31により保持されたリード32が設けら
れている。このリード32は、他の電極と接続されていな
い不接続ピン（Non Connection Pin）であり、電極33に
ボンディングワイヤ34により接続されている。試験を行
う際には、リード32に電源電圧Vcc以上の電圧を供給す
ることによって、ハイレベルの▲▼信号が電極33を
経て試験論理制御回路12に入力される。
本実施例では、試験中であることを示す STEST信号を、装置外部より▲▼信号を与えられて
発生させている。しかし、このような信号を外部より供
給されなくとも、従来から用いられている各動作信号を
新たに組み合わせて規定してもよい。第４図に、電子素
子技術連合評議会（JEDEC）により国際的に規定されて
いる動作信号の真理値表を示す。図中で、既に規定され
ている組み合わせ以外である（１）又は（２）を選び、
この組み合わせが成立した場合に試験を行うことを規定
することも可能である。
発生させている。しかし、このような信号を外部より供
給されなくとも、従来から用いられている各動作信号を
新たに組み合わせて規定してもよい。第４図に、電子素
子技術連合評議会（JEDEC）により国際的に規定されて
いる動作信号の真理値表を示す。図中で、既に規定され
ている組み合わせ以外である（１）又は（２）を選び、
この組み合わせが成立した場合に試験を行うことを規定
することも可能である。
また本実施例の有する手段は、動作不良を検査する段階
で用いられるものであるため、製品として出荷する段階
ではSTEST信号がハイレベルにならないようにしておく
必要がある。本実施例では、第２図に示された試験論理
制御回路におけるＮチャネルトランジスタT1のゲートに
電源電圧Vccを与えておき、オン状態にすることでSTEST
信号のロウレベルを保証している。
で用いられるものであるため、製品として出荷する段階
ではSTEST信号がハイレベルにならないようにしておく
必要がある。本実施例では、第２図に示された試験論理
制御回路におけるＮチャネルトランジスタT1のゲートに
電源電圧Vccを与えておき、オン状態にすることでSTEST
信号のロウレベルを保証している。
また本発明は応用が可能であり、第５図を用いて他の実
施例による半導体記憶装置について説明する。この装置
では、RAMポートセルアレイ73がセルアレイ73a及び73b
に二分割されている。同様に、SAMポートデータレジス
タ71がデータレジスタ71a及び71bに分割されている。セ
ルアレイ73aとデータレジスタ71aとの間のデータ転送は
データ転送ゲート72aによって制御され、セルアレイ73b
とデータレジスタ71bとの間ではデータ転送ゲート72bに
よって制御される。このように、RAMポートとSAMポート
とが二分割されており、スプリット転送が可能となって
いる。
施例による半導体記憶装置について説明する。この装置
では、RAMポートセルアレイ73がセルアレイ73a及び73b
に二分割されている。同様に、SAMポートデータレジス
タ71がデータレジスタ71a及び71bに分割されている。セ
ルアレイ73aとデータレジスタ71aとの間のデータ転送は
データ転送ゲート72aによって制御され、セルアレイ73b
とデータレジスタ71bとの間ではデータ転送ゲート72bに
よって制御される。このように、RAMポートとSAMポート
とが二分割されており、スプリット転送が可能となって
いる。
データ転送ゲート72a及び72bにはデータ転送制御信号と
して、TRGa信号及びTRGb信号がそれぞれ入力される。こ
のTRGa信号及びTRGb信号はそれぞれ独立した関係にあ
る。即ち、第１図に示された回路を二組有し、外部より
二種類の▲▼信号及び▲▼信号がそれぞれ
に入力されて、TRGa信号とTRGb信号とが独自に生成され
る。これにより、例えば一方のデータレジスタ71aに格
納されているデータを外部に読み出すときには、データ
転送ゲート72aのみを閉じて、セルアレイ73aからデータ
レジスタ71aへデータが転送されないようにすることに
よって、誤動作の原因を迅速に突き止めることが可能と
なる。
して、TRGa信号及びTRGb信号がそれぞれ入力される。こ
のTRGa信号及びTRGb信号はそれぞれ独立した関係にあ
る。即ち、第１図に示された回路を二組有し、外部より
二種類の▲▼信号及び▲▼信号がそれぞれ
に入力されて、TRGa信号とTRGb信号とが独自に生成され
る。これにより、例えば一方のデータレジスタ71aに格
納されているデータを外部に読み出すときには、データ
転送ゲート72aのみを閉じて、セルアレイ73aからデータ
レジスタ71aへデータが転送されないようにすることに
よって、誤動作の原因を迅速に突き止めることが可能と
なる。
以上説明したように本発明によれば、RAMポートとSAMポ
ート間における動作不良を試験する際に、試験信号発生
手段により試験信号が転送ゲートに与えられてゲートが
閉じ、RAMポートからSAMポートへのデータ転送を伴うこ
となく、SAMポートに格納されているデータを外部へ読
み出すことができるため、誤動作の原因の特定が容易で
効率良く解析することができ、TATを向上させコスト低
減を達成することが可能である。
ート間における動作不良を試験する際に、試験信号発生
手段により試験信号が転送ゲートに与えられてゲートが
閉じ、RAMポートからSAMポートへのデータ転送を伴うこ
となく、SAMポートに格納されているデータを外部へ読
み出すことができるため、誤動作の原因の特定が容易で
効率良く解析することができ、TATを向上させコスト低
減を達成することが可能である。
第１図は本発明の一実施例による半導体記憶装置の構成
を示した回路図、第２図は同装置における試験論理制御
回路の構成を示した回路図、第３図は同装置における▲
▼信号が装置外部より入力される経路を示した回路
図、第４図はJEDECにより規定された動作真理値の組み
合わせを示した説明図、第５図は本発明の他の実施例に
よる半導体記憶装置の構成を示した回路図、第６図は本
発明の一実施例による半導体記憶装置を適用することが
可能なマルチポート・メモリの概略構成を示したブロッ
ク図、第７図は従来のマルチポート・メモリにおけるSA
Mポート側の構成要素を示したブロック図である。 11……データ転送制御回路、12……試験論理制御回路、
13……AND回路、21……動作閾値調節手段、22……イン
バータ、30……半導体チップ、31……パッケージ、32…
…リード、33……電極、34……ボンディングワイヤ、5
1,71……SAMポートデータレジスタ、52,72……データ転
送ゲート、53,73……RAMポートセルアレイ、T1,T3……
Ｎチャネルトランジスタ、T2,T4……Ｐチャネルトラン
ジスタ。
を示した回路図、第２図は同装置における試験論理制御
回路の構成を示した回路図、第３図は同装置における▲
▼信号が装置外部より入力される経路を示した回路
図、第４図はJEDECにより規定された動作真理値の組み
合わせを示した説明図、第５図は本発明の他の実施例に
よる半導体記憶装置の構成を示した回路図、第６図は本
発明の一実施例による半導体記憶装置を適用することが
可能なマルチポート・メモリの概略構成を示したブロッ
ク図、第７図は従来のマルチポート・メモリにおけるSA
Mポート側の構成要素を示したブロック図である。 11……データ転送制御回路、12……試験論理制御回路、
13……AND回路、21……動作閾値調節手段、22……イン
バータ、30……半導体チップ、31……パッケージ、32…
…リード、33……電極、34……ボンディングワイヤ、5
1,71……SAMポートデータレジスタ、52,72……データ転
送ゲート、53,73……RAMポートセルアレイ、T1,T3……
Ｎチャネルトランジスタ、T2,T4……Ｐチャネルトラン
ジスタ。
Claims (3)
- 【請求項１】マトリクス状にメモリセルが配列されたラ
ンダムアクセス・メモリポートと、このランダムアクセ
ス・メモリポートの列方向にシリアルデータ・レジスタ
が配列されたシリアルアクセス・メモリポートとを同一
半導体チップ上に備えた半導体記憶装置において、 前記シリアルアクセス・メモリポートに格納されている
データを外部へ読み出す際に、前記ランダムアクセス・
メモリポートと前記シリアルアクセス・メモリポートと
の間に設けられたデータ転送ゲートに試験信号を与えて
ゲートを閉じさせる試験信号発生手段をさらに備え、前
記ランダムアクセス・メモリポートから前記シリアルア
クセス・メモリポートへのデータ転送を伴わずに前記シ
リアルアクセス・メモリポートに格納されているデータ
を外部へ読み出せるようにしたことを特徴とする半導体
記憶装置。 - 【請求項２】前記半導体チップ上に設けられ前記試験信
号発生手段に接続された電極と、この電極に接続された
リードとをさらに備え、外部より前記リードに所定の電
位が供給されると、前記試験信号発生手段が前記試験信
号を発生させることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】前記試験信号発生手段に前記試験信号を発
生させるタイミングが、前記半導体記憶装置の動作モー
ドを規定する複数の信号のレベルの組み合わせのうち、
通常の動作モードが定義されているもの以外の組み合わ
せによって規定されることを特徴とする請求項１記載の
半導体記憶装置。
Priority Applications (4)
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| EP91109340A EP0460692B1 (en) | 1990-06-08 | 1991-06-07 | Semiconductor memory with failure handling circuit |
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Applications Claiming Priority (2)
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|---|---|---|---|
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Family Applications (2)
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Family Applications Before (1)
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|---|---|---|---|
| JP1023017A Pending JPH02206342A (ja) | 1990-06-08 | 1989-02-01 | ロータ体の製造方法 |
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