JPH06259997A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06259997A JPH06259997A JP5045085A JP4508593A JPH06259997A JP H06259997 A JPH06259997 A JP H06259997A JP 5045085 A JP5045085 A JP 5045085A JP 4508593 A JP4508593 A JP 4508593A JP H06259997 A JPH06259997 A JP H06259997A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体記憶装置においてテスト時間の短縮を計
り、低電源電圧の下でのデータ誤書き込みを防止するこ
とを目的とする。 【構成】外部入力データを基準電位と比較することによ
って検出するデータ検出手段と、上記データ検出手段で
検出されたデータを保持するデータ保持手段とからなる
外部入力データ取り込み回路10を複数備えた半導体記憶
装置において、１つの外部入力データ取り込み回路10Ａ
のデータ検出手段で検出されたデータをその外部入力デ
ータ取り込み回路を含む複数の外部入力データ取り込み
回路10Ａ、10Ｂのデータ保持手段で保持するように構成
したことを特徴とする。
り、低電源電圧の下でのデータ誤書き込みを防止するこ
とを目的とする。 【構成】外部入力データを基準電位と比較することによ
って検出するデータ検出手段と、上記データ検出手段で
検出されたデータを保持するデータ保持手段とからなる
外部入力データ取り込み回路10を複数備えた半導体記憶
装置において、１つの外部入力データ取り込み回路10Ａ
のデータ検出手段で検出されたデータをその外部入力デ
ータ取り込み回路を含む複数の外部入力データ取り込み
回路10Ａ、10Ｂのデータ保持手段で保持するように構成
したことを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明はＤＲＡＭ等の半導体記
憶装置に係り、特にテストのための外部データを内部に
取り込む外部入力データ取り込み回路が設けられた半導
体記憶装置に関する。
憶装置に係り、特にテストのための外部データを内部に
取り込む外部入力データ取り込み回路が設けられた半導
体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置、特にＤＲＡＭ（ダイナ
ミック・ランダム・アクセス・メモリ）の分野では、大
容量、高集積化に伴い、多種多様な製品が生産されてい
る。その流れの一つとして、汎用品としてのＤＲＡＭで
は、従来、×１ビットもしくは×４ビット品が主流をな
している。しかし、アクセスタイム（サイクルタイム）
が頭打ちになっている現在、データの大量処理のため各
種多ビット品が必要とされている。このような状況の中
で、テスト時間の短縮及び簡略化を進めることが必要で
ある。
ミック・ランダム・アクセス・メモリ）の分野では、大
容量、高集積化に伴い、多種多様な製品が生産されてい
る。その流れの一つとして、汎用品としてのＤＲＡＭで
は、従来、×１ビットもしくは×４ビット品が主流をな
している。しかし、アクセスタイム（サイクルタイム）
が頭打ちになっている現在、データの大量処理のため各
種多ビット品が必要とされている。このような状況の中
で、テスト時間の短縮及び簡略化を進めることが必要で
ある。
【０００３】多ビット品の一例として、従来の×４ビッ
ト品の外部入力データ取り込み回路（データ入力バッフ
ァ）付近の構成を図６に示す。図において、10はそれぞ
れ外部入力データ取り込み回路（ＤＩＢ１〜ＤＩＢ４）
（以下、データ入力バッファと称する）である。これら
４個のデータ入力バッファ10は全て同様に構成されてお
り、それぞれテストモードの時には外部データを取り込
んでメモリセルアレイ11に供給し、通常の動作モードの
時にはメモリセルアレイ11との間で書き込み及び読み出
し用のデータの授受を行う。
ト品の外部入力データ取り込み回路（データ入力バッフ
ァ）付近の構成を図６に示す。図において、10はそれぞ
れ外部入力データ取り込み回路（ＤＩＢ１〜ＤＩＢ４）
（以下、データ入力バッファと称する）である。これら
４個のデータ入力バッファ10は全て同様に構成されてお
り、それぞれテストモードの時には外部データを取り込
んでメモリセルアレイ11に供給し、通常の動作モードの
時にはメモリセルアレイ11との間で書き込み及び読み出
し用のデータの授受を行う。
【０００４】上記メモリセルアレイ11は複数のＤＲＡＭ
メモリセルからなり、テストモード時に、上記各データ
入力バッファ10に取り込まれ、書き込まれたデータがそ
の後に読み出され、書き込み前のデータと比較されるこ
とによりメモリセルの良否判定等のテストが行われる。
メモリセルからなり、テストモード時に、上記各データ
入力バッファ10に取り込まれ、書き込まれたデータがそ
の後に読み出され、書き込み前のデータと比較されるこ
とによりメモリセルの良否判定等のテストが行われる。
【０００５】図７は上記図６中のデータ入力バッファ10
の詳細な構成を示している。図中、21はデータの検出を
行うバランス型フリップフロップ回路である。このフリ
ップフロップ回路21はそれぞれＰチャネル及びＮチャネ
ルＭＯＳトランジスタからなる２個のインバータ22、23
の入出力端子間を逆並列接続して構成され、制御信号Ｂ
ＷＬＣＴによって活性化制御される。そして、両インバ
ータ23、22の入力端子は一対の入力ノード24、25に接続
されている。
の詳細な構成を示している。図中、21はデータの検出を
行うバランス型フリップフロップ回路である。このフリ
ップフロップ回路21はそれぞれＰチャネル及びＮチャネ
ルＭＯＳトランジスタからなる２個のインバータ22、23
の入出力端子間を逆並列接続して構成され、制御信号Ｂ
ＷＬＣＴによって活性化制御される。そして、両インバ
ータ23、22の入力端子は一対の入力ノード24、25に接続
されている。
【０００６】上記フリップフロップ回路21の一方の入力
ノード24と電源電位との間には、ゲートが接地電位に接
続されたＰチャネルＭＯＳトランジスタ26が挿入されて
いる。また上記ノード24と接地電位との間には、ゲート
に制御信号ＷＡＣＰが供給されるＮチャネルＭＯＳトラ
ンジスタ27が挿入されている。さらに上記ノード24と接
地電位との間には上記ＮチャネルＭＯＳトランジスタ27
に対して直列にＮチャネルＭＯＳトランジスタ28が挿入
されている。
ノード24と電源電位との間には、ゲートが接地電位に接
続されたＰチャネルＭＯＳトランジスタ26が挿入されて
いる。また上記ノード24と接地電位との間には、ゲート
に制御信号ＷＡＣＰが供給されるＮチャネルＭＯＳトラ
ンジスタ27が挿入されている。さらに上記ノード24と接
地電位との間には上記ＮチャネルＭＯＳトランジスタ27
に対して直列にＮチャネルＭＯＳトランジスタ28が挿入
されている。
【０００７】29はゲートに制御信号ＴＥＳＴが供給さ
れ、テストモード時に外部データＤＩＮの選択を行うＮ
チャネルＭＯＳトランジスタであり、30はゲートに制御
信号ＢＴＥＳＴ（信号ＢＴＥＳＴは信号ＴＥＳＴの反転
信号の意）が供給され、通常の動作モード時に書き込み
／読み出しデータＩ／Ｏの選択を行うＮチャネルＭＯＳ
トランジスタである。上記両ＮチャネルＭＯＳトランジ
スタ29、30の各一端は共通に接続され、この共通接続ノ
ードは、ゲートに制御信号ＢＷＨＬＤが供給されるＮチ
ャネルＭＯＳトランジスタ31を介して上記ＮチャネルＭ
ＯＳトランジスタ28のゲートに接続されている。
れ、テストモード時に外部データＤＩＮの選択を行うＮ
チャネルＭＯＳトランジスタであり、30はゲートに制御
信号ＢＴＥＳＴ（信号ＢＴＥＳＴは信号ＴＥＳＴの反転
信号の意）が供給され、通常の動作モード時に書き込み
／読み出しデータＩ／Ｏの選択を行うＮチャネルＭＯＳ
トランジスタである。上記両ＮチャネルＭＯＳトランジ
スタ29、30の各一端は共通に接続され、この共通接続ノ
ードは、ゲートに制御信号ＢＷＨＬＤが供給されるＮチ
ャネルＭＯＳトランジスタ31を介して上記ＮチャネルＭ
ＯＳトランジスタ28のゲートに接続されている。
【０００８】上記フリップフロップ回路21の他方の入力
ノード25と電源電位との間にはゲートが接地電位に接続
されたＰチャネルＭＯＳトランジスタ32が挿入されてい
る。また、上記ノード25と接地電位との間にはゲートに
制御信号ＷＡＣＰが供給されるＮチャネルＭＯＳトラン
ジスタ33が挿入される。また、上記ノード25と接地電位
との間には上記ＮチャネルＭＯＳトランジスタ33に対し
てＮチャネルＭＯＳトランジスタ34が直列に挿入されて
いる。
ノード25と電源電位との間にはゲートが接地電位に接続
されたＰチャネルＭＯＳトランジスタ32が挿入されてい
る。また、上記ノード25と接地電位との間にはゲートに
制御信号ＷＡＣＰが供給されるＮチャネルＭＯＳトラン
ジスタ33が挿入される。また、上記ノード25と接地電位
との間には上記ＮチャネルＭＯＳトランジスタ33に対し
てＮチャネルＭＯＳトランジスタ34が直列に挿入されて
いる。
【０００９】35はゲートに制御信号ＢＷＨＬＤが供給さ
れ、一端に基準電位ＶＲＥＦが供給されたＮチャネルＭ
ＯＳトランジスタであり、このＭＯＳトランジスタ35の
他端は上記ＮチャネルＭＯＳトランジスタ34のゲートに
接続されている。
れ、一端に基準電位ＶＲＥＦが供給されたＮチャネルＭ
ＯＳトランジスタであり、このＭＯＳトランジスタ35の
他端は上記ＮチャネルＭＯＳトランジスタ34のゲートに
接続されている。
【００１０】上記フリップフロップ回路21の一方及び他
方の入力ノード24、25は、ゲートに制御信号ＢＷＴＲＳ
が供給されるデータ転送用のＮチャネルＭＯＳトランジ
スタ36、37それぞれを介してノード38、39に接続されて
いる。
方の入力ノード24、25は、ゲートに制御信号ＢＷＴＲＳ
が供給されるデータ転送用のＮチャネルＭＯＳトランジ
スタ36、37それぞれを介してノード38、39に接続されて
いる。
【００１１】上記両ノード38、39にはラッチ回路40、41
が接続されている。この両ラッチ回路40、41は同様に構
成されており、それぞれ入出力端子が逆並列接続された
２個のインバータ42、43からなり、両ラッチ回路40、41
の出力ノード44、45はそれぞれ図６中のメモリセルアレ
イ11に接続されている。また、上記出力ノード44、45と
接地電位との間にはＮチャネルＭＯＳトランジスタ46、
47が接続されており、それぞれのゲートはそれが接続さ
れている側とは反対側の出力ノードに接続されている。
図８は上記図７のデータ入力バッファの動作の一例を示
すタイミングチャートである。以下、この図８を用いて
データ入力バッファの動作を説明する。
が接続されている。この両ラッチ回路40、41は同様に構
成されており、それぞれ入出力端子が逆並列接続された
２個のインバータ42、43からなり、両ラッチ回路40、41
の出力ノード44、45はそれぞれ図６中のメモリセルアレ
イ11に接続されている。また、上記出力ノード44、45と
接地電位との間にはＮチャネルＭＯＳトランジスタ46、
47が接続されており、それぞれのゲートはそれが接続さ
れている側とは反対側の出力ノードに接続されている。
図８は上記図７のデータ入力バッファの動作の一例を示
すタイミングチャートである。以下、この図８を用いて
データ入力バッファの動作を説明する。
【００１２】テストモード時では、電源投入時、制御信
号ＴＥＳＴは“Ｈ”レベル（一般には＋５Ｖの電源電
位）、制御信号ＢＴＥＳＴは“Ｌ”レベル（一般には０
Ｖの接地電位）となり、ＮチャネルＭＯＳトランジスタ
29がオンすることによって入力データの取り込み口は外
部データＤＩＮとなる。
号ＴＥＳＴは“Ｈ”レベル（一般には＋５Ｖの電源電
位）、制御信号ＢＴＥＳＴは“Ｌ”レベル（一般には０
Ｖの接地電位）となり、ＮチャネルＭＯＳトランジスタ
29がオンすることによって入力データの取り込み口は外
部データＤＩＮとなる。
【００１３】ＤＲＡＭの書き込み動作が始まると、制御
信号ＢＷＨＬＤが“Ｌ”レベルになり、ＮチャネルＭＯ
Ｓトランジスタ31、35がオフしてＤＩＮ及びＶＲＥＦが
ＮチャネルＭＯＳトランジスタ28、34のゲートに閉じ込
められる。このとき、制御信号ＷＡＣＰが“Ｈ”レベル
になり、ＮチャネルＭＯＳトランジスタ27、33がオンし
てＤＩＮ及びＶＲＥＦに応じた電位がフリップフロップ
回路21の入力ノード24、25に与えられる。その後、制御
信号ＢＷＬＴＣが“Ｌ”レベルになることによりフリッ
プフロップ回路21が動作し、ＤＩＮ及びＶＲＥＦに応じ
た電位がフリップフロップ回路21によって比較され、ノ
ード24、25の電位差が拡大される。上記両ノード24、25
の信号はそれぞれＮチャネルＭＯＳトランジスタ36、37
を介してノード38、39に伝達される。
信号ＢＷＨＬＤが“Ｌ”レベルになり、ＮチャネルＭＯ
Ｓトランジスタ31、35がオフしてＤＩＮ及びＶＲＥＦが
ＮチャネルＭＯＳトランジスタ28、34のゲートに閉じ込
められる。このとき、制御信号ＷＡＣＰが“Ｈ”レベル
になり、ＮチャネルＭＯＳトランジスタ27、33がオンし
てＤＩＮ及びＶＲＥＦに応じた電位がフリップフロップ
回路21の入力ノード24、25に与えられる。その後、制御
信号ＢＷＬＴＣが“Ｌ”レベルになることによりフリッ
プフロップ回路21が動作し、ＤＩＮ及びＶＲＥＦに応じ
た電位がフリップフロップ回路21によって比較され、ノ
ード24、25の電位差が拡大される。上記両ノード24、25
の信号はそれぞれＮチャネルＭＯＳトランジスタ36、37
を介してノード38、39に伝達される。
【００１４】その後、制御信号ＢＷＴＲＳが“Ｌ”レベ
ルになり、ＮチャネルＭＯＳトランジスタ36、37がオフ
すると、ノード38、39の信号がラッチ回路40、41により
ラッチされ、そのラッチデータがノード44、45に出力さ
れる。その後、制御信号ＢＷＬＴＣが“Ｈ”レベルにな
り、フリップフロップ回路21における電位比較動作が終
了する。そして、ラッチ回路40、41によりラッチされた
データが、外部アドレスに従って、メモリセルアレイ11
内の所定のメモリセルに書き込まれる。
ルになり、ＮチャネルＭＯＳトランジスタ36、37がオフ
すると、ノード38、39の信号がラッチ回路40、41により
ラッチされ、そのラッチデータがノード44、45に出力さ
れる。その後、制御信号ＢＷＬＴＣが“Ｈ”レベルにな
り、フリップフロップ回路21における電位比較動作が終
了する。そして、ラッチ回路40、41によりラッチされた
データが、外部アドレスに従って、メモリセルアレイ11
内の所定のメモリセルに書き込まれる。
【００１５】ところで、×４ビット構成のように少ない
ビット数の多ビット品において、テストモード時に、通
常動作モード時と同じようにデータを書き込む場合、×
１ビット構成と同じ回路構成のデータ入力バッファをビ
ット数分設け、１ビット毎にデータを独立に書き込む際
に問題は生じない。また、テストの簡略化等の要求か
ら、一つのＩ／Ｏ（ＤＩＮ）から全てのデータ入力バッ
ファに共通のデータを書き込むような場合でも、上記の
ように×４ビット構成のように少ないビット数の多ビッ
ト品では問題は生じない。しかし、これ以上の多ビット
品になると、入力容量の増大が非常に問題になってく
る。すなわち、一つの外部データ入力パッドに多数のデ
ータ入力バッファのＤＩＮの端子が接続されるため、こ
のパッドに対する入力容量が増大する。そして、この入
力容量の増大は書き込みデータの設定時間を長くし、テ
スト時間の増大をもたらす。
ビット数の多ビット品において、テストモード時に、通
常動作モード時と同じようにデータを書き込む場合、×
１ビット構成と同じ回路構成のデータ入力バッファをビ
ット数分設け、１ビット毎にデータを独立に書き込む際
に問題は生じない。また、テストの簡略化等の要求か
ら、一つのＩ／Ｏ（ＤＩＮ）から全てのデータ入力バッ
ファに共通のデータを書き込むような場合でも、上記の
ように×４ビット構成のように少ないビット数の多ビッ
ト品では問題は生じない。しかし、これ以上の多ビット
品になると、入力容量の増大が非常に問題になってく
る。すなわち、一つの外部データ入力パッドに多数のデ
ータ入力バッファのＤＩＮの端子が接続されるため、こ
のパッドに対する入力容量が増大する。そして、この入
力容量の増大は書き込みデータの設定時間を長くし、テ
スト時間の増大をもたらす。
【００１６】また、低電圧品例えば、電源電圧３．３Ｖ
版が今後主流を成してくることが考えられる。しかし、
従来ではテストモード時の入力切替のためにＮチャネル
ＭＯＳトランジスタ29、30が設けられているため、通常
のデータ書き込み時の場合にデータを２個のＮチャネル
ＭＯＳトランジスタ30、31を介してＮチャネルＭＯＳト
ランジスタ28のゲートに転送しなければならない。そし
て電源電圧３．３Ｖ版等の低電圧品では、上記両ＭＯＳ
トランジスタ30、31が十分にオンするようなゲート電位
が与えられず、書き込みデータの電位は２個のＮチャネ
ルＭＯＳトランジスタの閾値電圧分だけ低下する可能性
がある。しかし、これと比較される基準電位ＶＲＥＦは
１個のＮチャネルＭＯＳトランジスタ35のみを介してＮ
チャネルＭＯＳトランジスタ34のゲートに転送されるた
め、この基準電位ＶＲＥＦは１個のＮチャネルＭＯＳト
ランジスタの閾値電圧分だけしか低下しない。従って、
条件によってはメモリセルアレイに正規のデータとは逆
のデータが書き込まれる可能性が生じる。
版が今後主流を成してくることが考えられる。しかし、
従来ではテストモード時の入力切替のためにＮチャネル
ＭＯＳトランジスタ29、30が設けられているため、通常
のデータ書き込み時の場合にデータを２個のＮチャネル
ＭＯＳトランジスタ30、31を介してＮチャネルＭＯＳト
ランジスタ28のゲートに転送しなければならない。そし
て電源電圧３．３Ｖ版等の低電圧品では、上記両ＭＯＳ
トランジスタ30、31が十分にオンするようなゲート電位
が与えられず、書き込みデータの電位は２個のＮチャネ
ルＭＯＳトランジスタの閾値電圧分だけ低下する可能性
がある。しかし、これと比較される基準電位ＶＲＥＦは
１個のＮチャネルＭＯＳトランジスタ35のみを介してＮ
チャネルＭＯＳトランジスタ34のゲートに転送されるた
め、この基準電位ＶＲＥＦは１個のＮチャネルＭＯＳト
ランジスタの閾値電圧分だけしか低下しない。従って、
条件によってはメモリセルアレイに正規のデータとは逆
のデータが書き込まれる可能性が生じる。
【００１７】
【発明が解決しようとする課題】このように外部入力デ
ータ取り込み回路が設けられた従来の半導体記憶装置で
はテスト時間が増大するという欠点があり、また低電源
電圧の下でデータの誤書き込みが生じるという欠点があ
る。この発明は上記のような事情を考慮してなされたも
のであり、第１の目的はテスト時間の短縮を計ることが
できる半導体記憶装置を提供することにある。また、こ
の発明の第２の目的は低電源電圧の下でのデータ誤書き
込みを防止することができる半導体記憶装置を提供する
ことにある。
ータ取り込み回路が設けられた従来の半導体記憶装置で
はテスト時間が増大するという欠点があり、また低電源
電圧の下でデータの誤書き込みが生じるという欠点があ
る。この発明は上記のような事情を考慮してなされたも
のであり、第１の目的はテスト時間の短縮を計ることが
できる半導体記憶装置を提供することにある。また、こ
の発明の第２の目的は低電源電圧の下でのデータ誤書き
込みを防止することができる半導体記憶装置を提供する
ことにある。
【００１８】
【課題を解決するための手段】この発明の半導体記憶装
置は、それぞれ外部入力データを基準電位と比較するこ
とによって検出する複数のデータ検出手段と、上記複数
の各データ検出手段で検出されたデータがそれぞれ転送
され、これら各データを保持する複数のデータ保持手段
と、上記複数のデータ保持手段のうち特定のデータ保持
手段で保持されたデータを制御信号に応じて出力する保
持データ出力手段と、上記複数のデータ保持手段のうち
上記特定のデータ保持手段以外の各データ保持手段のデ
ータを上記保持データ出力手段の出力に応じて設定する
データ設定手段とを具備したことを特徴とする。
置は、それぞれ外部入力データを基準電位と比較するこ
とによって検出する複数のデータ検出手段と、上記複数
の各データ検出手段で検出されたデータがそれぞれ転送
され、これら各データを保持する複数のデータ保持手段
と、上記複数のデータ保持手段のうち特定のデータ保持
手段で保持されたデータを制御信号に応じて出力する保
持データ出力手段と、上記複数のデータ保持手段のうち
上記特定のデータ保持手段以外の各データ保持手段のデ
ータを上記保持データ出力手段の出力に応じて設定する
データ設定手段とを具備したことを特徴とする。
【００１９】
【作用】特定のデータ保持手段で保持されたデータが他
のデータ保持手段に供給され、この供給データに応じて
特定のデータ保持手段以外の他のデータ保持手段におけ
るデータが設定される。これにより、同一データを全て
のデータ保持手段で保持させる際に、外部入力データは
特定のデータ保持手段にのみ供給すればよい。
のデータ保持手段に供給され、この供給データに応じて
特定のデータ保持手段以外の他のデータ保持手段におけ
るデータが設定される。これにより、同一データを全て
のデータ保持手段で保持させる際に、外部入力データは
特定のデータ保持手段にのみ供給すればよい。
【００２０】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００２１】図１はこの発明に係る半導体記憶装置の第
１の実施例であるＤＲＡＭの構成を示すブロック図であ
る。この実施例のＤＲＡＭでは複数個の外部入力データ
取り込み回路（ＤＩＢ：データ入力バッファ）が設けら
れており、これら複数個のデータ入力バッファはさらに
特定の１個のデータ入力バッファ10Ａと残りのデータ入
力バッファ10Ｂとからなる２種類のもので構成されてい
る。
１の実施例であるＤＲＡＭの構成を示すブロック図であ
る。この実施例のＤＲＡＭでは複数個の外部入力データ
取り込み回路（ＤＩＢ：データ入力バッファ）が設けら
れており、これら複数個のデータ入力バッファはさらに
特定の１個のデータ入力バッファ10Ａと残りのデータ入
力バッファ10Ｂとからなる２種類のもので構成されてい
る。
【００２２】上記１個のデータ入力バッファ10Ａは、テ
ストモード時に外部データを取り込んでメモリセルアレ
イ11に供給し、通常の動作モード時にはメモリセルアレ
イ11との間で書き込み及び読み出し用のデータの授受を
行う。また、残りのデータ入力バッファ10Ｂにはそれぞ
れテストモード時に上記データ入力バッファ10Ａに取り
込まれたデータが共通に供給され、各データ入力バッフ
ァ10Ｂはそれぞれこのデータを保持して上記メモリセル
アレイ11に供給すると共に通常の動作モード時にはデー
タ入力バッファ10Ａの場合と同様にメモリセルアレイ11
との間で書き込み及び読み出し用のデータの授受を行
う。
ストモード時に外部データを取り込んでメモリセルアレ
イ11に供給し、通常の動作モード時にはメモリセルアレ
イ11との間で書き込み及び読み出し用のデータの授受を
行う。また、残りのデータ入力バッファ10Ｂにはそれぞ
れテストモード時に上記データ入力バッファ10Ａに取り
込まれたデータが共通に供給され、各データ入力バッフ
ァ10Ｂはそれぞれこのデータを保持して上記メモリセル
アレイ11に供給すると共に通常の動作モード時にはデー
タ入力バッファ10Ａの場合と同様にメモリセルアレイ11
との間で書き込み及び読み出し用のデータの授受を行
う。
【００２３】上記メモリセルアレイ11は複数のＤＲＡＭ
メモリセルからなり、テストモード時に、上記データ入
力バッファ10Ａ、10Ｂにそれぞれ取り込まれ、書き込ま
れたデータがその後に読み出され、書き込み前のデータ
と比較されることによりメモリセルの良否判定等のテス
トが行われる。
メモリセルからなり、テストモード時に、上記データ入
力バッファ10Ａ、10Ｂにそれぞれ取り込まれ、書き込ま
れたデータがその後に読み出され、書き込み前のデータ
と比較されることによりメモリセルの良否判定等のテス
トが行われる。
【００２４】図２は上記図１中の一方のデータ入力バッ
ファ10Ａの詳細な構成を示している。なお、前記図７に
示す従来のデータ入力バッファと対応する箇所には同じ
符号を付してその説明は省略し、従来と異なる点につい
てのみ説明する。
ファ10Ａの詳細な構成を示している。なお、前記図７に
示す従来のデータ入力バッファと対応する箇所には同じ
符号を付してその説明は省略し、従来と異なる点につい
てのみ説明する。
【００２５】このデータ入力バッファ10Ａでは、前記Ｍ
ＯＳトランジスタ29、30が省略され、前記ＮチャネルＭ
ＯＳトランジスタ31の一端が書き込み／読み出しデータ
Ｉ／Ｏの端子に直接に接続されている。
ＯＳトランジスタ29、30が省略され、前記ＮチャネルＭ
ＯＳトランジスタ31の一端が書き込み／読み出しデータ
Ｉ／Ｏの端子に直接に接続されている。
【００２６】また、前記ラッチ回路40、41の出力ノード
44、45には保持データ出力回路48、49が接続されてい
る。上記両保持データ出力回路48、49は同様に構成され
ており、それぞれラッチ回路40、41の出力ノード44、45
の信号及び制御信号ＴＥＳＴが供給されるＮＡＮＤゲー
ト回路50と、このＮＡＮＤゲート回路50の出力を反転す
るインバータ51とから構成されている。そして、上記保
持データ出力回路48、49の出力信号ＴＤ、ＢＴＤは図１
中の他方の各データ入力バッファ10Ｂに並列に供給され
る。
44、45には保持データ出力回路48、49が接続されてい
る。上記両保持データ出力回路48、49は同様に構成され
ており、それぞれラッチ回路40、41の出力ノード44、45
の信号及び制御信号ＴＥＳＴが供給されるＮＡＮＤゲー
ト回路50と、このＮＡＮＤゲート回路50の出力を反転す
るインバータ51とから構成されている。そして、上記保
持データ出力回路48、49の出力信号ＴＤ、ＢＴＤは図１
中の他方の各データ入力バッファ10Ｂに並列に供給され
る。
【００２７】図３は上記図１中の他方のデータ入力バッ
ファ10Ｂの詳細な構成を示している。なお、この場合も
前記図７に示す従来のデータ入力バッファと対応する箇
所には同じ符号を付してその説明は省略し、従来と異な
る点についてのみ説明する。
ファ10Ｂの詳細な構成を示している。なお、この場合も
前記図７に示す従来のデータ入力バッファと対応する箇
所には同じ符号を付してその説明は省略し、従来と異な
る点についてのみ説明する。
【００２８】このデータ入力バッファ10Ｂの場合も、前
記ＭＯＳトランジスタ29、30が省略され、前記Ｎチャネ
ルＭＯＳトランジスタ31の一端が書き込み／読み出しデ
ータＩ／Ｏの端子に直接に接続されている。
記ＭＯＳトランジスタ29、30が省略され、前記Ｎチャネ
ルＭＯＳトランジスタ31の一端が書き込み／読み出しデ
ータＩ／Ｏの端子に直接に接続されている。
【００２９】また、前記ラッチ回路40、41の各入力ノー
ド38、39と接地電位との間にはラッチデータ設定用のＮ
チャネルＭＯＳトランジスタ52、53が接続されている。
そして、ラッチ回路40側に設けられたＮチャネルＭＯＳ
トランジスタ52のゲートには前記データ入力バッファ10
Ａの出力信号ＴＤが供給され、ラッチ回路41側に設けら
れたＮチャネルＭＯＳトランジスタ53のゲートには前記
データ入力バッファ10Ａの出力信号ＢＴＤが供給され
る。
ド38、39と接地電位との間にはラッチデータ設定用のＮ
チャネルＭＯＳトランジスタ52、53が接続されている。
そして、ラッチ回路40側に設けられたＮチャネルＭＯＳ
トランジスタ52のゲートには前記データ入力バッファ10
Ａの出力信号ＴＤが供給され、ラッチ回路41側に設けら
れたＮチャネルＭＯＳトランジスタ53のゲートには前記
データ入力バッファ10Ａの出力信号ＢＴＤが供給され
る。
【００３０】次に上記実施例のＤＲＡＭにおけるテスト
モード時の動作を図４のタイミングチャートを用いて説
明する。このテストモード時に電源電圧を投入すると、
制御信号ＴＥＳＴは“Ｈ”レベルになり、基準電位ＶＲ
ＥＦは約１．６Ｖに設定される。この時、データ入力バ
ッファ10ＡのＩ／Ｏの端子にのみ外部データ入力パッド
を接続して外部データの書き込みを行う。いま、外部デ
ータとして例えば“１”が書き込まれるとする。この
時、データ入力バッファ10ＢのＩ／Ｏの端子は全て外部
データ入力パッドには接続されず、それぞれフローティ
ング状態にされる。つまり、データ入力バッファ10Ａの
みが正しい外部データを取り込むことになる。
モード時の動作を図４のタイミングチャートを用いて説
明する。このテストモード時に電源電圧を投入すると、
制御信号ＴＥＳＴは“Ｈ”レベルになり、基準電位ＶＲ
ＥＦは約１．６Ｖに設定される。この時、データ入力バ
ッファ10ＡのＩ／Ｏの端子にのみ外部データ入力パッド
を接続して外部データの書き込みを行う。いま、外部デ
ータとして例えば“１”が書き込まれるとする。この
時、データ入力バッファ10ＢのＩ／Ｏの端子は全て外部
データ入力パッドには接続されず、それぞれフローティ
ング状態にされる。つまり、データ入力バッファ10Ａの
みが正しい外部データを取り込むことになる。
【００３１】ＤＲＡＭの書き込み動作が始まると、デー
タ入力バッファ10Ａにおいて、制御信号ＢＷＨＬＤが
“Ｌ”レベルになり、ＮチャネルＭＯＳトランジスタ3
1、35がオフしてＩ／Ｏ及びＶＲＥＦがＮチャネルＭＯ
Ｓトランジスタ28、34のゲートに閉じ込められる。この
とき、制御信号ＷＡＣＰが“Ｈ”レベルになり、Ｎチャ
ネルＭＯＳトランジスタ27、33がオンしてＩ／Ｏ及びＶ
ＲＥＦに応じた電位がフリップフロップ回路21の入力ノ
ード24、25に与えられる。その後、制御信号ＢＷＬＴＣ
が“Ｌ”レベルになることによりフリップフロップ回路
21が動作し、Ｉ／Ｏ及びＶＲＥＦに応じた電位がフリッ
プフロップ回路21によって比較され、ノード24、25の電
位差が拡大される。その後、上記両ノード24、25の信号
は制御信号ＢＷＴＲＳが“Ｈ”レベルの期間に、それぞ
れＮチャネルＭＯＳトランジスタ36、37を介してラッチ
回路40、41の入力ノード38、39に伝達される。
タ入力バッファ10Ａにおいて、制御信号ＢＷＨＬＤが
“Ｌ”レベルになり、ＮチャネルＭＯＳトランジスタ3
1、35がオフしてＩ／Ｏ及びＶＲＥＦがＮチャネルＭＯ
Ｓトランジスタ28、34のゲートに閉じ込められる。この
とき、制御信号ＷＡＣＰが“Ｈ”レベルになり、Ｎチャ
ネルＭＯＳトランジスタ27、33がオンしてＩ／Ｏ及びＶ
ＲＥＦに応じた電位がフリップフロップ回路21の入力ノ
ード24、25に与えられる。その後、制御信号ＢＷＬＴＣ
が“Ｌ”レベルになることによりフリップフロップ回路
21が動作し、Ｉ／Ｏ及びＶＲＥＦに応じた電位がフリッ
プフロップ回路21によって比較され、ノード24、25の電
位差が拡大される。その後、上記両ノード24、25の信号
は制御信号ＢＷＴＲＳが“Ｈ”レベルの期間に、それぞ
れＮチャネルＭＯＳトランジスタ36、37を介してラッチ
回路40、41の入力ノード38、39に伝達される。
【００３２】その後、制御信号ＢＷＴＲＳが“Ｌ”レベ
ルになり、ＮチャネルＭＯＳトランジスタ36、37がオフ
すると、ノード38、39の信号がラッチ回路40、41により
ラッチされ、そのラッチデータがノード44、45に出力さ
れる。その後、制御信号ＢＷＬＴＣが“Ｈ”レベルにな
り、フリップフロップ回路21における電位比較動作が終
了する。
ルになり、ＮチャネルＭＯＳトランジスタ36、37がオフ
すると、ノード38、39の信号がラッチ回路40、41により
ラッチされ、そのラッチデータがノード44、45に出力さ
れる。その後、制御信号ＢＷＬＴＣが“Ｈ”レベルにな
り、フリップフロップ回路21における電位比較動作が終
了する。
【００３３】このテストモード時、制御信号ＴＥＳＴは
“Ｈ”レベルされているので、データ入力バッファ10Ａ
の保持データ出力回路48、49内の各ＮＡＮＤゲート回路
50で上記各ラッチ回路40、41の出力信号が反転され、各
さらにインバータ51で各ＮＡＮＤゲート回路50の出力信
号が反転され、信号ＴＤ、ＢＴＤとして出力される。こ
こで、上記のようにデータ入力バッファ10ＡのＩ／Ｏの
端子に“１”の外部データが供給された場合、保持デー
タ出力回路48の出力信号ＴＤは“Ｈ”レベル、他方の出
力信号ＢＴＤは“Ｌ”レベルとなる。
“Ｈ”レベルされているので、データ入力バッファ10Ａ
の保持データ出力回路48、49内の各ＮＡＮＤゲート回路
50で上記各ラッチ回路40、41の出力信号が反転され、各
さらにインバータ51で各ＮＡＮＤゲート回路50の出力信
号が反転され、信号ＴＤ、ＢＴＤとして出力される。こ
こで、上記のようにデータ入力バッファ10ＡのＩ／Ｏの
端子に“１”の外部データが供給された場合、保持デー
タ出力回路48の出力信号ＴＤは“Ｈ”レベル、他方の出
力信号ＢＴＤは“Ｌ”レベルとなる。
【００３４】この時点まで、残りの各データ入力バッフ
ァ10ＢはＩ／Ｏの端子がフローティング状態のため、不
確定のデータをそれぞれの各ラッチ回路40、41でラッチ
しようとする。しかし、上記のように保持データ出力回
路48の出力信号ＴＤが“Ｈ”レベル、ＢＴＤが“Ｌ”レ
ベルにそれぞれ確定すると、各ラッチ回路40の入力ノー
ド38に接続されたＮチャネルＭＯＳトランジスタ52がオ
ン状態になるため、これら各ラッチ回路40の入力ノード
38が強制的に接地電位となり、各ラッチ回路40は入力ノ
ード38が“Ｌ”レベル、出力ノード44が“Ｈ”レベルと
なるようにデータのラッチを行う。
ァ10ＢはＩ／Ｏの端子がフローティング状態のため、不
確定のデータをそれぞれの各ラッチ回路40、41でラッチ
しようとする。しかし、上記のように保持データ出力回
路48の出力信号ＴＤが“Ｈ”レベル、ＢＴＤが“Ｌ”レ
ベルにそれぞれ確定すると、各ラッチ回路40の入力ノー
ド38に接続されたＮチャネルＭＯＳトランジスタ52がオ
ン状態になるため、これら各ラッチ回路40の入力ノード
38が強制的に接地電位となり、各ラッチ回路40は入力ノ
ード38が“Ｌ”レベル、出力ノード44が“Ｈ”レベルと
なるようにデータのラッチを行う。
【００３５】他方、各データ入力バッファ10Ｂ内の各ラ
ッチ回路41の入力ノード39に接続されたＮチャネルＭＯ
Ｓトランジスタ53はオフ状態となり、これら各ラッチ回
路41の入力ノード39は不確定のままである。しかし、ラ
ッチ回路40の出力ノード44が“Ｈ”レベルに確定したこ
とにより、ＮチャネルＭＯＳトランジスタ47がオンし、
ラッチ回路41のノード45は接地電位にされる。このた
め、各ラッチ回路41は、出力ノード45が“Ｌ”レベル、
入力ノード39が“Ｈ”レベルとなるようにデータをラッ
チする。
ッチ回路41の入力ノード39に接続されたＮチャネルＭＯ
Ｓトランジスタ53はオフ状態となり、これら各ラッチ回
路41の入力ノード39は不確定のままである。しかし、ラ
ッチ回路40の出力ノード44が“Ｈ”レベルに確定したこ
とにより、ＮチャネルＭＯＳトランジスタ47がオンし、
ラッチ回路41のノード45は接地電位にされる。このた
め、各ラッチ回路41は、出力ノード45が“Ｌ”レベル、
入力ノード39が“Ｈ”レベルとなるようにデータをラッ
チする。
【００３６】従って、一つのＩ／Ｏの端子から書き込ま
れた“１”データが、全てのデータ入力バッファに共通
に書き込まれることになる。そして、この後は外部アド
レスに従って、メモリセルアレイ11内の所定のメモリセ
ルにデータが書き込まれる。
れた“１”データが、全てのデータ入力バッファに共通
に書き込まれることになる。そして、この後は外部アド
レスに従って、メモリセルアレイ11内の所定のメモリセ
ルにデータが書き込まれる。
【００３７】このようにテストモード時に全てのデータ
入力バッファに共通データの書き込みを行う場合、一つ
のデータ入力バッファ10Ａのみにデータを供給すればよ
いので、従来のように外部データ入力パッドの入力容量
が増大する恐れはない。この結果、書き込みデータの設
定時間の短縮を計ることができ、テスト時間の増大を防
止することができず。
入力バッファに共通データの書き込みを行う場合、一つ
のデータ入力バッファ10Ａのみにデータを供給すればよ
いので、従来のように外部データ入力パッドの入力容量
が増大する恐れはない。この結果、書き込みデータの設
定時間の短縮を計ることができ、テスト時間の増大を防
止することができず。
【００３８】一方、上記実施例のＤＲＡＭにおいて、通
常の動作モード時は制御信号ＴＥＳＴが“Ｌ”レベルに
なる。このとき、データ入力バッファ10Ａ内の保持デー
タ出力回路48、49ではＮＡＮＤゲート回路50の出力信号
が“Ｈ”レベル、これに続くインバータ51の出力信号、
すなわち信号ＴＤ、ＢＴＤが共に“Ｌ”レベルとなり、
この両信号ＴＤ、ＢＴＤが供給されるデータ入力バッフ
ァ10Ｂ内のＮチャネルＭＯＳトランジスタ52、53は全て
オフ状態になる。このため、各データ入力バッファ10Ｂ
内のラッチ回路40、41はそれぞれの入力ノード38、39の
信号をラッチする。そして、この通常の動作モード時、
書き込みデータと基準電位ＶＲＥＦとはそれぞれ１個の
ＮチャネルＭＯＳトランジスタ31、35それぞれを介して
ＮチャネルＭＯＳトランジスタ28、34の各ゲートに供給
される。このため、電源電圧が５Ｖよりも低い低電圧品
の場合に、書き込みデータの電位低下は基準電位ＶＲＥ
Ｆに生じる場合と同様にＮチャネルＭＯＳトランジスタ
１個分となり、従来のようにメモリセルアレイに正規の
データとは逆のデータが書き込まれる可能性は存在しな
くなり、低電源電圧の下でのデータ誤書き込みを防止す
ることができる。
常の動作モード時は制御信号ＴＥＳＴが“Ｌ”レベルに
なる。このとき、データ入力バッファ10Ａ内の保持デー
タ出力回路48、49ではＮＡＮＤゲート回路50の出力信号
が“Ｈ”レベル、これに続くインバータ51の出力信号、
すなわち信号ＴＤ、ＢＴＤが共に“Ｌ”レベルとなり、
この両信号ＴＤ、ＢＴＤが供給されるデータ入力バッフ
ァ10Ｂ内のＮチャネルＭＯＳトランジスタ52、53は全て
オフ状態になる。このため、各データ入力バッファ10Ｂ
内のラッチ回路40、41はそれぞれの入力ノード38、39の
信号をラッチする。そして、この通常の動作モード時、
書き込みデータと基準電位ＶＲＥＦとはそれぞれ１個の
ＮチャネルＭＯＳトランジスタ31、35それぞれを介して
ＮチャネルＭＯＳトランジスタ28、34の各ゲートに供給
される。このため、電源電圧が５Ｖよりも低い低電圧品
の場合に、書き込みデータの電位低下は基準電位ＶＲＥ
Ｆに生じる場合と同様にＮチャネルＭＯＳトランジスタ
１個分となり、従来のようにメモリセルアレイに正規の
データとは逆のデータが書き込まれる可能性は存在しな
くなり、低電源電圧の下でのデータ誤書き込みを防止す
ることができる。
【００３９】図５はこの発明に係る半導体記憶装置の第
２の実施例であるＤＲＡＭの構成を示すブロック図であ
る。上記第１の実施例のＤＲＡＭは、テストモード時
に、複数個のデータ入力バッファのうち１個のデータ入
力バッファ10Ａに書き込まれたデータを残り全てのデー
タ入力バッファ10Ｂに書き込む場合のものである。これ
に対しこの第２の実施例のＤＲＡＭでは、データ入力バ
ッファ10を複数のブロックに分け、各ブロック毎に外部
データ入力パッドから直接に外部データが書き込まれる
データ入力バッファ10Ａとこれら各データ入力バッファ
10Ａに書き込まれたデータを保持するデータ入力バッフ
ァ10Ｂを設けることによって、データ入力バッファ複数
個単位で同一データの書き込みを可能にしたものであ
る。
２の実施例であるＤＲＡＭの構成を示すブロック図であ
る。上記第１の実施例のＤＲＡＭは、テストモード時
に、複数個のデータ入力バッファのうち１個のデータ入
力バッファ10Ａに書き込まれたデータを残り全てのデー
タ入力バッファ10Ｂに書き込む場合のものである。これ
に対しこの第２の実施例のＤＲＡＭでは、データ入力バ
ッファ10を複数のブロックに分け、各ブロック毎に外部
データ入力パッドから直接に外部データが書き込まれる
データ入力バッファ10Ａとこれら各データ入力バッファ
10Ａに書き込まれたデータを保持するデータ入力バッフ
ァ10Ｂを設けることによって、データ入力バッファ複数
個単位で同一データの書き込みを可能にしたものであ
る。
【００４０】
【発明の効果】以上説明したようにこの発明によれば、
テスト時間の短縮を計ることができ、また低電源電圧の
下でのデータ誤書き込みを防止することができる。
テスト時間の短縮を計ることができ、また低電源電圧の
下でのデータ誤書き込みを防止することができる。
【図１】この発明の第１の実施例のブロック図。
【図２】図１中の一方のデータ入力バッファの詳細な構
成を示す回路図。
成を示す回路図。
【図３】図１中の他方のデータ入力バッファの詳細な構
成を示す回路図。
成を示す回路図。
【図４】第１の実施例のタイミングチャート。
【図５】この発明の第２の実施例のブロック図。
【図６】従来回路のブロック図。
【図７】上記従来回路の一部の詳細な構成を示す回路
図。
図。
【図８】従来回路のタイミングチャート。
10Ａ，10Ｂ…外部入力データ取り込み回路（データ入力
バッファＤＩＢ）、11…メモリセルアレイ、21…バラン
ス型フリップフロップ、22，23…インバータ、24，25…
バランス型フリップフロップの入力ノード、26，32…Ｐ
チャネルＭＯＳトランジスタ、27，28，29，30，31，3
3，34，35，46，47…ＮチャネルＭＯＳトランジスタ、3
6，37…データ転送用のＮチャネルＭＯＳトランジス
タ、38，39…ラッチ回路の入力ノード、40，41…ラッチ
回路、44，45…ラッチ回路の出力ノード、48，49…保持
データ出力回路、52，53…ラッチデータ設定用のＮチャ
ネルＭＯＳトランジスタ。
バッファＤＩＢ）、11…メモリセルアレイ、21…バラン
ス型フリップフロップ、22，23…インバータ、24，25…
バランス型フリップフロップの入力ノード、26，32…Ｐ
チャネルＭＯＳトランジスタ、27，28，29，30，31，3
3，34，35，46，47…ＮチャネルＭＯＳトランジスタ、3
6，37…データ転送用のＮチャネルＭＯＳトランジス
タ、38，39…ラッチ回路の入力ノード、40，41…ラッチ
回路、44，45…ラッチ回路の出力ノード、48，49…保持
データ出力回路、52，53…ラッチデータ設定用のＮチャ
ネルＭＯＳトランジスタ。
Claims (9)
- 【請求項１】 外部入力データを基準電位と比較するこ
とによって検出するデータ検出手段と、 上記データ検出手段で検出されたデータを保持するデー
タ保持手段とからなる外部入力データ取り込み回路を複
数備えた半導体記憶装置において、 １つの外部入力データ取り込み回路のデータ検出手段で
検出されたデータをその外部入力データ取り込み回路を
含む複数の外部入力データ取り込み回路のデータ保持手
段で保持するように構成したことを特徴とする半導体記
憶装置。 - 【請求項２】 それぞれ外部入力データを基準電位と比
較することによって検出する複数のデータ検出手段と、 上記複数の各データ検出手段で検出されたデータがそれ
ぞれ転送され、これら各データを保持する複数のデータ
保持手段と、 上記複数のデータ保持手段のうち特定のデータ保持手段
で保持されたデータを制御信号に応じて出力する保持デ
ータ出力手段と、 上記複数のデータ保持手段のうち上記特定のデータ保持
手段以外の各データ保持手段のデータを上記保持データ
出力手段の出力に応じて設定するデータ設定手段とを具
備したことを特徴とする半導体記憶装置。 - 【請求項３】 前記複数のデータ保持手段のそれぞれ
が、 前記データ検出手段で検出されたデータが供給されるデ
ータ入力ノードに入力端子が接続された第１の信号反転
回路と、 上記第１の信号反転回路の出力端子に入力端子が接続さ
れ、第１の信号反転回路の入力端子に出力端子が接続さ
れた第２の信号反転回路とからなるラッチ回路で構成さ
れていることを特徴とする請求項２に記載の半導体記憶
装置。 - 【請求項４】 前記保持データ出力手段が、 前記データ保持手段の保持データと制御信号が入力され
るゲート回路で構成されていることを特徴とする請求項
２に記載の半導体記憶装置。 - 【請求項５】 前記データ設定手段が、 前記データ保持手段のデータ入力ノードと第１の電位と
の間に挿入され、前記保持データ出力手段の出力データ
に応じて導通制御されるスイッチ手段で構成されている
ことを特徴とする請求項２に記載の半導体記憶装置。 - 【請求項６】 それぞれ一対の入力ノードを有する複数
のデータ検出手段と、 上記複数の各データ検出手段の一方の入力ノードとデー
タ入力ノードとの間にそれぞれ挿入されたデータ入力制
御用の第１のスイッチ手段と、 上記複数の各データ検出手段の他方の入力ノードと基準
電位入力ノードとの間にそれぞれ挿入された基準電位入
力制御用の第２のスイッチ手段と、 上記複数の各データ検出手段で検出されたデータがそれ
ぞれ転送され、これら各データを保持する複数のデータ
保持手段と、 上記複数のデータ保持手段のうち特定のデータ保持手段
で保持されたデータを制御信号に応じて出力する保持デ
ータ出力手段と、 上記複数のデータ保持手段のうち上記特定のデータ保持
手段以外の各データ保持手段のデータを上記保持データ
出力手段の出力に応じてを設定するデータ設定手段とを
具備したことを特徴とする半導体記憶装置。 - 【請求項７】 前記複数のデータ保持手段のそれぞれ
が、 前記データ検出手段で検出されたデータが供給されるデ
ータ入力ノードに入力端子が接続された第１の信号反転
回路と、 上記第１の信号反転回路の出力端子に入力端子が接続さ
れ、第１の信号反転回路の入力端子に出力端子が接続さ
れた第２の信号反転回路とからなるラッチ回路で構成さ
れていることを特徴とする請求項６に記載の半導体記憶
装置。 - 【請求項８】 前記保持データ出力手段が、 前記データ保持手段の保持データと制御信号が入力され
るゲート回路で構成されていることを特徴とする請求項
６に記載の半導体記憶装置。 - 【請求項９】 前記データ設定手段が、 前記データ保持手段のデータ入力ノードと所定電位との
間に挿入され、前記保持データ出力手段の出力データに
応じて導通制御されるスイッチ手段で構成されているこ
とを特徴とする請求項６に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5045085A JP2804212B2 (ja) | 1993-03-05 | 1993-03-05 | 半導体記憶装置 |
| US08/205,796 US5424984A (en) | 1993-03-05 | 1994-03-04 | Semiconductor memory incorporating a plurality of data input buffers for multi-bit operation |
| KR1019940004312A KR960005371B1 (ko) | 1993-03-05 | 1994-03-05 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5045085A JP2804212B2 (ja) | 1993-03-05 | 1993-03-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06259997A true JPH06259997A (ja) | 1994-09-16 |
| JP2804212B2 JP2804212B2 (ja) | 1998-09-24 |
Family
ID=12709489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5045085A Expired - Fee Related JP2804212B2 (ja) | 1993-03-05 | 1993-03-05 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5424984A (ja) |
| JP (1) | JP2804212B2 (ja) |
| KR (1) | KR960005371B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19742597A1 (de) * | 1997-09-26 | 1999-04-08 | Siemens Ag | Digitaler Speicher und Betriebsverfahren für einen digitalen Speicher |
| US6666817B2 (en) * | 2001-10-05 | 2003-12-23 | Scimed Life Systems, Inc. | Expandable surgical implants and methods of using them |
| KR100907930B1 (ko) * | 2007-07-03 | 2009-07-16 | 주식회사 하이닉스반도체 | 테스트 시간을 줄일 수 있는 반도체 메모리 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58203694A (ja) * | 1982-05-21 | 1983-11-28 | Nec Corp | メモリ回路 |
| JPS60179984A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | メモリ回路方式 |
| JPH0284811A (ja) * | 1988-01-30 | 1990-03-26 | Nec Corp | 入力インバータ回路 |
| JP2698834B2 (ja) * | 1988-11-22 | 1998-01-19 | 株式会社日立製作所 | 不揮発性記憶装置 |
| US5204841A (en) * | 1990-07-27 | 1993-04-20 | International Business Machines Corporation | Virtual multi-port RAM |
| JPH0562470A (ja) * | 1991-08-29 | 1993-03-12 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1993
- 1993-03-05 JP JP5045085A patent/JP2804212B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-04 US US08/205,796 patent/US5424984A/en not_active Expired - Lifetime
- 1994-03-05 KR KR1019940004312A patent/KR960005371B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2804212B2 (ja) | 1998-09-24 |
| KR960005371B1 (ko) | 1996-04-24 |
| US5424984A (en) | 1995-06-13 |
| KR940022580A (ko) | 1994-10-21 |
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