KR940022580A - 반도체기억장치 - Google Patents

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KR940022580A
KR940022580A KR1019940004312A KR19940004312A KR940022580A KR 940022580 A KR940022580 A KR 940022580A KR 1019940004312 A KR1019940004312 A KR 1019940004312A KR 19940004312 A KR19940004312 A KR 19940004312A KR 940022580 A KR940022580 A KR 940022580A
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요우세이 나가하마
기미마사 이마이
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사토 후미오
가부시키가이샤 도시바
오카모토 세이시
도시바 마이크로일렉트로닉스 가부시키가이샤
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Abstract

본 발명은 반도체기억장치에 있어서 테스트시간의 단축을 꾀하고, 저전원전압하에서의 데이터 오기록을 방지하는 것을 목적으로 한다.
이 목적을 달성하기 위한 본 발명은, 외부입력데이터를 기준전위와 비교함으로써 검출하는 데이터 검출수단과, 상기 데이터 검출수단에 검출된 데이터를 보존유지하는 데이터 유지수단으로 이루어진 외부입력데이터 취입회로(10)를 복수개 구비한 반도체기억장치에 있어서, 1개의 외부입력데이터 취입회로(10A)의 데이터 검출수단에서 검출된 데이터를 그 외부입력데이터 취입회로를 포함하는복수의 외부입력데이터 취입회로(10A,10B)의 데이터 유지수단에서 보종유지하도록 구성한 것을 특징으로 한다.

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 블럭도.

Claims (9)

  1. 외부입력데이터를 기준전위와 비교함으로써 검출하는 데이터 검출수단(21)과, 상기 데이터 검출수단(21)에서 검출된 데이터를 보존유지하는 데이터 유지수단(40,41)으로 이루어진 외부입력데이터 취입회로(DIB;10A,10B)를 복수개 구비한 반도체기억장치에 있어서, 1개의 외부입력데이터 취입회로(10A)의 데이터 검출수단(21)에서 검출된 데이터를 그 외부입력데이터 취입회로(10A)를 포함하는 복수의 외부입력데이터 취입회로(10B)의 데이터 유지수단(40,41)에서 보존유지하도록 구성한 것을 특징으로 하는 반도체 기억장치.
  2. 각각 외부입력데이터(I/OI~I/On)를 기준전위(VREF)와 비교함으로써 검출하는 복수의 데이터 검출 수단(21)과, 상기 복수의 각 데이터 검출수단(21)에서 검출된 데이터가 각각 전송되고, 이들 각 데이터를 보존유지하는 복수의 데이터 유지수단(40,41), 상기 복수의 데이터 유지수단(40,41)중 특정의 데이터 유지수단(40,41)에서 유지된 데이터를 제어신호(TEST)에 따라 출력하는 유지데이터 출력수단(48,49), 상기 복수의 데이터 유지수단(40,41)중 상기 특정의 데이터 유지수단(40,41)이외의 각 데이터 유지수단(40,41)의 데이터를 상기 유지데이터 출력수단(48,49)의 출력(TD,BTD)에 따라 설정하는 데이터 설정수단(52,53)을 구비한 것을 특징으로 하는 반도체기억장치.
  3. 제2항에 있어서, 상기 복수의 데이터 유지수단(40,41)의 각각이, 상기 데이터 검출수단(21)에서 검출된 데이터가 공급되는 데이터입력노드(38,39)에 입력단자가 접속된 제1신호반전회로(42)와, 상기 제1신호 반전회로(42)의 출력단자에 입력단자가 접속되고 제1신호반전회로(42)의 입력단자에 출력단자가 접속된 제2신호반전회로(43)로 이루어진 래치회로(40,41)로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
  4. 제2항에 있어서, 상기 유지데이터 출력수단(48,49)이, 상기 데이터 유지수단(40,41)의 유지데이터와 제어신호(TEST)가 입력되는 게이트회로(49,49)로 구성되어 있는 것을 특징으로 하는 반도기억장치.
  5. 제2항에 있어서, 상기 데이터 설정수단(52,53)이, 상기 데이터 유지수단(40,41)의 데이터입력노드(38,39)와 제1전위간에 삽입되어, 상기 유지데이터 출력수단(48,49)의 출력데이터(TD,BTD)에 따라 도통 제어되는 스위치수단(52,53)으로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
  6. 각각 1쌍의 입력노드(I/O1~I/On, VREF)를 갖춘 복수의 데이터 검출수단(21)과, 상기 복수의 각 데이터 검출수단(21)의 다른쪽 입력노드와 데이터 입력노드(I/O2~I/On)간에 각각 삽입된 데이터 입력 제어용 제1스위치수단(31), 상기복수의 각 데이터 검출수단(21)의 다른쪽 입력노드와 기준전위 입력노드(VREF)간에 각각 삽입된 기준전위입력제어용 제2스위치수단(35), 상기 복수의 각 데이터 검출수단 (21)에서 검출된 데이터가 각각 전송되고, 이들 각 데이터를 보존유지하는 복수의 데이터 유지수단(40,41)에서 보존유지된 데이터를 제어신호(TEST)에 따라 출력하는 유지데이터 출력수단(48,49), 상기 복수의 데이터 유지수단(40,41)중 상기 특정 데이터 유지수단(40,41) 이외의 각 데이터 유지수단(40,41) 이외의 각 데이터 유지수단(40,41)의 데이터를 상기 유지데이터 출력수단(48,49)의 출력(TD,BTD)에 따라 설정하는 데이터 설정수단(52,53)을 구비한 것을 특징으로 하는 반도체기억장치.
  7. 제6항에 있어서, 상기 복수의 데이터 유지수단(40,41)의 각각이, 상기 데이터 검출수단(21)에서 검출된 데이터가 공급되는 데이터입력노드(38,39)에 입력단자가 접속된 제1신호반전회로(42)와, 상기 제1신호반전회로(42)의 출력단자에 입력단자가 접속되고 제1신호반전회로(42)의 입력단자에 출력단자가 접속된 제2신호반전회로(43)로 이루어진 래치회로(40,41)로 구성되어 있는 것을 특징으로 하는 반도체기억장치.
  8. 제6항에 있어서, 상기 유지데이터 출력수단(48,49)이, 상기 데이터 유지수단(40,41)의 유지데이터와 제어신호(TEST)가 입력되는 게이트회로(48,49)로 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제6항에 있어서, 상기 데이터 설정수단(52,53)이, 상기 데이터 유지수단(40,41)의 데이터입력노드(38,39)와 소정 전위간에 삽입되어, 상기 유지데이터 출력수단(48,49)의 출력데이터(TD,BTD)에 따라 도통제어되는 스위치수단(52,53)으로 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940004312A 1993-03-05 1994-03-05 반도체기억장치 KR960005371B1 (ko)

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JP5045085A JP2804212B2 (ja) 1993-03-05 1993-03-05 半導体記憶装置
JP93-45085 1993-03-05

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KR940022580A true KR940022580A (ko) 1994-10-21
KR960005371B1 KR960005371B1 (ko) 1996-04-24

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KR960005371B1 (ko) 1996-04-24
JP2804212B2 (ja) 1998-09-24
US5424984A (en) 1995-06-13
JPH06259997A (ja) 1994-09-16

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