KR950006872A - 반도체 기억장치 및 그 시험방법 - Google Patents

반도체 기억장치 및 그 시험방법 Download PDF

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Abstract

반도체기억장치에는 선택수단과 제어수단이 구비되어 있다. 선택수단은 특정 단자에 공급된 모드선택신호에 의거해서 특정단자에 공급된 마스터클록신호나 시험클록신호중의 하나를 선택한다. 제어수단은 마스터 클록이나 시험클록신호중의 하나에 의거해서 메모리셀의 데이터를 기입, 판독 및 소거한다.
또 다른 반도체기억장치는 제어수단과 2개 이상의 클록발생수단이 구비되어 있다. 전자는 메모리 셀의 데이터를 기입, 판독 및 소거한다. 후자는 특정단자에 공급된 모드선택신호의 검출에 의해 소정 주파수를 갖는 클록신호를 출력한다.
반도체기억장치의 시험방법은 다음과 같은 스텝으로 된다. 즉, 우선 통상사용전압보다 높은 모드선택신호를 특정단자에 공급하고 시험클록신호를 다른 특정단자에 공급한다. 다음에 모드선택신호에 의거해서 마스터 클록신호와 시험클록신호를 전환한다. 그리고 메모리 셀에 대한 데이터의 기입과 소거를 시험클록신호에 의거해서 시험한다.
또 다른 반도체기억장치의 시험방법은 다음과 같은 스텝으로 된다. 즉 우선 2개 이상의 특정 단자를 선택하고, 이들 단자에 통상사용전압보다 높은 모드선택 신호를 각각 공급한다. 다음에 각각 공급된 모드선택신호에 의해 소정주파수를 갖는 마스터 클록신호를 선택한다. 그리고 메모리 셀에 대한 데이터의 기입과 소거를 소정 주파수를 갖는 마스터클록신호에 의거해서 시험한다.

Description

반도체 기억장치 및 그 시험방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의한 반도체 기억장치의 원리 구성도.
제4도는 제3도에 나타낸 반도체 기억장치의 제1시험 방법의 원리 구성도.
제5도는 제3도에 나타낸 반도체 기억장치의 제2시험방법의 원리 구성도.
제6도는 본 발명의 제1실시예에 의한 플래시 메모리의 구성도.

Claims (20)

  1. 모드선택신호에 마스터 클록신호와 시험클록신호중의 어느 하나를 선택하는 선택수단과; 상기 선택수단으로부터 출력된 산기 마스터 클록신호와 상기 시험클록신호중의 어느 하나에 의거해서 메모리셀의 데이터를 기입, 판독 및 소거하는 제어수단으로 된 반도체기억장치.
  2. 제1항에 있어서, 상기 선택수단은 상기 모드 선택신호를 검출하는 전압검출호로와; 상기 전압검출회로에 의해 검출된 상기 모드선택 신호에 의거해서 상기 마스터 클록신호와 상기 시험클록신호중의 어느 하나를 출력하는 클록 스위칭회로를 갖는 반도체기억장치.
  3. 제1항에 있어서, 상기 모드선택신호는 상기 제어수단에 의해 제어되는 내부회로와 접속된 1개 이상의 단자를 통해 공급되는 반도체기억장치.
  4. 제3항에 있어서, 상기 단자에 접속된 상기 내부회로는 상기 메모리 셀의 번지단자를 구비한 반도체기억장치.
  5. 제1항에 있어서, 상기 모드선택신호는 통상 사용전압보다 높은 반도체기억장치.
  6. 제1항에 있어서, 상기 메모리셀은 불휘발성 메모리 셀인 반도체기억장치.
  7. 모드선택신호에 의해 서로 다른 소정 주파수의 클록신호를 각각 발생하는 2개 이상의 클록발생수단과; 상기 클록발생수단의 하나에 의해 발생된 상기 클록신호에 의거해서 메모리셀의 데이터를 기입, 판독 및 소거하는 제어수단으로 된 반도체기억장치.
  8. 제7항에 있어서, 상기 각 클록발생수단은 상기 모드선택신호를 검출하는 전압검출회로와; 소정 주파수의 상기 클록신호를 발생하는 클록발진 회로와; 상기 전압검출회로에 의해 검출된 모드선택신호에 의거해서 상기 소정 주파수의 상기 클록신호의 출력을 제어하는 출력회로를 갖는 반도체기억장치.
  9. 제7항에 있어서, 상기 모드선택신호는 상기 제어수단에 의해 제어되는 내부회로에 접속된 2개 이상의 단자를 통해 공급되는 반도체기억장치.
  10. 제9항에 있어서, 상기 내부회로에 접속된 상기 단자는 상기 메모리셀의 번지단자인 반도체기억장치.
  11. 제7항에 있어서, 상기 모드선택신호는 통상사용전압보다 높은 반도체기억장치.
  12. 제7항에 있어서, 상기 메모리셀은 불휘발성 메모리 셀인 반도체기억장치.
  13. 모드선택신호와 시험클록신호를 공급하고; 상기 모드선택신호에 의거해서 마스터 클록신호와 상기 시험클록신호를 전환하고; 상기 시험신호에 의거해서 메모리 셀의 데이터 기입, 판독 및 소거를 검사하는 스텝으로 된 반도체기억 장치의 시험방법.
  14. 제13항에 있어서, 상기 시험클록신호의 주파수는 가변인 반도체기억장치의 시험방법.
  15. 제13항에 있어서, 상기 모드선택신호는 통상 사용전압 보다 높은 반도체기억장치의 시험방법.
  16. 제13항에 있어서, 상기 메모리셀은 불휘발성 메모리 셀인 반도체기억장치의 시험방법.
  17. 2개 이상의 모드선택신호를 공급하고; 상기 2개 이상의 모드선택신호에 의해서 서로 다른 소정 주파수를 각각 갖는 마스터클록신호중의 하나를 선택하고; 상기 마스터 클록신호에 의거해서 메모리 셀의 데이터의 기입, 판독 및 소거를 시험하는 스텝으로 된 반도체 기억장치의 시험방법.
  18. 제17항에 있어서, 상기 모드선택신호는 통상 사용전압보다 높은 반도체 기억장치의 시험방법.
  19. 제17항에 있어서, 마스터 클록신호중의 하나를 선택하는 상기 수단은 상기 모드선택신호중의 하나에 의해 통상 동작시의 마스터 클록신호를 중단시키고; 상기 모드선택신호중의 다른 하나에 의해 시험동작에 요하는 상기 소정주파수의 마스터 클록신호를 공급하는 수단으로 된 반도체 기억장치의 시험방법.
  20. 제17항에 있어서, 상기 메모리셀은 불휘발성 메모리 셀인 반도체 기억장치의 시험방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940020517A 1993-08-31 1994-08-19 불휘발성 반도체 기억장치 및 그 시험방법 KR0133450B1 (ko)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2962238B2 (ja) * 1996-08-15 1999-10-12 日本電気株式会社 論理回路及びその試験方法
EP1089292A1 (en) * 1999-09-30 2001-04-04 STMicroelectronics S.r.l. Nonvolatile memory and high speed memory test method
JP4125492B2 (ja) * 2001-02-01 2008-07-30 株式会社日立製作所 半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法
US6966016B2 (en) * 2001-04-16 2005-11-15 Advanced Micro Devices, Inc. System and method for erase test of integrated circuit device having non-homogeneously sized sectors
ITRM20030198A1 (it) * 2003-04-28 2004-10-29 Micron Technology Inc Monitor ad unita' di controllo basata su rom in un
JP2007183188A (ja) * 2006-01-06 2007-07-19 Nec Electronics Corp 半導体試験システム、テストパターン生成方法及びテストパターン生成プログラム
KR100735011B1 (ko) * 2006-01-23 2007-07-03 삼성전자주식회사 노어 플래시 메모리 및 그것의 읽기 방법
US7434121B2 (en) * 2006-05-30 2008-10-07 Infineon Technologies Flash Gmbh & Co. Kg Integrated memory device and method for its testing and manufacture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61191973A (ja) * 1985-02-20 1986-08-26 Fujitsu Ltd 試験回路をそなえた半導体集積回路
JPS6265298A (ja) * 1985-09-17 1987-03-24 Fujitsu Ltd Ｅｐｒｏｍの書き込み方式
JPH061608B2 (ja) * 1986-12-08 1994-01-05 富士通株式会社 デ−タの変復調装置
US4965799A (en) * 1988-08-05 1990-10-23 Microcomputer Doctors, Inc. Method and apparatus for testing integrated circuit memories
KR920007805Y1 (ko) * 1991-02-09 1992-10-19 조규섭 볍씨 침종겸용 최아장치
JPH06242188A (ja) * 1993-02-16 1994-09-02 Mitsubishi Electric Corp 半導体集積回路及びそのテスト方法

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