JPH061608B2 - デ−タの変復調装置 - Google Patents

デ−タの変復調装置

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JPH061608B2 JP61292205A JP29220586A JPH061608B2 JP H061608 B2 JPH061608 B2 JP H061608B2 JP 61292205 A JP61292205 A JP 61292205A JP 29220586 A JP29220586 A JP 29220586A JP H061608 B2 JPH061608 B2 JP H061608B2
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Description

【発明の詳細な説明】 ［概要］ データの変復調装置であって、１／７(one-by-seven)方
式、１／８(one-by-eight)方式等の変復調を行う場合に
変復調回路に入力するシフトクロックを３発に１発間引
いてやることにより回路を簡略化する。
［産業上の利用分野］ 本発明はデータの変復調装置に関し、更に詳しくは磁気
ディスク装置等にデータを書込む（ライト）場合及び磁
気ディスク装置に書込まれたデータを読出す（リード）
場合の変復調回路の簡略化に関する。
データ記憶装置して用いられている磁気ディスク等にデ
ータを書込む場合、クロック（システムクロックとい
う）に同期して変調し、変調したデータを格納するよう
になっている。逆に変調格納されたデータを読出す場合
には復調して元の形に戻してやる必要がある。このよう
な目的のためにデータの変復調装置が用いられる。変調
方式としては、従来よりＦＭ変調方式、ＭＦＭ変調方式
が用いられている。近年、記録密度を上げるために可変
長定比率コードと称される変調方式が用いられるように
なってきている。可変長定比率コードには、１ビットを
２ビットに伸長する２／７(two-by-seven)コードと２ビ
ットを３ビットに伸長する１／７(one-by-seven)コー
ド、１／８(one-by-eight)コード等がある。
ところで、磁気ディスク等においては近年データの高速
転送が要求されるようになってきている。高速転送を実
現するためには単純に転送レート即ちデータのリード／
ライトに必要なシステムクロックを高くすればよいこと
になる。このシステムクロックを発生するのに、通常可
変周波数発振回路（ＶＦＯ回路と略される）が用いられ
るが、システムクロックの周波数を上げれば上げる程安
定な発振が得られなくなる。従って、より低いＶＦＯ回
路の発振周波数でより高い転送レートを実現すれば、高
安定性と歩留りの向上が期待できる。
［従来の技術］ 第８図は従来装置の回路構成例を示す図で１／７方式の
変復調回路を示している。リードデータ（又はサーボク
ロック）はＶＦＯ回路１に入って安定な周波数のクロッ
ク（システムクロック）を発振する。このシステムクロ
ックはそれぞれ１／３分周器２及び１／２分周器３に入
力される。このシステムクロック周波数を例えば１０８
ＭHZとすると、１／３分周器２からは３６ＭHZのクロッ
クが、１／２分周器３）からは５４ＭHZのクロックがそ
れぞれ出力される。
４は書込みデータ（ビットライトデータ）を受ける２ビ
ット構成の第１のシフトレジスタ、５は変調後の書込み
データ（コードリードデータ）を受ける３ビット構成の
第２のシフトレジスタ、６はこれら第１及び第２のシフ
トレジスタ４，５のパラレルデータを受けて変復調を行
う変復調器である。７は１／３分周器２及び１／２分周
器３の出力を受けるＡＮＤゲートで、その出力は第１及
び第２のシフトレジスタ４，６にパラレルロード信号と
して与えられる。そして、第１のシフトレジスタ４のシ
フトクロックとしては１／３分周器２の出力が用いら
れ、第２のシフトレジスタ５のシフトクロックとしては
１／２分周器３の出力が用いられる。
このように構成された装置のデータ書込時の動作につい
て説明する。システムクロックと同期したビットライト
データは第１のシフトレジスタ４に入力される。入力さ
れたデータは、１／３分周器２の出力でシフトされビッ
ト０とビット１にそれぞれ２ビット分のデータが格納さ
れる。この２ビット分のデータは、１／３分周器２と１
／２分周器３の出力クロックが共に“１”になった瞬間
のＡＮＤゲート７の出力（パラレルロード信号）で変復
調器６にロードされる。ロードされた２ビットデータは
変復調器６で３ビットデータに変調され、リード／ライ
ト制御信号により出力され第２のシフトレジスタ５に３
ビットのパラレルデータとしてそれぞれコード０，コー
ド１，コード２に与えらえる。与えられたパラレルデー
タは、１／２分周器３の出力（シフトロック）によりシ
フトされた３ビットのライトデータ（５４ＭHZ）として
出力される。
次に読出し時の動作について説明する。システムクロッ
クと同期して読出されたコードリードデータは、第２の
シフトレジスタ５に入力される。入力されたデータは、
１／２分周器３の出力クロックによりシフトされ、コー
ド０，コード１，コード２にそれぞれ３ビット分のデー
タが格納される。この３ビット分のデータは、１／３分
周器２と１／２分周器３の出力クロックが共に“１”に
なった瞬間のＡＮＤゲート７の出力（パラレルロード信
号）で変復調器６にロードされる。ロードされた３ビッ
トデータは変復調器６で２ビットデータに復調され、リ
ード／ライト制御信号により出力され第１のシフトレジ
スタ４に２ビットのパラレルデータとしてそれぞれビッ
ト０、ビット１に与えられる。与えられたパラレルデー
タは、１／３分周器２の出力（シフトクロック）により
シフトされた２ビットのリードデータ（３６ＭHZ）とし
て出力される。
［発明が解決しようとする問題点］ 従来装置の場合、第８図について詳述したように１／２
分周器出力を３ビットシフトレジスタのシフトクロック
として用い、１／３分周器出力を２ビットシフトレジス
タのシフトレジスタクロックとして用いる構成をとるこ
とにより２３ビットの相互交換を可能としている。し
かしながら、従来の装置ではビットデータに対するクロ
ックとコードデータに対するクロックとの最小公倍数に
あたるクロックをシステムクロックとする必要があっ
た。第８図の場合を例にとればビットデータに対するク
ロック３６ＭHZとコードデータに対するクロック５４Ｍ
HZの最小公倍数である１０８ＭHZの原発振周波数をシス
テムクロックとして用いる必要があり、この１０８ＭHZ
に耐えられるＶＦＯ回路を準備する必要があった。１０
８ＭHZ程度でも安定に動作するＶＦＯ回路を得ることは
困難であり、実現しても発振周波数が不安定になってし
まう。
本発明はこのような点に鑑みてなされたものであって、
ＶＦＯ回路の発振周波数を低減して発振の安定化を図る
ことのできるデータの変復調装置を提供することを目的
としている。
［問題点を解決するための手段］ 第１図は本発明の原理構成図である。図において、１１
はリードデータ或いはサーボクロックを受けてシステム
クロックを作成するシステムクロック作成回路、１２は
該システムクロック作成回路１１の出力クロックを受け
て３パルスのうち１パルスをマスクする１パルスマスク
回路、１３はリードデータ或いはライトデータを１パル
スマスク回路の１２の出力クロック或いはシステムクロ
ックに従って変調或いは復調する変復調回路である。変
復調回路１３にはシステムクロックと１パルスマスク回
路１２の出力がシフトクロックとして入っている。
［作用］ 本発明は、第８図の従来例において２ビットシフトレジ
スタ４をシフトさせるのに１／３分周器２の出力クロッ
クを用いているが、２ビットシフトさせるに必要なクロ
ックは必ずしも連続クロックでなくてもよく、例えば１
／２分周器３の出力クロックの３パルスのうち１パルス
を間引いた（マスクした）ものを用いても効果は変わら
ないことを着目したものである。
データ書込時においては、変復調回路１３にライトデー
タが入力され、１パルスマスク回路１２の出力（３パル
スのうち１パルスを間引いたもの）により変復調回路１
３内の２ビットシフトレジスタにセットされる。然る
後、内部の変調部で３ビットデータに変換され、システ
ムクロックに同期して３ビットの変調データとして出力
される。
一方、データ読出時においては、変復調回路１３にリー
ドデータが入力され、システムクロックにより変復調回
路１３内の３ビットシフトレジスタにセットされる。然
る後、内部の変調部で２ビットデータに復元され、１パ
ルスマスク回路１２の出力クロックに同期して２ビット
の変調データとして出力される。
このように、本発明によればシステムクロックと該シス
テムクロックの３パルスのうち１パルス間引いたクロッ
クを交互に変復調回路１３のシフトクロックとして用い
ているため１／２分周器を必要としない。従って、その
分システムクロックの周波数の下げることができ、シス
テムクロック作成回路１１の安定化に貢献する。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
第２図は本発明の一実施例を示す構成ブロック図であ
る。第１図，第８図と同一のものは同一の符号を付して
示す。ＶＦＯ回路１の出力（システムクロック）は１／
３分周器２及び１パルスマスク回路１２に入り、１／３
分周器２の出力はパラレルロード信号として第１及び第
２のシフトレジスタ４，５に入っている。１パルスマス
ク回路１２の出力はシフトクロックとして第１のシフト
レジスタ４に入り、システムクロックはシフトクロック
として第２のシフトレジスタ５に入っている。変復調回
路は、第１及び第２シフトレジスタ４，５及び変復調器
６より構成され、システムクロック作成回路１１はＶＦ
Ｏ回路１よりなっている。このようなに構成された装置
の動作を説明すれば、以下の通りである。
先ず、書込時（ライト時）の動作について、第３図のタ
イミングチャートを参照しならがら説明する。ＶＦＯ回
路１で第３図（イ）に示すシステムクロック（コードデ
ータシフトクロック）が作成される。１／３分周器２は
このシフトクロックを受けて第３図（ハ）に示すような
パラレルロード信号を出力する。１パルスマスク回路１
２はシステムロックを受けて３パルスのうち１パルスを
マスクした第３図（ロ）に示すようなビットデータシフ
トクロツクゲートを作成する。このゲートを通過したシ
ステムロックは第１のシフトレジスタ４に入る。
第１のシフトレジスタ４には、第３図（ニ）に示すビッ
トライトデータが入力されており、このビットライトデ
ータはシフトクロックによりシフトされ、ビットレジス
タ１，０に第３図（ホ），（ヘ）に示すように格納され
る。次にパラレルロード信号により変復調器６にロード
され、該変復調器６はライト制御信号によ２ビット→３
ビットの変換を行い、第２のシフトレジスタ５に３ビッ
トデータを出力する。この３ビットデータは次のパラレ
ルロード信号により各コードレジスタ２，１，０に第３
図（ト），（チ），（リ）に示すように取込まれた後、
システムクロックにより３ビットシフトされ、コードラ
イトデータ（変調データ）として出力される。
次に読出時（リード時）の動作について、第４図のタイ
ミングチャートを参照しながら説明する。この場合、第
２のシフトレジスタ５に入力された第４図（ニ）に示す
コードリードデータは、第４図（イ）に示すシステムク
ロックにより３ビットシフトされる。この結果、コード
レジスタ２，１，０には第４図（ホ），（ヘ），（ト）
に示すようにデータが格納される。然る後、第４図
（ハ）に示すパラレルロード信号により変復調６にロー
ドされる。変復調器６は３ビット→２ビットの復調変換
を行い、リード制御信号により変換結果を第１のシフト
レジスタ４に与える。このデータは次のパラレルロード
信号により各ビットレジスタ１，０に第４図（チ），
（リ）に示すように取込まれた後、ビットデータシフト
クロックによりシフトされ、ビットリードデータ（変調
データ）として出力される。
本発明によれば、システムクロックの周波数は例えば５
４ＭHZで足りる（第８図の従来例の場合は１０８ＭHZ）
ので、ＶＦＯ回路１の安定化が図れ歩留りの向上が期待
できる。
第５図は本発明の他の実施例を示す構成ブロック図であ
る。図に示す実施例は、１パルスマスク回路１２を、１
／３分周器２の出力を受けるディレイ回路２１と１／３
分周器２の出力とディレイ回路２１の出力を受けるＯＲ
ゲート２２で構成し、オアゲート２２の出力をビットデ
ータシフトクロックとしたもので３パルスのうちの１パ
ルスを間引く回路としては、第２図に示す１パルスマス
ク回路１２と等価である。第６図に書込時のタイミング
チャートを、第７図に読出時のタイミングチヤートを示
す。この回路の動作は第２図に示すそれと同一であるの
で詳細な説明は省略する。
［発明の効果］ 以上詳細に説明したように、本発明によれば、２ビット
のシフトレジスタと３ビットのシフトレジスタを動作さ
せるシフトクロックを、２ビットのシフトレジスタ用に
ついては３パルスのうち１パルスをマスクするようにし
てシフトクロックを共用化したもので、ＶＦＯ回路の発
振周波数を従来よりも低減でき、ＶＦＯ回路の安定化と
歩留りの向上が図れる。
【図面の簡単な説明】 第１図は本発明の原理構成図、第２図は本発明の一実施
例を示す構成ブロック図、第３図は書込時の各部の動作
を示すタイミングチャート、第４図は読出時の各部の動
作を示すタイミングチャート、第５図は本発明の他の実
施例を示す構成ブロック図、第６図は書込時の各部の動
作を示すタイミングチャート、第７図は読出時の各部の
動作を示すタイミングチャート、第８図は従来装置の回
路構成例を示す図である。 第１図において、 １１はシステムクロック作成回路、 １２は１パルスマスク回路、 １３は変復調回路である。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】リードデータ或いはサーボクロックを受け
    てシステムクロックを作成するシステムクロック作成回
    路（１１）と、 該システムクロック作成回路（１１）の出力クロックを
    受けて３パルスのうち１パルスをマスクする１パルスマ
    スク回路（１２）と、 リードデータ或いはライトデータを１パルスマスク回路
    （１２）の出力クロック或いはシステムクロックに従っ
    て変調或いは復調する変復調回路（１３） とにより構成されてなるデータの変復調装置。
  2. 【請求項２】前記システムクロック作成回路（１１）と
    して可変周波数発振回路（ＶＦＯ）回路を用いたことを
    特徴とする特許請求の範囲第１項記載のデータの変復調
    装置。
  3. 【請求項３】前記１パルスマスク回路（１２）として、
    ディレイ回路を用いたことを特徴とする特許請求の範囲
    第１項記載のデータの変復調装置。
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