JPS63144465A - デ−タの変復調装置 - Google Patents
デ−タの変復調装置Info
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- JPS63144465A JPS63144465A JP61292205A JP29220586A JPS63144465A JP S63144465 A JPS63144465 A JP S63144465A JP 61292205 A JP61292205 A JP 61292205A JP 29220586 A JP29220586 A JP 29220586A JP S63144465 A JPS63144465 A JP S63144465A
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- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 230000000873 masking effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
データの変復調装置であって、１ ／ ７ （ｏｎｅ−
ｂｙ−ｓｅｖｅｎ ）方式、 １ ／ ８ （ｏｎｅ−
ｂｙ−ｅｉｇｈｔ）方式等の変復調を行う場合に変復調
回路に入力するシフトクロックを３発に１発間引いてや
ることにより回路を簡略化する。
ｂｙ−ｓｅｖｅｎ ）方式、 １ ／ ８ （ｏｎｅ−
ｂｙ−ｅｉｇｈｔ）方式等の変復調を行う場合に変復調
回路に入力するシフトクロックを３発に１発間引いてや
ることにより回路を簡略化する。
［産業上の利用分野１
本発明はデータの変復調装置に関し、更に詳しくは磁気
ディスク装置等にデータを書込む（ライト）場合及び磁
気ディスク装置に書込まれたデータを読出す（リード）
場合の変復調回路の簡略化に関する。
ディスク装置等にデータを書込む（ライト）場合及び磁
気ディスク装置に書込まれたデータを読出す（リード）
場合の変復調回路の簡略化に関する。
データ記憶装置として用いられている磁気ディスク等に
データを書込む場合、クロック（システムクロックとい
う）に同期して変調し、変調したデータを格納するよう
なっている。逆に変調格納されたデータを続出す場合に
は復調して元の形に戻してやる必要がある。このような
目的のためにデータの変復調装置が用いられる。変調方
式としては、従来よりＦＭ変調方式、ＭＦＭ変調方式が
用いられている。近年、記録密度を上げるために可変長
定比率コードと称される変調方式が用いられるようにな
ってきている。可変長定比率コードには、１ピツトを２
ビツトに伸長する２／７（ｔｗｏ−ｂｙ−ｓｅｖｅｎ
）コードと２ビツトを３ビツトに伸長するｉ ／ ７
（ｏｎｅ−ｂｙ−ｓａｖｅｎ）コード、１／８（ｏｎｅ
−ｂｙ−ｅｉｇｈｔ） ｍｌ−ド等がある。
データを書込む場合、クロック（システムクロックとい
う）に同期して変調し、変調したデータを格納するよう
なっている。逆に変調格納されたデータを続出す場合に
は復調して元の形に戻してやる必要がある。このような
目的のためにデータの変復調装置が用いられる。変調方
式としては、従来よりＦＭ変調方式、ＭＦＭ変調方式が
用いられている。近年、記録密度を上げるために可変長
定比率コードと称される変調方式が用いられるようにな
ってきている。可変長定比率コードには、１ピツトを２
ビツトに伸長する２／７（ｔｗｏ−ｂｙ−ｓｅｖｅｎ
）コードと２ビツトを３ビツトに伸長するｉ ／ ７
（ｏｎｅ−ｂｙ−ｓａｖｅｎ）コード、１／８（ｏｎｅ
−ｂｙ−ｅｉｇｈｔ） ｍｌ−ド等がある。
ところで、磁気ディスク等においては近年データの高速
転送が要求されるようになってきている。
転送が要求されるようになってきている。
高速転送を実現するためには単純に転送レート即ちデー
タのリード／ライトに必要なシステムクロックを高くす
ればよいことになる。このシステムクロックを発生する
のに、通常可変周波数発振回路（ＶＦＯ回路と略される
）が用いられるが、システムクロックの周波数を上げれ
ば上げる程安定な発振が得られなくなる。従って、より
低いＶＦＯ回路の発振周波数でより高い転送レートを実
現すれば、高安定性と歩留りの向上が期待できる。
タのリード／ライトに必要なシステムクロックを高くす
ればよいことになる。このシステムクロックを発生する
のに、通常可変周波数発振回路（ＶＦＯ回路と略される
）が用いられるが、システムクロックの周波数を上げれ
ば上げる程安定な発振が得られなくなる。従って、より
低いＶＦＯ回路の発振周波数でより高い転送レートを実
現すれば、高安定性と歩留りの向上が期待できる。
［従来の技術］
第８図は従来装量の回路構成例を示す図で１ｚ７方式の
変復調回路を示している。リードデータ（又はサーボク
ロック）はＶＦＯ回路１に入って安定な周波数のクロッ
ク（システムクロック）を発振する。このシステムクロ
ックはそれぞれ１／ａ分周器２及び１ｚ２分周器３に入
力される。このシステムクロック周波数を例えば１０８
ＭＨｚとすると、１ｚ３分周器２からは３６ＭＨｚのり
°ロックが、１ｚ２分周器３からは５４ＭＨｚのクロッ
クがそれぞれ出力される。
変復調回路を示している。リードデータ（又はサーボク
ロック）はＶＦＯ回路１に入って安定な周波数のクロッ
ク（システムクロック）を発振する。このシステムクロ
ックはそれぞれ１／ａ分周器２及び１ｚ２分周器３に入
力される。このシステムクロック周波数を例えば１０８
ＭＨｚとすると、１ｚ３分周器２からは３６ＭＨｚのり
°ロックが、１ｚ２分周器３からは５４ＭＨｚのクロッ
クがそれぞれ出力される。
４は書込みデータ（ビットライトデータ）を受ける２ビ
ツト構成の第１のシフトレジスタ、５は変調後の書込み
データ（フードリードデータ）を受ける３ビツト構成の
第２のシフトレジスタ、６はこれら第１及び第２のシフ
トレジスタ４．５のパラレルデータを受けて変復調を行
う変復調器である。７は１ｚ３分周ｉ？！！２及び１ｚ
２分周器３の出力を受けるＡＮＤゲートで、その出力は
第１及び第２のシフトレジスタ４．６にパラレルロード
信号として与えられる。そして、第１のシフトレジスタ
４のシフトクロックとしては１ｚ３分周器２の出力が用
いられ、第２のシフトレジスタ５のシフトクロックとし
ては１ｚ２分周器３の出力が用いられる。
ツト構成の第１のシフトレジスタ、５は変調後の書込み
データ（フードリードデータ）を受ける３ビツト構成の
第２のシフトレジスタ、６はこれら第１及び第２のシフ
トレジスタ４．５のパラレルデータを受けて変復調を行
う変復調器である。７は１ｚ３分周ｉ？！！２及び１ｚ
２分周器３の出力を受けるＡＮＤゲートで、その出力は
第１及び第２のシフトレジスタ４．６にパラレルロード
信号として与えられる。そして、第１のシフトレジスタ
４のシフトクロックとしては１ｚ３分周器２の出力が用
いられ、第２のシフトレジスタ５のシフトクロックとし
ては１ｚ２分周器３の出力が用いられる。
このように構成された装置のデータ書込時の動作につい
て説明する。システムクロックと同期したビットライト
データは第１のシフトレジスタ４に入力される。入力さ
れたデータは、１ｚ３分周器２・の出力でシフトされビ
ット０とビット１にそれぞれ２ピツト分のデータが格納
される。この２ピツト分のデータは、１ｚ３分周器２と
１ｚ２分周器３の出力クロックが共に１″になった瞬間
のＡＮＤゲート７の出力（パラレルロード信号）で変復
調器６にロードされる。ロードされた２ビツトデータは
変ＩＩ器６で３ごットデータに変調され、リード／ライ
ト制御信号により出力され第２のシフトレジスタ５に３
ビツトのパラレルデータとしてそれぞれコードＯ，コー
ド１．コード２に与えられる。与えられたパラレルデー
タは、１ｚ２分周器３の出力（シフトクロック）により
シフトされ３ビツトのライトデータ（５４Ｍ）−１ｚ
＞として出力される。
て説明する。システムクロックと同期したビットライト
データは第１のシフトレジスタ４に入力される。入力さ
れたデータは、１ｚ３分周器２・の出力でシフトされビ
ット０とビット１にそれぞれ２ピツト分のデータが格納
される。この２ピツト分のデータは、１ｚ３分周器２と
１ｚ２分周器３の出力クロックが共に１″になった瞬間
のＡＮＤゲート７の出力（パラレルロード信号）で変復
調器６にロードされる。ロードされた２ビツトデータは
変ＩＩ器６で３ごットデータに変調され、リード／ライ
ト制御信号により出力され第２のシフトレジスタ５に３
ビツトのパラレルデータとしてそれぞれコードＯ，コー
ド１．コード２に与えられる。与えられたパラレルデー
タは、１ｚ２分周器３の出力（シフトクロック）により
シフトされ３ビツトのライトデータ（５４Ｍ）−１ｚ
＞として出力される。
次に読出し時の動作について説明する。システムクロッ
クと同期して読出されたフードリードデータは、第２の
シフトレジスタ５に入力される。
クと同期して読出されたフードリードデータは、第２の
シフトレジスタ５に入力される。
入力されたデータは、１ｚ２分周器３の出力クロックに
よりシフトされ、コード０．コード１．コード２にそれ
ぞれ３ピツト分のデータが格納される。この３ピツト分
のデータは、１ｚ３分周器２と１ｚ２分周器３の出力ク
ロックが共に“１″になった瞬間のＡＮＤゲート７の出
力（パラレルロード信号）で変復ｗ４器６にロードされ
る。ロードされた３ビツトデータは変復調器６で２ピッ
１−データに復調され、リード／ライト制御信号により
出力され第１のシフトレジスタ４に２ビツトのパラレル
データとしてそれぞれビット０．ビット１に与えられる
。与えられたパラレルデータは、１／３分周器２の出力
（シフトクロック）によりシフトされ２ビツトのリード
データ（３６ＭＨｚ ）として出力される。
よりシフトされ、コード０．コード１．コード２にそれ
ぞれ３ピツト分のデータが格納される。この３ピツト分
のデータは、１ｚ３分周器２と１ｚ２分周器３の出力ク
ロックが共に“１″になった瞬間のＡＮＤゲート７の出
力（パラレルロード信号）で変復ｗ４器６にロードされ
る。ロードされた３ビツトデータは変復調器６で２ピッ
１−データに復調され、リード／ライト制御信号により
出力され第１のシフトレジスタ４に２ビツトのパラレル
データとしてそれぞれビット０．ビット１に与えられる
。与えられたパラレルデータは、１／３分周器２の出力
（シフトクロック）によりシフトされ２ビツトのリード
データ（３６ＭＨｚ ）として出力される。
［発明が解決しようとする問題点］
従、来装置の場合、第８図について詳述したように１／
２分周器出力を３ピツトシフトレジスタのシフトクロッ
クとして用い、１／３分周器出力を２ビツトシフトレジ
スタのシフトクロックとして用いる構成をとることによ
り２４−＋３ビツトの相互交換を可能としている。しか
しながら、従来の装置ではビットデータに対するクロッ
クとコードデータに対するクロックとの最小公倍数にあ
たるクロックをシステムクロックとする必要があった。
２分周器出力を３ピツトシフトレジスタのシフトクロッ
クとして用い、１／３分周器出力を２ビツトシフトレジ
スタのシフトクロックとして用いる構成をとることによ
り２４−＋３ビツトの相互交換を可能としている。しか
しながら、従来の装置ではビットデータに対するクロッ
クとコードデータに対するクロックとの最小公倍数にあ
たるクロックをシステムクロックとする必要があった。
第８図の場合を例にとればビットデータに対するクロッ
ク３６ Ｍ Ｈｚとコードデータに対するクロック５４
ＭＨ２の最小公倍数である１０８Ｍ！−１ｚの原発缶周
波数をシステムクロックとして用いる必要があり、この
１０８ＭＨｚに耐えられるＶＦＯ回路を準備する必要が
あった。１０８Ｍ１−１ｚ程度でも安定に動作するＶＦ
Ｏ回路を得ることば回能であり、実現しても発振周波数
が不安定になってしまう。
ク３６ Ｍ Ｈｚとコードデータに対するクロック５４
ＭＨ２の最小公倍数である１０８Ｍ！−１ｚの原発缶周
波数をシステムクロックとして用いる必要があり、この
１０８ＭＨｚに耐えられるＶＦＯ回路を準備する必要が
あった。１０８Ｍ１−１ｚ程度でも安定に動作するＶＦ
Ｏ回路を得ることば回能であり、実現しても発振周波数
が不安定になってしまう。
本発明はこのような点に鑑みてなされたものであって、
ＶＦＯ回路の発振周波数を低減して発振の安定化を図る
ことのできるデータの変復調装置を提供することを目的
としている。
ＶＦＯ回路の発振周波数を低減して発振の安定化を図る
ことのできるデータの変復調装置を提供することを目的
としている。
［問題点を解決するための手段］
第１図は本発明の原理構成図である。図において、１１
はリードデータ或いはザーボクロックを受けてシステム
クロックを作成するシステムクロック作成回路、１２は
該システムクロック作成回路１１の出力クロックを受け
て３パルスのうら１パルスをマスクする１パルスマスク
回路、１３はリードデータ或いはライトデータを１パル
スマスク回路１２の出力クロック或いはシステムクロッ
クに従って変調或いは＃！１調する変ｍ調回路である。
はリードデータ或いはザーボクロックを受けてシステム
クロックを作成するシステムクロック作成回路、１２は
該システムクロック作成回路１１の出力クロックを受け
て３パルスのうら１パルスをマスクする１パルスマスク
回路、１３はリードデータ或いはライトデータを１パル
スマスク回路１２の出力クロック或いはシステムクロッ
クに従って変調或いは＃！１調する変ｍ調回路である。
変復調回路１３にはシステムクロックと１パルスマスク
回路１２の出力がそれぞれシフトクロックとして入って
いる。
回路１２の出力がそれぞれシフトクロックとして入って
いる。
［作用］
本発明は、第８図の従来例において２ビツトシフトレジ
スタ４をシフトさせるのに１／３分周器２の出力クロッ
クを用いているが、２ビツトシフトさせるに必要なりロ
ックは必ずしも連続クロックでなくてもよく、例えば１
／２分周器３の出力クロックの３パルスのうら１パルス
を間引いた〈マスクした）ものを用いても効果は変わら
ないことを着目したものである。
スタ４をシフトさせるのに１／３分周器２の出力クロッ
クを用いているが、２ビツトシフトさせるに必要なりロ
ックは必ずしも連続クロックでなくてもよく、例えば１
／２分周器３の出力クロックの３パルスのうら１パルス
を間引いた〈マスクした）ものを用いても効果は変わら
ないことを着目したものである。
データ書込時においては、変復調回路１３にライトデー
タが入力され、１パルスマスク回路１２の出力（３パル
スのうち１パルスを間引いたもの）により変復調回路１
３内の２ビツトシフ１〜レジスタにセットされる。然る
後、内部の変調部で３ビツトデータに変換され、システ
ムクロックに同期して３ビツトの変調データとして出力
される。
タが入力され、１パルスマスク回路１２の出力（３パル
スのうち１パルスを間引いたもの）により変復調回路１
３内の２ビツトシフ１〜レジスタにセットされる。然る
後、内部の変調部で３ビツトデータに変換され、システ
ムクロックに同期して３ビツトの変調データとして出力
される。
一方、データ読出時においては、変復調回路１３にリー
ドデータが入力され、システムクロックにより変復調回
路１３内の３ビツトシフトレジスタにセットされる。然
る復、内部の変調部で２ビツトデータに復元され、１パ
ルスマスク回路１２の出力クロックに同期して２ビツト
の変調データとして出力される。
ドデータが入力され、システムクロックにより変復調回
路１３内の３ビツトシフトレジスタにセットされる。然
る復、内部の変調部で２ビツトデータに復元され、１パ
ルスマスク回路１２の出力クロックに同期して２ビツト
の変調データとして出力される。
このように、本発明によればシステムクロックと該シス
テムクロックの３パルスのうち１パルス間引いたクロッ
クを交互に変復調回路１３のシフトクロックとして用い
ているため１／２分周器を必要としない。従って、その
カシステ。ムクロックの周波数を下げることができ、シ
ステムクロック゛作成回路１１の安定ｊヒに貢献する。
テムクロックの３パルスのうち１パルス間引いたクロッ
クを交互に変復調回路１３のシフトクロックとして用い
ているため１／２分周器を必要としない。従って、その
カシステ。ムクロックの周波数を下げることができ、シ
ステムクロック゛作成回路１１の安定ｊヒに貢献する。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す構成ブロック図である
。第１図、第８図と同一のものは同一の符号を付して示
す。ＶＦＯ回路１の出力（システムクロック）は１ｚ３
分周器２及び１パルスマスク回路１２に入り、１ｚ３分
周器２の出力はパラレルロード信号として第１及び第２
のシフトレジスタ４，５に入っている。１パルスマスク
回路１２の出力はシフトクロックとして第１のシフトレ
ジスタ４に入り、システムクロックはシフトクロックと
して第２のシフトレジスタ５に入っている。
。第１図、第８図と同一のものは同一の符号を付して示
す。ＶＦＯ回路１の出力（システムクロック）は１ｚ３
分周器２及び１パルスマスク回路１２に入り、１ｚ３分
周器２の出力はパラレルロード信号として第１及び第２
のシフトレジスタ４，５に入っている。１パルスマスク
回路１２の出力はシフトクロックとして第１のシフトレ
ジスタ４に入り、システムクロックはシフトクロックと
して第２のシフトレジスタ５に入っている。
変復調回路１３は、第１及び第２のシフトレジスタ４．
５及び変Ｗ１ｗ４器６より構成され、システムクロック
作成回路１１はＶＦＯ回路１よりなっている。このよう
に構成された装置の動作を説明すれば、以下の通りであ
る。
５及び変Ｗ１ｗ４器６より構成され、システムクロック
作成回路１１はＶＦＯ回路１よりなっている。このよう
に構成された装置の動作を説明すれば、以下の通りであ
る。
先ず、書込時（ライト時）の動作について、第３図のタ
イミングチャートを参照しながら説明する。ＶＦＯ回路
１で第３図（イ）に示すシステムクロック（コードデー
タシフトクロック）が作成される。１ｚ３分周器２はこ
のシステムクロックを受けて第３図（ハ）に示すような
パラレルロード信号を出力する。１パルスマスク回路１
２はシステムクロックを受けて３パルスのうち１パルス
をマスクした第３図（ロ）に示すようなビットデータシ
フトクロックゲートを作成する。このゲートを通過した
システムクロックは第１のシフトレジスタ４に入る。
イミングチャートを参照しながら説明する。ＶＦＯ回路
１で第３図（イ）に示すシステムクロック（コードデー
タシフトクロック）が作成される。１ｚ３分周器２はこ
のシステムクロックを受けて第３図（ハ）に示すような
パラレルロード信号を出力する。１パルスマスク回路１
２はシステムクロックを受けて３パルスのうち１パルス
をマスクした第３図（ロ）に示すようなビットデータシ
フトクロックゲートを作成する。このゲートを通過した
システムクロックは第１のシフトレジスタ４に入る。
第１のシフトレジスタ４には、第３図（ニ）に示すビッ
トライトデータが入力されており、このビットライトデ
ータは°シフトクロックによりシフトされ、ビットレジ
スタ１，０に第３図（ホ）。
トライトデータが入力されており、このビットライトデ
ータは°シフトクロックによりシフトされ、ビットレジ
スタ１，０に第３図（ホ）。
（へ）に示すように格納される。次にパラレルロード信
号により変復調器６にロードされ、該変復調器６はライ
ト制御信号により２ビツト→３ビツトの変換を行い、第
２のシフトレジスタ５に３ビ゛ツトデータを出力する。
号により変復調器６にロードされ、該変復調器６はライ
ト制御信号により２ビツト→３ビツトの変換を行い、第
２のシフトレジスタ５に３ビ゛ツトデータを出力する。
この３ビツトデータは次のパラレルロード信号により各
コードレジスタ２゜１．０に第３図（ト）、（チ）、（
す）に示すように取込まれた後、システムクロックによ
り３ビツトシフトされ、コードライトデータ（変調デー
タ）として出力される。
コードレジスタ２゜１．０に第３図（ト）、（チ）、（
す）に示すように取込まれた後、システムクロックによ
り３ビツトシフトされ、コードライトデータ（変調デー
タ）として出力される。
次に読出時（リード時）の動作について、第４図のタイ
ミングチャートを参照しながら説明する。
ミングチャートを参照しながら説明する。
この場合には、第２のシフトレジスタ５に入力された第
４図（ニ）に示すコードリードデータは、第４図（イ）
に示すシステムクロックにより３ビツトシフトされる。
４図（ニ）に示すコードリードデータは、第４図（イ）
に示すシステムクロックにより３ビツトシフトされる。
この結果、コードレジスタ２゜１、Ｏには第４図（ホ）
、（へ）、（ト）に示すようにデータが格納される。然
る後、第４図（ハ）に示すパラレルロード信号により変
復調器６にロードされる。変復調器６は３ビツト→２ビ
ツトの復調変換を行い、リード制御信号により変換結果
を第１のシフトレジスタ４に与える。このデータは次の
パラレルロード信号により各ピットレジスタ１，０に第
４図（チ）、（す）に示すように取込まれた後、ビット
データシフトクロックによりシフトされ、ビットリード
データ（変調データ）として出力される。
、（へ）、（ト）に示すようにデータが格納される。然
る後、第４図（ハ）に示すパラレルロード信号により変
復調器６にロードされる。変復調器６は３ビツト→２ビ
ツトの復調変換を行い、リード制御信号により変換結果
を第１のシフトレジスタ４に与える。このデータは次の
パラレルロード信号により各ピットレジスタ１，０に第
４図（チ）、（す）に示すように取込まれた後、ビット
データシフトクロックによりシフトされ、ビットリード
データ（変調データ）として出力される。
本発明によれば、システムクロックの周波数は例えば５
４ Ｍ Ｉｎ ｚで足りる（第８図の従来例の場合は１
０８Ｍｔ−１ｚ）の７−１ＶＦＯ回路１の安定化が図れ
歩留りの向上が期待できる。
４ Ｍ Ｉｎ ｚで足りる（第８図の従来例の場合は１
０８Ｍｔ−１ｚ）の７−１ＶＦＯ回路１の安定化が図れ
歩留りの向上が期待できる。
第５図は本発明の他の実施例を示す構成ブロック図であ
る。図に示す実施例は、１パルスマスク回路１２を、１
ｚ３分周器２の出力を受けるディレィ回路２１と１ｚ３
分周器２の出力とディレィ回路２１の出力を受けるＯＲ
ゲート２２で構成し、オアゲート２２の出力をとットデ
ータシフトクロックとしたもので３パルスのうちの１パ
ルスを間引く回路としては、第２図に示す１パルスマス
ク回路１２と等価である。第６図に書込時のタイミング
チャートを、第７図に読出時のタイミングチャートを示
す。この回路の動作は第２図に示すそれと同一であるの
で詳Ｉ［Ｉな説明は省略する。
る。図に示す実施例は、１パルスマスク回路１２を、１
ｚ３分周器２の出力を受けるディレィ回路２１と１ｚ３
分周器２の出力とディレィ回路２１の出力を受けるＯＲ
ゲート２２で構成し、オアゲート２２の出力をとットデ
ータシフトクロックとしたもので３パルスのうちの１パ
ルスを間引く回路としては、第２図に示す１パルスマス
ク回路１２と等価である。第６図に書込時のタイミング
チャートを、第７図に読出時のタイミングチャートを示
す。この回路の動作は第２図に示すそれと同一であるの
で詳Ｉ［Ｉな説明は省略する。
°［発明の効果１
以上詳細に説明したように、本発明によれば、２ビツト
のシフトレジスタと３ビツトのシフトレジスタを動作さ
せるシフトクロックを、２ビツトのシフトレジスタ用に
ついては３パルスのうち１パルスをマスクするようにし
てシフトクロックを共用化したもので、ＶＦ○回路の発
振周波数を従来よりも低減でき、ＶＦＯ回路の安定化と
歩留りの向上が図れる。
のシフトレジスタと３ビツトのシフトレジスタを動作さ
せるシフトクロックを、２ビツトのシフトレジスタ用に
ついては３パルスのうち１パルスをマスクするようにし
てシフトクロックを共用化したもので、ＶＦ○回路の発
振周波数を従来よりも低減でき、ＶＦＯ回路の安定化と
歩留りの向上が図れる。
第１図は本発明の原理構成図、第２図は本発明の一実施
例を示す構成ブロック図、第３図は書込ミングチャート
、第７図は続出時の各部の動作を ０示すタイミング
チャート、第８図は従来装置の回路構成例を示す図であ
る。 第１図において、 １１はシステムクロック作成回路、 １２は１パルスマスク回路、 １３は変復調回路である。 き
例を示す構成ブロック図、第３図は書込ミングチャート
、第７図は続出時の各部の動作を ０示すタイミング
チャート、第８図は従来装置の回路構成例を示す図であ
る。 第１図において、 １１はシステムクロック作成回路、 １２は１パルスマスク回路、 １３は変復調回路である。 き
Claims (3)
- （１）リードデータ或いはサーボクロックを受けてシス
テムクロックを作成するシステムクロック作成回路（１
１）と、 該システムクロック作成回路（１１）の出 力クロックを受けて３パルスのうち１パルスをマスクす
る１パルスマスク回路（１２）と、リードデータ或いは
ライトデータを１パル スマスク回路（１２）の出力クロック或いはシステムク
ロックに従って変調或いは復調する変復調回路（１３） とにより構成されてなるデータの変復調装置。 - （２）前記システムクロック作成回路（１１）として可
変周波数発振回路（ＶＦＯ）回路を用いたことを特徴と
する特許請求の範囲第１項記載のデータの変復調装置。 - （３）前記１パルスマスク回路（１２）として、ディレ
イ回路を用いたことを特徴とする特許請求の範囲第１項
記載のデータの変復調装置。
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|---|---|---|---|
| JP61292205A JPH061608B2 (ja) | 1986-12-08 | 1986-12-08 | デ−タの変復調装置 |
| KR8713911A KR910002746B1 (en) | 1986-12-08 | 1987-12-07 | Data modulation and demodulation system for magnetic recording system |
| DE3789815T DE3789815T2 (de) | 1986-12-08 | 1987-12-08 | Datenmodulations- und Demodulationssystem für ein magnetisches Aufzeichnungssystem. |
| DE3751898T DE3751898T2 (de) | 1986-12-08 | 1987-12-08 | Datenmodulations- und Demodulationssystem für ein magnetisches Aufzeichnungssystem |
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| EP93114259A EP0583014B1 (en) | 1986-12-08 | 1987-12-08 | Data modulation and demodulation system for magnetic recording system |
| EP92122077A EP0536816B1 (en) | 1986-12-08 | 1987-12-08 | Data modulation and demodulation system for magnetic recording system |
| DE3789050T DE3789050T2 (de) | 1986-12-08 | 1987-12-08 | Datenmodulations- und Demodulationssystem für ein magnetisches Aufzeichnungssystem. |
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| JPH061608B2 JPH061608B2 (ja) | 1994-01-05 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270714A (en) * | 1989-09-08 | 1993-12-14 | Fujitsu Limited | Encoding and decoding circuit for run-length-limited coding |
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Families Citing this family (17)
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|---|---|---|---|---|
| US4823209A (en) * | 1987-11-05 | 1989-04-18 | Magnetic Peripherals Inc. | 1,7,2,3 Encoding/decoding employing 3/2 frequency division |
| JPH01286626A (ja) * | 1988-01-18 | 1989-11-17 | Hitachi Ltd | データ符号化方式 |
| US5184125A (en) * | 1989-06-28 | 1993-02-02 | Digital Equipment Corporation | Data encoding and demodulation system |
| CA2016957A1 (en) * | 1989-06-28 | 1990-12-28 | Lih-Jyh Weng | Data encoding and demodulation system |
| US4964107A (en) * | 1990-03-14 | 1990-10-16 | International Business Machines Corporation | Relative timing precompensation of high-speed pulse signals for digital magnetic recoding |
| US6906700B1 (en) | 1992-03-05 | 2005-06-14 | Anascape | 3D controller with vibration |
| US6222525B1 (en) | 1992-03-05 | 2001-04-24 | Brad A. Armstrong | Image controllers with sheet connected sensors |
| JPH0828965B2 (ja) * | 1992-09-02 | 1996-03-21 | 日本電気株式会社 | 電圧変換回路 |
| US5424881A (en) | 1993-02-01 | 1995-06-13 | Cirrus Logic, Inc. | Synchronous read channel |
| JP3193810B2 (ja) * | 1993-08-31 | 2001-07-30 | 富士通株式会社 | 不揮発性半導体記憶装置及びその試験方法 |
| DE69327053T2 (de) * | 1993-09-21 | 2000-02-24 | St Microelectronics Srl | Hochfrequenz Dekodierer mit Pipeline-Struktur für lauflängenbegrenzte Daten |
| DE69330957T2 (de) * | 1993-11-10 | 2002-04-04 | St Microelectronics Srl | Programmierbarer RLL/NRZ-Dekoder für Einzel-/Doppel-Ausgangsdatenströme |
| US8674932B2 (en) | 1996-07-05 | 2014-03-18 | Anascape, Ltd. | Image controller |
| KR100370223B1 (ko) * | 2001-02-05 | 2003-02-05 | 삼성전자 주식회사 | 데이터 기록/재생 장치 및 그 방법과 데이터 부호화 방법 |
| US7526666B1 (en) * | 2006-09-06 | 2009-04-28 | Nvidia Corporation | Derived clock synchronization for reduced skew and jitter |
| US10298382B2 (en) * | 2016-06-23 | 2019-05-21 | Omnivision Technologies, Inc. | 1-16 and 1.5-7.5 frequency divider for clock synthesizer in digital systems |
| CN111405286B (zh) * | 2020-03-30 | 2023-11-03 | 沈阳航空产业技术研究院有限公司 | 一种自适应编解码双线信息传输方法和装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2444218C2 (de) * | 1974-09-16 | 1976-10-14 | Siemens Ag | Verfahren und anordnung zum darstellen von digitalen daten durch binaersignale |
| US3996613A (en) * | 1975-10-21 | 1976-12-07 | Sperry Rand Corporation | Data recording and transmission apparatus utilizing non-consecutive zero coding |
| US4348640A (en) * | 1980-09-25 | 1982-09-07 | Rockwell International Corporation | Divide by three clock divider with symmertical output |
| US4413251A (en) * | 1981-07-16 | 1983-11-01 | International Business Machines Corporation | Method and apparatus for generating a noiseless sliding block code for a (1,7) channel with rate 2/3 |
| WO1983001141A1 (en) * | 1981-09-25 | 1983-03-31 | FURUKAWA, Teruo; | Encoding and decoding system for binary data |
| US4488142A (en) * | 1981-12-31 | 1984-12-11 | International Business Machines Corporation | Apparatus for encoding unconstrained data onto a (1,7) format with rate 2/3 |
| US4503420A (en) * | 1982-05-07 | 1985-03-05 | Digital Equipment Corporation | Arrangement for encoding and decoding information signals |
| JPH07118657B2 (ja) * | 1985-04-15 | 1995-12-18 | 三菱電機株式会社 | ２進デ−タ符号化及び復号化方式 |
| US4688016A (en) * | 1985-06-13 | 1987-08-18 | International Business Machines Corporation | Byte-wide encoder and decoder system for RLL (1,7) code |
| US4675652A (en) * | 1986-04-11 | 1987-06-23 | Quantum Corporation | Integrated encoder decoder for variable length, zero run length limited codes |
-
1986
- 1986-12-08 JP JP61292205A patent/JPH061608B2/ja not_active Expired - Fee Related
-
1987
- 1987-12-07 KR KR8713911A patent/KR910002746B1/ko not_active IP Right Cessation
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- 1987-12-08 EP EP93114259A patent/EP0583014B1/en not_active Expired - Lifetime
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- 1987-12-08 DE DE3751898T patent/DE3751898T2/de not_active Expired - Fee Related
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270714A (en) * | 1989-09-08 | 1993-12-14 | Fujitsu Limited | Encoding and decoding circuit for run-length-limited coding |
| JP2002362607A (ja) * | 2001-06-06 | 2002-12-18 | Japan Crown Cork Co Ltd | 容器蓋 |
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