JP2004214932A - クロック信号再生ｐｌｌ回路 - Google Patents
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Abstract
【課題】記録媒体への記録方式の多様化や再生装置の高倍速化に伴う入力信号の転送レートの多様化・高速化に対応することができるクロック信号再生ＰＬＬ回路を提供すること。
【解決手段】本発明では、アナログ／ディジタル変換手段と位相誤差信号生成手段とデシメーション手段と平滑手段とデルタシグマ変調手段とディジタル／アナログ変換手段と発振手段とでＰＬＬ回路を形成し、前記位相誤差信号生成手段、前記デシメーション手段、前記平滑手段、前記デルタシグマ変調手段、及び前記ディジタル／アナログ変換手段を再生したクロック信号に同期させて動作させることにした。
【選択図】 図１
【解決手段】本発明では、アナログ／ディジタル変換手段と位相誤差信号生成手段とデシメーション手段と平滑手段とデルタシグマ変調手段とディジタル／アナログ変換手段と発振手段とでＰＬＬ回路を形成し、前記位相誤差信号生成手段、前記デシメーション手段、前記平滑手段、前記デルタシグマ変調手段、及び前記ディジタル／アナログ変換手段を再生したクロック信号に同期させて動作させることにした。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号再生ＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
近年、音声や画像や文書などの大量のデータを記録しておくために光ディスク記録媒体や光磁気ディスク記録媒体などの記録媒体が利用されている。これらの記録媒体には、データをＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）などによってチャネルコーディングした無線周波数帯のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号で記録している。
【０００３】
そのため、記録媒体に書込まれたＲＦ信号からデータを再生する場合には、専用の再生装置を使用していた。
【０００４】
そして、再生装置においては、ＲＦ信号からデータを正確に再生するために、内部の処理回路を同期させて動作させるためのクロック信号をＲＦ信号から再生する必要があり、そのための回路としてクロック信号再生ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路が設けられていた。
【０００５】
このクロック信号再生ＰＬＬ回路としては、従来から複数種類のものが提案されてきているが、その中でも図４に示すクロック信号再生ＰＬＬ回路１０１は、温度変化に起因するドリフトの影響を受けず、オフセット補正を行わないでも安定した動作を行う回路として注目されている（たとえば、特許文献１参照。）。
【０００６】
このクロック信号再生ＰＬＬ回路１０１は、図４に示すように、アナログ／ディジタル変換手段１０２と位相誤差信号生成手段１０３と平滑手段１０４とディジタル／アナログ変換手段１０５と発振手段１０６とをループ状に接続して構成している。
【０００７】
そして、クロック信号再生ＰＬＬ回路１０１では、次のようにして入力信号Ｓ１０１からクロック信号Ｓ１０６を再生している。
【０００８】
まず、クロック信号再生ＰＬＬ回路１０１は、アナログ／ディジタル変換手段１０２において、クロック信号Ｓ１０６でサンプリングした入力信号Ｓ１０１をディジタル化することによってディジタル入力信号Ｓ１０２に変換する。
【０００９】
次に、位相誤差信号生成手段１０３において、２個の連続したディジタル入力信号Ｓ１０２に基づいて入力信号Ｓ１０１とクロック信号Ｓ１０６との位相誤差をディジタル的に算出することでディジタル位相誤差信号Ｓ１０３を生成する。
【００１０】
次に、平滑手段１０４において、ディジタル位相誤差信号Ｓ１０３を平滑化することによって平滑位相誤差信号Ｓ１０４を生成する。
【００１１】
次に、ディジタル／アナログ変換手段１０５において、平滑位相誤差信号Ｓ１０４をアナログ化することによってアナログ位相誤差信号Ｓ１０５に変換する。
【００１２】
最後に、発振手段１０６において、アナログ位相誤差信号Ｓ１０５の電圧に応じた周波数で発振することによってクロック信号Ｓ１０６を発生する。このクロック信号Ｓ１０６は、再びアナログ／ディジタル変換手段１０２にサンプリング信号として入力される。
【００１３】
このように、クロック信号再生ＰＬＬ回路１０１は、入力信号Ｓ１０１とクロック信号Ｓ１０６とを直接比較することによって位相誤差を検出するのではなく、位相誤差信号生成手段１０３において、アナログ／ディジタル変換手段１０２で連続してディジタル化されたディジタル入力信号Ｓ１０２に基づいて入力信号Ｓ１０１とクロック信号Ｓ１０６との位相誤差をディジタル的に算出している点に特徴があり、これにより、温度変化に起因するドリフトの影響を受けず、オフセット補正を行わないでも安定した動作を行えるようにしている。
【００１４】
【特許文献１】
特開平８−１５４０５３号公報
【００１５】
【発明が解決しようとする課題】
ところが、近年においては、記録媒体への記録方式が多様化されるとともに再生装置が高倍速化され、それに伴って、入力信号Ｓ１０１の転送レートが多様化・高速化されてきており、かかる入力信号Ｓ１０１の転送レートの多様化・高速化に従来のクロック信号再生ＰＬＬ回路１０１では対応することができなくなるおそれがあった。
【００１６】
すなわち、従来のクロック信号再生ＰＬＬ回路１０１にあっては、入力信号Ｓ１０１を各手段で順次処理してクロック信号Ｓ１０６を再生するように構成しているため、入力信号Ｓ１０１の転送レートが予め決まった所定の範囲内の場合に最適な特性を得られる構成となっており、入力信号の転送レートが一定となるＣＬＶ（ＣｏｎｓｔａｎｔＬｉｎｅａｒ Ｖｅｌｏｃｉｔｙ）方式で記録された記録媒体の再生には適するものの、入力信号の転送レートが変化するＣＡＶ（Ｃｏｎｓｔａｎｔ Ａｎｇｕｌａｒ Ｖｅｌｏｃｉｔｙ）方式などの他の方式で記録された記録媒体の再生には適しておらず、記録媒体への記録方式の多様化に伴って入力信号の転送レートが多様化した場合に対応することができないおそれがあった。
【００１７】
また、従来のクロック信号再生ＰＬＬ回路１０１にあっては、ディジタル／アナログ変換手段１０５において多ビットのディジタル信号を高振幅のアナログ信号に高速度で変換しなければならないため、高速動作可能なＤ／Ａコンバータで一旦小振幅のアナログ信号に変換した後に、増幅器で高振幅のアナログ信号に増幅せざるを得ず、ディジタル／アナログ変換手段１０５の回路規模が増大していた。
【００１８】
しかも、再生装置の高倍速化に伴って入力信号の転送レートが高速化した場合には、さらにディジタル／アナログ変換手段１０５を構成するＤ／Ａコンバータに負担がかかることになり、市販のＤ／Ａコンバータを使用することができなくなって専用のＤ／Ａコンバータを開発する必要が生じ、そのために多大な労力や時間を要するおそれがあった。
【００１９】
【課題を解決するための手段】
そこで、請求項１に係る本発明では、再生クロック信号でサンプリングした入力信号をディジタル入力信号に変換するためのアナログ／ディジタル変換手段と、２個の連続した前記ディジタル入力信号に基づいて前記入力信号と前記クロック信号との位相誤差をディジタル的に算出することによってディジタル位相誤差信号を生成するための位相誤差信号生成手段と、前記ディジタル位相誤差信号の高域成分を除去することによって狭帯域位相誤差信号を生成するためのデシメーション手段と、前記狭帯域位相誤差信号を平滑化することによって平滑位相誤差信号を生成するための平滑手段と、前記平滑位相誤差信号をデルタシグマ変調することによって変調位相誤差信号に変換するためのデルタシグマ変調手段と、前記変調位相誤差信号をアナログ位相誤差信号に変換するためのディジタル／アナログ変換手段と、前記アナログ位相誤差信号に応じた周波数で発振することによってクロック信号を発生するための発振手段とを具備し、前記位相誤差信号生成手段、前記デシメーション手段、前記平滑手段、前記デルタシグマ変調手段、及びディジタル／アナログ変換手段を前記クロック信号に同期させて動作させることにした。
【００２０】
また、請求項２に係る本発明では、請求項１に係る本発明において、前記クロック信号を分周することによって分周クロック信号を生成するための分周手段を具備するとともに、前記平滑手段と前記デルタシグマ変調手段と前記ディジタル／アナログ変換手段とを前記分周クロック信号に同期させて動作させることにした。
【００２１】
【発明の実施の形態】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２２】
本発明に係るクロック信号再生ＰＬＬ回路１は、入力信号Ｓ１からクロック信号Ｓ８を再生する回路であり、図１に示すように、アナログ／ディジタル変換手段２と位相誤差信号生成手段３とデシメーション手段４と平滑手段５とデルタシグマ変調手段６とディジタル／アナログ変換手段７と発振手段８とを順に接続するとともに、再生したクロック信号Ｓ８をサンプリング信号としてアナログ／ディジタル変換手段２に入力することによって各手段を閉ループ状に接続している。なお、アナログ／ディジタル変換手段２に入力される入力信号Ｓ１は、記録媒体から読出したＲＦ信号に波形等価処理や自動ゲイン調節処理などを施したものである。
【００２３】
また、クロック信号再生ＰＬＬ回路１は、再生したクロック信号Ｓ８を同期信号として位相誤差信号生成手段３に入力するとともに、分周手段９を介して同期信号としてデシメーション手段４、平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７に入力している。
【００２４】
このクロック信号再生ＰＬＬ回路１を構成する各手段の機能や構造について説明すると、アナログ／ディジタル変換手段２は、クロック信号再生ＰＬＬ回路１で再生したクロック信号Ｓ８で入力信号Ｓ１をサンプリングするとともに、サンプリングした入力信号Ｓ１をディジタル化することによってディジタル入力信号Ｓ２に変換するものであり、Ａ／Ｄコンバータを使用している。
【００２５】
また、位相誤差信号生成手段３は、アナログ／ディジタル変換手段２で連続してディジタル化されたディジタル入力信号Ｓ２に基づいて入力信号Ｓ１とクロック信号Ｓ８との位相誤差をディジタル的に算出することによってディジタル位相誤差信号Ｓ３を生成するものであり（なお、位相誤差の具体的な算出方法については、たとえば特開平８−１５４０５３号公報に記載されている周知の算出方法を利用することができる。）、演算処理回路で構成している。
【００２６】
また、デシメーション手段４は、位相誤差信号生成手段３で生成されたディジタル位相誤差信号Ｓ３の高域成分を除去して１／Ｍ倍の帯域に狭めることによって狭帯域位相誤差信号Ｓ４を生成するものであり、演算処理回路で構成している。
【００２７】
また、平滑手段５は、デシメーション手段４で生成された狭帯域位相誤差信号Ｓ４を平滑化することによって平滑位相誤差信号Ｓ５を生成するものであり、ループフィルタ回路で構成している。
【００２８】
また、デルタシグマ変調手段６は、平滑手段５で生成された平滑位相誤差信号Ｓ５をデルタシグマ変調することによって変調位相誤差信号Ｓ６に変換するものであり（なお、デルタシグマ変調の具体的な変調方法については、たとえば特開２００２−３１４４２５号公報に記載されている周知の変調方法を利用することができる。）、演算処理回路で構成している。
【００２９】
また、ディジタル／アナログ変換手段７は、デルタシグマ変調手段６で変調した変調位相誤差信号Ｓ６をアナログ化することによってアナログ位相誤差信号Ｓ７に変換するものであり、Ｄ／Ａコンバータを使用している。
【００３０】
また、発振手段８は、ディジタル／アナログ変換手段７で変換したアナログ位相誤差信号Ｓ７の電圧に応じた周波数で発振することによってクロック信号Ｓ８を生成するものであり、電圧制御型発振回路で構成している。
【００３１】
また、分周手段９は、クロック信号Ｓ８を１／Ｎに分周することによって分周クロック信号Ｓ９を生成するものであり、分周回路で構成している。
【００３２】
そして、クロック信号再生ＰＬＬ回路１は、次のようにして入力信号Ｓ１からクロック信号をＳ８を生成している。
【００３３】
まず、クロック信号再生ＰＬＬ回路１は、アナログ／ディジタル変換手段２において、入力信号Ｓ１をクロック信号Ｓ８でサンプリングするとともに、その入力信号Ｓ１をディジタル化することによってディジタル入力信号Ｓ２に変換する。
【００３４】
次に、位相誤差信号生成手段３において、２個の連続したディジタル入力信号Ｓ２に基づいて入力信号Ｓ１とクロック信号Ｓ８との位相誤差をディジタル的に算出することによってディジタル位相誤差信号Ｓ３を生成する。
【００３５】
次に、デシメーション手段４において、ディジタル位相誤差信号Ｓ３の帯域を１／Ｍに狭めることによって狭帯域位相誤差信号Ｓ４を生成する。
【００３６】
次に、平滑手段５において、狭帯域位相誤差信号Ｓ４を平滑化することによって平滑位相誤差信号Ｓ５を生成する。
【００３７】
次に、デルタシグマ変調手段６において、平滑位相誤差信号Ｓ５をデルタシグマ変調することによって変調位相誤差信号Ｓ６に変換する。
【００３８】
次に、ディジタル／アナログ変換手段７において、変調位相誤差信号Ｓ６をアナログ化することによってアナログ位相誤差信号Ｓ７に変換する。
【００３９】
最後に、発振手段８において、ディジタル／アナログ変換手段７で変換したアナログ位相誤差信号Ｓ７の電圧に応じた周波数で発振することによってクロック信号Ｓ８を生成する。
【００４０】
発振手段８で生成されたクロック信号Ｓ８は、アナログ／ディジタル変換手段２にサンプリング信号として入力されるとともに、位相誤差信号生成手段３に同期信号として入力される。また、クロック信号Ｓ８は、分周手段９に入力される。そして、分周手段９によってクロック信号Ｓ８を１／Ｎ分周した分周クロック信号Ｓ９は、デシメーション手段４、平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７に同期信号として入力される。
【００４１】
したがって、クロック信号再生ＰＬＬ回路１は、再生したクロック信号Ｓ８に同期させて位相誤差信号生成手段３、デシメーション手段４、平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７を動作させており、特に、平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７をクロック信号Ｓ８を１／Ｎに分周した分周クロック信号Ｓ９に同期させて動作させている。
【００４２】
そのため、クロック信号再生ＰＬＬ回路１は、ディジタル／アナログ変換手段２に入力される入力信号Ｓ１の転送レートが変化しても、クロック信号Ｓ８に同期して各手段が動作して、入力信号Ｓ１からクロック信号Ｓ８を良好に再生することができる。
【００４３】
このように、クロック信号再生ＰＬＬ回路１は、入力信号Ｓ１の転送レートが一定の場合に限られず、入力信号Ｓ１の転送レートが変化する場合であっても、良好にクロック信号Ｓ８の再生を行うことができ、これにより、再生装置の多様化に伴う転送レートの多様化にも良好に対応することができる。なお、上記したクロック信号再生ＰＬＬ回路１では、デルタシグマ変調手段６及びディジタル／アナログ変換手段７を分周クロック信号Ｓ９に同期させて動作させているが、クロック信号Ｓ８に同期させて動作させてもよい。
【００４４】
しかも、クロック信号再生ＰＬＬ回路１は、デシメーション手段４によって位相誤差信号の高域成分を除去して１／Ｍに帯域を狭めるとともに、デルタシグマ変調手段６によって位相誤差信号をデルタシグマ変調している。
【００４５】
そのため、クロック信号再生ＰＬＬ回路１は、ディジタル／アナログ変換手段７で処理する位相誤差信号のビット数を低減させることができ、ディジタル／アナログ変換手段７での処理の負担を軽減させることができるので、ディジタル／アナログ変換手段７を安価なＤ／Ａコンバータだけで構成することができ、ディジタル／アナログ変換手段７の回路規模を縮小することができ、また、専用のＤ／Ａコンバータを開発する労力や時間を省くことができる。
【００４６】
特に、クロック信号再生ＰＬＬ回路１は、デシメーション手段４で位相誤差信号の帯域を１／Ｍに狭めることによって、後続の平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７を低速で動作できるようにするとともに、クロック信号Ｓ８を１／Ｎに分周した分周クロック信号Ｓ９に同期させてこれらの平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７を動作させているため、ディジタル／アナログ変換手段７での処理の負担をより一層軽減させることができる。
【００４７】
これにより、クロック信号再生ＰＬＬ回路１は、ディジタル／アナログ変換手段７をより安価なＤ／Ａコンバータだけで構成することができる。
【００４８】
上記のクロック信号再生ＰＬＬ回路１では、ディジタル／アナログ変換手段７としてＤ／Ａコンバータを用いているが、ディジタル／アナログ変換手段７は、変調位相誤差信号Ｓ６をアナログ化することによってアナログ位相誤差信号Ｓ７に変換できればよく、図２に示すクロック信号再生ＰＬＬ回路１’のように、ディジタル／アナログ変換手段７’としてＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）回路を用いてもよい。この場合には、ＰＷＭ回路で変換するビット数ｍに応じて、分周クロック信号Ｓ９のクロック周波数の２ｍ倍以上のクロック周波数を有するクロック信号ＣＬＫ１が必要となる（たとえば、８ビット相当に変換するのであれば、分周クロック信号Ｓ９のクロック周波数の２８倍のクロック周波数を有するクロック信号が必要となる。）。Ｄ／Ａコンバータを使用する回路構成に対して高速クロックが必要となるものの、ロジック回路のみで回路を構成することができるので、回路構成を簡略化することができる。
【００４９】
また、上記のクロック信号再生ＰＬＬ回路１では、デルタシグマ変調手段６を用いているため、ディジタル／アナログ変換手段７で低ビットの信号を用いて高精度に発振手段８を制御できるようにしている。
【００５０】
これは、図３に示すクロック信号再生ＰＬＬ回路１’’のように、デルタシグマ変調手段６の前に平滑位相誤差信号Ｓ５をオーバーサンプリングするためのオーバーサンプリング手段１０を設け、オーバーサンプリングした平滑位相誤差信号Ｓ５’を用いてデルタシグマ変調手段６でデルタシグマ変調することで、デルタシグマ変調手段６のＳ／Ｎ比を向上させることができる。
【００５１】
かかる図３に示すクロック信号再生ＰＬＬ回路１’’では、平滑手段は分周クロック信号Ｓ９で演算し、クロック信号Ｓ８でＮ倍のオーバーサンプリング及びデルタシグマ変調を行い、クロック信号Ｓ８に対して２ｍ以上のクロック周波数のクロック信号ＣＬＫ２となるＰＷＭ回路でＰＬＬ回路を構成しており、ディジタル回路の構成を工夫することによって、回路構成を簡略化することができるととともに、Ｓ／Ｎ比を向上させることができる。
【００５２】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００５３】
すなわち、請求項１に係る本発明では、クロック信号再生ＰＬＬ回路を構成する位相誤差信号生成手段、デシメーション手段、平滑手段、デルタシグマ変調手段、及びディジタル／アナログ変換手段をクロック信号に同期させて動作させているため、入力信号の転送レートが一定の場合に限られず、入力信号の転送レートが変化する場合であっても、良好にクロック信号の再生を行うことができ、これにより、再生装置の多様化に伴う転送レートの多様化にも良好に対応することができる。
【００５４】
しかも、デシメーション手段によって位相誤差信号の帯域を１／Ｍに狭めるとともに、デルタシグマ変調手段によって位相誤差信号をデルタシグマ変調しているため、ディジタル／アナログ変換手段で処理する位相誤差信号のビット数を低減させることができ、ディジタル／アナログ変換手段での処理の負担を軽減させることができるので、ディジタル／アナログ変換手段を安価なＤ／Ａコンバータだけで構成することができ、ディジタル／アナログ変換手段の回路規模を縮小することができる。
【００５５】
また、請求項２に係る本発明では、クロック信号を１／Ｎに分周した分周クロック信号に同期させてデルタシグマ変調手段及びディジタル／アナログ変換手段を動作させているため、ディジタル／アナログ変換手段での処理の負担をより一層軽減させることができる。
【図面の簡単な説明】
【図１】本発明に係るクロック信号再生ＰＬＬ回路を示す説明図。
【図２】ディジタル／アナログ変換手段としてＰＷＭ回路を用いたクロック信号再生ＰＬＬ回路を示す説明図。
【図３】オーバーサンプリング手段を設けたクロック信号再生ＰＬＬ回路を示す説明図。
【図４】従来のクロック信号再生ＰＬＬ回路を示す説明図。
【符号の説明】
１ クロック信号再生ＰＬＬ回路
２ アナログ／ディジタル変換手段
３ 位相誤差信号生成手段
４ デシメーション手段
５ 平滑手段
６ デルタシグマ変調手段
７ ディジタル／アナログ変換手段
８ 発振手段
９ 分周手段
Ｓ１ 入力信号
Ｓ８ クロック信号
Ｓ９ 分周クロック信号
【発明の属する技術分野】
本発明は、クロック信号再生ＰＬＬ回路に関するものである。
【０００２】
【従来の技術】
近年、音声や画像や文書などの大量のデータを記録しておくために光ディスク記録媒体や光磁気ディスク記録媒体などの記録媒体が利用されている。これらの記録媒体には、データをＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）などによってチャネルコーディングした無線周波数帯のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号で記録している。
【０００３】
そのため、記録媒体に書込まれたＲＦ信号からデータを再生する場合には、専用の再生装置を使用していた。
【０００４】
そして、再生装置においては、ＲＦ信号からデータを正確に再生するために、内部の処理回路を同期させて動作させるためのクロック信号をＲＦ信号から再生する必要があり、そのための回路としてクロック信号再生ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路が設けられていた。
【０００５】
このクロック信号再生ＰＬＬ回路としては、従来から複数種類のものが提案されてきているが、その中でも図４に示すクロック信号再生ＰＬＬ回路１０１は、温度変化に起因するドリフトの影響を受けず、オフセット補正を行わないでも安定した動作を行う回路として注目されている（たとえば、特許文献１参照。）。
【０００６】
このクロック信号再生ＰＬＬ回路１０１は、図４に示すように、アナログ／ディジタル変換手段１０２と位相誤差信号生成手段１０３と平滑手段１０４とディジタル／アナログ変換手段１０５と発振手段１０６とをループ状に接続して構成している。
【０００７】
そして、クロック信号再生ＰＬＬ回路１０１では、次のようにして入力信号Ｓ１０１からクロック信号Ｓ１０６を再生している。
【０００８】
まず、クロック信号再生ＰＬＬ回路１０１は、アナログ／ディジタル変換手段１０２において、クロック信号Ｓ１０６でサンプリングした入力信号Ｓ１０１をディジタル化することによってディジタル入力信号Ｓ１０２に変換する。
【０００９】
次に、位相誤差信号生成手段１０３において、２個の連続したディジタル入力信号Ｓ１０２に基づいて入力信号Ｓ１０１とクロック信号Ｓ１０６との位相誤差をディジタル的に算出することでディジタル位相誤差信号Ｓ１０３を生成する。
【００１０】
次に、平滑手段１０４において、ディジタル位相誤差信号Ｓ１０３を平滑化することによって平滑位相誤差信号Ｓ１０４を生成する。
【００１１】
次に、ディジタル／アナログ変換手段１０５において、平滑位相誤差信号Ｓ１０４をアナログ化することによってアナログ位相誤差信号Ｓ１０５に変換する。
【００１２】
最後に、発振手段１０６において、アナログ位相誤差信号Ｓ１０５の電圧に応じた周波数で発振することによってクロック信号Ｓ１０６を発生する。このクロック信号Ｓ１０６は、再びアナログ／ディジタル変換手段１０２にサンプリング信号として入力される。
【００１３】
このように、クロック信号再生ＰＬＬ回路１０１は、入力信号Ｓ１０１とクロック信号Ｓ１０６とを直接比較することによって位相誤差を検出するのではなく、位相誤差信号生成手段１０３において、アナログ／ディジタル変換手段１０２で連続してディジタル化されたディジタル入力信号Ｓ１０２に基づいて入力信号Ｓ１０１とクロック信号Ｓ１０６との位相誤差をディジタル的に算出している点に特徴があり、これにより、温度変化に起因するドリフトの影響を受けず、オフセット補正を行わないでも安定した動作を行えるようにしている。
【００１４】
【特許文献１】
特開平８−１５４０５３号公報
【００１５】
【発明が解決しようとする課題】
ところが、近年においては、記録媒体への記録方式が多様化されるとともに再生装置が高倍速化され、それに伴って、入力信号Ｓ１０１の転送レートが多様化・高速化されてきており、かかる入力信号Ｓ１０１の転送レートの多様化・高速化に従来のクロック信号再生ＰＬＬ回路１０１では対応することができなくなるおそれがあった。
【００１６】
すなわち、従来のクロック信号再生ＰＬＬ回路１０１にあっては、入力信号Ｓ１０１を各手段で順次処理してクロック信号Ｓ１０６を再生するように構成しているため、入力信号Ｓ１０１の転送レートが予め決まった所定の範囲内の場合に最適な特性を得られる構成となっており、入力信号の転送レートが一定となるＣＬＶ（ＣｏｎｓｔａｎｔＬｉｎｅａｒ Ｖｅｌｏｃｉｔｙ）方式で記録された記録媒体の再生には適するものの、入力信号の転送レートが変化するＣＡＶ（Ｃｏｎｓｔａｎｔ Ａｎｇｕｌａｒ Ｖｅｌｏｃｉｔｙ）方式などの他の方式で記録された記録媒体の再生には適しておらず、記録媒体への記録方式の多様化に伴って入力信号の転送レートが多様化した場合に対応することができないおそれがあった。
【００１７】
また、従来のクロック信号再生ＰＬＬ回路１０１にあっては、ディジタル／アナログ変換手段１０５において多ビットのディジタル信号を高振幅のアナログ信号に高速度で変換しなければならないため、高速動作可能なＤ／Ａコンバータで一旦小振幅のアナログ信号に変換した後に、増幅器で高振幅のアナログ信号に増幅せざるを得ず、ディジタル／アナログ変換手段１０５の回路規模が増大していた。
【００１８】
しかも、再生装置の高倍速化に伴って入力信号の転送レートが高速化した場合には、さらにディジタル／アナログ変換手段１０５を構成するＤ／Ａコンバータに負担がかかることになり、市販のＤ／Ａコンバータを使用することができなくなって専用のＤ／Ａコンバータを開発する必要が生じ、そのために多大な労力や時間を要するおそれがあった。
【００１９】
【課題を解決するための手段】
そこで、請求項１に係る本発明では、再生クロック信号でサンプリングした入力信号をディジタル入力信号に変換するためのアナログ／ディジタル変換手段と、２個の連続した前記ディジタル入力信号に基づいて前記入力信号と前記クロック信号との位相誤差をディジタル的に算出することによってディジタル位相誤差信号を生成するための位相誤差信号生成手段と、前記ディジタル位相誤差信号の高域成分を除去することによって狭帯域位相誤差信号を生成するためのデシメーション手段と、前記狭帯域位相誤差信号を平滑化することによって平滑位相誤差信号を生成するための平滑手段と、前記平滑位相誤差信号をデルタシグマ変調することによって変調位相誤差信号に変換するためのデルタシグマ変調手段と、前記変調位相誤差信号をアナログ位相誤差信号に変換するためのディジタル／アナログ変換手段と、前記アナログ位相誤差信号に応じた周波数で発振することによってクロック信号を発生するための発振手段とを具備し、前記位相誤差信号生成手段、前記デシメーション手段、前記平滑手段、前記デルタシグマ変調手段、及びディジタル／アナログ変換手段を前記クロック信号に同期させて動作させることにした。
【００２０】
また、請求項２に係る本発明では、請求項１に係る本発明において、前記クロック信号を分周することによって分周クロック信号を生成するための分周手段を具備するとともに、前記平滑手段と前記デルタシグマ変調手段と前記ディジタル／アナログ変換手段とを前記分周クロック信号に同期させて動作させることにした。
【００２１】
【発明の実施の形態】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
【００２２】
本発明に係るクロック信号再生ＰＬＬ回路１は、入力信号Ｓ１からクロック信号Ｓ８を再生する回路であり、図１に示すように、アナログ／ディジタル変換手段２と位相誤差信号生成手段３とデシメーション手段４と平滑手段５とデルタシグマ変調手段６とディジタル／アナログ変換手段７と発振手段８とを順に接続するとともに、再生したクロック信号Ｓ８をサンプリング信号としてアナログ／ディジタル変換手段２に入力することによって各手段を閉ループ状に接続している。なお、アナログ／ディジタル変換手段２に入力される入力信号Ｓ１は、記録媒体から読出したＲＦ信号に波形等価処理や自動ゲイン調節処理などを施したものである。
【００２３】
また、クロック信号再生ＰＬＬ回路１は、再生したクロック信号Ｓ８を同期信号として位相誤差信号生成手段３に入力するとともに、分周手段９を介して同期信号としてデシメーション手段４、平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７に入力している。
【００２４】
このクロック信号再生ＰＬＬ回路１を構成する各手段の機能や構造について説明すると、アナログ／ディジタル変換手段２は、クロック信号再生ＰＬＬ回路１で再生したクロック信号Ｓ８で入力信号Ｓ１をサンプリングするとともに、サンプリングした入力信号Ｓ１をディジタル化することによってディジタル入力信号Ｓ２に変換するものであり、Ａ／Ｄコンバータを使用している。
【００２５】
また、位相誤差信号生成手段３は、アナログ／ディジタル変換手段２で連続してディジタル化されたディジタル入力信号Ｓ２に基づいて入力信号Ｓ１とクロック信号Ｓ８との位相誤差をディジタル的に算出することによってディジタル位相誤差信号Ｓ３を生成するものであり（なお、位相誤差の具体的な算出方法については、たとえば特開平８−１５４０５３号公報に記載されている周知の算出方法を利用することができる。）、演算処理回路で構成している。
【００２６】
また、デシメーション手段４は、位相誤差信号生成手段３で生成されたディジタル位相誤差信号Ｓ３の高域成分を除去して１／Ｍ倍の帯域に狭めることによって狭帯域位相誤差信号Ｓ４を生成するものであり、演算処理回路で構成している。
【００２７】
また、平滑手段５は、デシメーション手段４で生成された狭帯域位相誤差信号Ｓ４を平滑化することによって平滑位相誤差信号Ｓ５を生成するものであり、ループフィルタ回路で構成している。
【００２８】
また、デルタシグマ変調手段６は、平滑手段５で生成された平滑位相誤差信号Ｓ５をデルタシグマ変調することによって変調位相誤差信号Ｓ６に変換するものであり（なお、デルタシグマ変調の具体的な変調方法については、たとえば特開２００２−３１４４２５号公報に記載されている周知の変調方法を利用することができる。）、演算処理回路で構成している。
【００２９】
また、ディジタル／アナログ変換手段７は、デルタシグマ変調手段６で変調した変調位相誤差信号Ｓ６をアナログ化することによってアナログ位相誤差信号Ｓ７に変換するものであり、Ｄ／Ａコンバータを使用している。
【００３０】
また、発振手段８は、ディジタル／アナログ変換手段７で変換したアナログ位相誤差信号Ｓ７の電圧に応じた周波数で発振することによってクロック信号Ｓ８を生成するものであり、電圧制御型発振回路で構成している。
【００３１】
また、分周手段９は、クロック信号Ｓ８を１／Ｎに分周することによって分周クロック信号Ｓ９を生成するものであり、分周回路で構成している。
【００３２】
そして、クロック信号再生ＰＬＬ回路１は、次のようにして入力信号Ｓ１からクロック信号をＳ８を生成している。
【００３３】
まず、クロック信号再生ＰＬＬ回路１は、アナログ／ディジタル変換手段２において、入力信号Ｓ１をクロック信号Ｓ８でサンプリングするとともに、その入力信号Ｓ１をディジタル化することによってディジタル入力信号Ｓ２に変換する。
【００３４】
次に、位相誤差信号生成手段３において、２個の連続したディジタル入力信号Ｓ２に基づいて入力信号Ｓ１とクロック信号Ｓ８との位相誤差をディジタル的に算出することによってディジタル位相誤差信号Ｓ３を生成する。
【００３５】
次に、デシメーション手段４において、ディジタル位相誤差信号Ｓ３の帯域を１／Ｍに狭めることによって狭帯域位相誤差信号Ｓ４を生成する。
【００３６】
次に、平滑手段５において、狭帯域位相誤差信号Ｓ４を平滑化することによって平滑位相誤差信号Ｓ５を生成する。
【００３７】
次に、デルタシグマ変調手段６において、平滑位相誤差信号Ｓ５をデルタシグマ変調することによって変調位相誤差信号Ｓ６に変換する。
【００３８】
次に、ディジタル／アナログ変換手段７において、変調位相誤差信号Ｓ６をアナログ化することによってアナログ位相誤差信号Ｓ７に変換する。
【００３９】
最後に、発振手段８において、ディジタル／アナログ変換手段７で変換したアナログ位相誤差信号Ｓ７の電圧に応じた周波数で発振することによってクロック信号Ｓ８を生成する。
【００４０】
発振手段８で生成されたクロック信号Ｓ８は、アナログ／ディジタル変換手段２にサンプリング信号として入力されるとともに、位相誤差信号生成手段３に同期信号として入力される。また、クロック信号Ｓ８は、分周手段９に入力される。そして、分周手段９によってクロック信号Ｓ８を１／Ｎ分周した分周クロック信号Ｓ９は、デシメーション手段４、平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７に同期信号として入力される。
【００４１】
したがって、クロック信号再生ＰＬＬ回路１は、再生したクロック信号Ｓ８に同期させて位相誤差信号生成手段３、デシメーション手段４、平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７を動作させており、特に、平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７をクロック信号Ｓ８を１／Ｎに分周した分周クロック信号Ｓ９に同期させて動作させている。
【００４２】
そのため、クロック信号再生ＰＬＬ回路１は、ディジタル／アナログ変換手段２に入力される入力信号Ｓ１の転送レートが変化しても、クロック信号Ｓ８に同期して各手段が動作して、入力信号Ｓ１からクロック信号Ｓ８を良好に再生することができる。
【００４３】
このように、クロック信号再生ＰＬＬ回路１は、入力信号Ｓ１の転送レートが一定の場合に限られず、入力信号Ｓ１の転送レートが変化する場合であっても、良好にクロック信号Ｓ８の再生を行うことができ、これにより、再生装置の多様化に伴う転送レートの多様化にも良好に対応することができる。なお、上記したクロック信号再生ＰＬＬ回路１では、デルタシグマ変調手段６及びディジタル／アナログ変換手段７を分周クロック信号Ｓ９に同期させて動作させているが、クロック信号Ｓ８に同期させて動作させてもよい。
【００４４】
しかも、クロック信号再生ＰＬＬ回路１は、デシメーション手段４によって位相誤差信号の高域成分を除去して１／Ｍに帯域を狭めるとともに、デルタシグマ変調手段６によって位相誤差信号をデルタシグマ変調している。
【００４５】
そのため、クロック信号再生ＰＬＬ回路１は、ディジタル／アナログ変換手段７で処理する位相誤差信号のビット数を低減させることができ、ディジタル／アナログ変換手段７での処理の負担を軽減させることができるので、ディジタル／アナログ変換手段７を安価なＤ／Ａコンバータだけで構成することができ、ディジタル／アナログ変換手段７の回路規模を縮小することができ、また、専用のＤ／Ａコンバータを開発する労力や時間を省くことができる。
【００４６】
特に、クロック信号再生ＰＬＬ回路１は、デシメーション手段４で位相誤差信号の帯域を１／Ｍに狭めることによって、後続の平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７を低速で動作できるようにするとともに、クロック信号Ｓ８を１／Ｎに分周した分周クロック信号Ｓ９に同期させてこれらの平滑手段５、デルタシグマ変調手段６、及びディジタル／アナログ変換手段７を動作させているため、ディジタル／アナログ変換手段７での処理の負担をより一層軽減させることができる。
【００４７】
これにより、クロック信号再生ＰＬＬ回路１は、ディジタル／アナログ変換手段７をより安価なＤ／Ａコンバータだけで構成することができる。
【００４８】
上記のクロック信号再生ＰＬＬ回路１では、ディジタル／アナログ変換手段７としてＤ／Ａコンバータを用いているが、ディジタル／アナログ変換手段７は、変調位相誤差信号Ｓ６をアナログ化することによってアナログ位相誤差信号Ｓ７に変換できればよく、図２に示すクロック信号再生ＰＬＬ回路１’のように、ディジタル／アナログ変換手段７’としてＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）回路を用いてもよい。この場合には、ＰＷＭ回路で変換するビット数ｍに応じて、分周クロック信号Ｓ９のクロック周波数の２ｍ倍以上のクロック周波数を有するクロック信号ＣＬＫ１が必要となる（たとえば、８ビット相当に変換するのであれば、分周クロック信号Ｓ９のクロック周波数の２８倍のクロック周波数を有するクロック信号が必要となる。）。Ｄ／Ａコンバータを使用する回路構成に対して高速クロックが必要となるものの、ロジック回路のみで回路を構成することができるので、回路構成を簡略化することができる。
【００４９】
また、上記のクロック信号再生ＰＬＬ回路１では、デルタシグマ変調手段６を用いているため、ディジタル／アナログ変換手段７で低ビットの信号を用いて高精度に発振手段８を制御できるようにしている。
【００５０】
これは、図３に示すクロック信号再生ＰＬＬ回路１’’のように、デルタシグマ変調手段６の前に平滑位相誤差信号Ｓ５をオーバーサンプリングするためのオーバーサンプリング手段１０を設け、オーバーサンプリングした平滑位相誤差信号Ｓ５’を用いてデルタシグマ変調手段６でデルタシグマ変調することで、デルタシグマ変調手段６のＳ／Ｎ比を向上させることができる。
【００５１】
かかる図３に示すクロック信号再生ＰＬＬ回路１’’では、平滑手段は分周クロック信号Ｓ９で演算し、クロック信号Ｓ８でＮ倍のオーバーサンプリング及びデルタシグマ変調を行い、クロック信号Ｓ８に対して２ｍ以上のクロック周波数のクロック信号ＣＬＫ２となるＰＷＭ回路でＰＬＬ回路を構成しており、ディジタル回路の構成を工夫することによって、回路構成を簡略化することができるととともに、Ｓ／Ｎ比を向上させることができる。
【００５２】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００５３】
すなわち、請求項１に係る本発明では、クロック信号再生ＰＬＬ回路を構成する位相誤差信号生成手段、デシメーション手段、平滑手段、デルタシグマ変調手段、及びディジタル／アナログ変換手段をクロック信号に同期させて動作させているため、入力信号の転送レートが一定の場合に限られず、入力信号の転送レートが変化する場合であっても、良好にクロック信号の再生を行うことができ、これにより、再生装置の多様化に伴う転送レートの多様化にも良好に対応することができる。
【００５４】
しかも、デシメーション手段によって位相誤差信号の帯域を１／Ｍに狭めるとともに、デルタシグマ変調手段によって位相誤差信号をデルタシグマ変調しているため、ディジタル／アナログ変換手段で処理する位相誤差信号のビット数を低減させることができ、ディジタル／アナログ変換手段での処理の負担を軽減させることができるので、ディジタル／アナログ変換手段を安価なＤ／Ａコンバータだけで構成することができ、ディジタル／アナログ変換手段の回路規模を縮小することができる。
【００５５】
また、請求項２に係る本発明では、クロック信号を１／Ｎに分周した分周クロック信号に同期させてデルタシグマ変調手段及びディジタル／アナログ変換手段を動作させているため、ディジタル／アナログ変換手段での処理の負担をより一層軽減させることができる。
【図面の簡単な説明】
【図１】本発明に係るクロック信号再生ＰＬＬ回路を示す説明図。
【図２】ディジタル／アナログ変換手段としてＰＷＭ回路を用いたクロック信号再生ＰＬＬ回路を示す説明図。
【図３】オーバーサンプリング手段を設けたクロック信号再生ＰＬＬ回路を示す説明図。
【図４】従来のクロック信号再生ＰＬＬ回路を示す説明図。
【符号の説明】
１ クロック信号再生ＰＬＬ回路
２ アナログ／ディジタル変換手段
３ 位相誤差信号生成手段
４ デシメーション手段
５ 平滑手段
６ デルタシグマ変調手段
７ ディジタル／アナログ変換手段
８ 発振手段
９ 分周手段
Ｓ１ 入力信号
Ｓ８ クロック信号
Ｓ９ 分周クロック信号
Claims (2)
- 再生クロック信号でサンプリングした入力信号をディジタル入力信号に変換するためのアナログ／ディジタル変換手段と、
２個の連続した前記ディジタル入力信号に基づいて前記入力信号と前記クロック信号との位相誤差をディジタル的に算出することによってディジタル位相誤差信号を生成するための位相誤差信号生成手段と、
前記ディジタル位相誤差信号の高域成分を除去することによって狭帯域位相誤差信号を生成するためのデシメーション手段と、
前記狭帯域位相誤差信号を平滑化することによって平滑位相誤差信号を生成するための平滑手段と、
前記平滑位相誤差信号をデルタシグマ変調することによって変調位相誤差信号に変換するためのデルタシグマ変調手段と、
前記変調位相誤差信号をアナログ位相誤差信号に変換するためのディジタル／アナログ変換手段と、
前記アナログ位相誤差信号に応じた周波数で発振することによって再生クロック信号を発生するための発振手段と
を具備し、
前記位相誤差信号生成手段、前記デシメーション手段、前記平滑手段、前記デルタシグマ変調手段、及び前記ディジタル／アナログ変換手段を前記クロック信号に同期させて動作させる構成としたクロック信号再生ＰＬＬ回路。 - 前記クロック信号を分周することによって分周クロック信号を生成するための分周手段を具備するとともに、前記平滑手段と前記デルタシグマ変調手段と前記ディジタル／アナログ変換手段とを前記分周クロック信号に同期させて動作させることを特徴とする請求項１記載のクロック信号再生ＰＬＬ回路。
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