JPH07193564A - クロック再生装置および再生方法 - Google Patents
クロック再生装置および再生方法Info
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- JPH07193564A JPH07193564A JP34815493A JP34815493A JPH07193564A JP H07193564 A JPH07193564 A JP H07193564A JP 34815493 A JP34815493 A JP 34815493A JP 34815493 A JP34815493 A JP 34815493A JP H07193564 A JPH07193564 A JP H07193564A
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- 238000000034 method Methods 0.000 title claims description 15
- 238000011084 recovery Methods 0.000 claims description 15
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 4
- 230000010354 integration Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000001914 filtration Methods 0.000 claims 4
- 230000001172 regenerating effect Effects 0.000 claims 1
- 238000005070 sampling Methods 0.000 abstract description 6
- 239000000284 extract Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 装置の小型化，低価格化および低消費電力化
を可能とし、高速のシステムにおいても位相ジッタを小
さくできるクロック再生方式および再生回路を得る。 【構成】 タイミング抽出器１が入力されたデータから
このデータの速度に対応したタイミング信号を抽出し、
位相比較器２が再生クロックとの位相誤差を検出し、フ
ィルタ３により高周波ノイズの除去された位相誤差信号
を積分器４が積分する。ＲＯＭ５には正弦波形を再現す
るためのテーブルデータが記録されており、積分データ
をアドレスとして正弦波形のサンプリングデータが読み
出され、Ｄ／Ａコンバータ６によりアナログ信号に変換
される。フィルタ７で基本波とされたアナログ信号の再
生正弦波形は、コンパレータ８で基準電圧と比較され、
再生クロックとされる。このＰＬＬ回路による再生クロ
ックは、アナログ信号から生成されるため、速度の分解
能がFAST CLKの速度に規制されない。
を可能とし、高速のシステムにおいても位相ジッタを小
さくできるクロック再生方式および再生回路を得る。 【構成】 タイミング抽出器１が入力されたデータから
このデータの速度に対応したタイミング信号を抽出し、
位相比較器２が再生クロックとの位相誤差を検出し、フ
ィルタ３により高周波ノイズの除去された位相誤差信号
を積分器４が積分する。ＲＯＭ５には正弦波形を再現す
るためのテーブルデータが記録されており、積分データ
をアドレスとして正弦波形のサンプリングデータが読み
出され、Ｄ／Ａコンバータ６によりアナログ信号に変換
される。フィルタ７で基本波とされたアナログ信号の再
生正弦波形は、コンパレータ８で基準電圧と比較され、
再生クロックとされる。このＰＬＬ回路による再生クロ
ックは、アナログ信号から生成されるため、速度の分解
能がFAST CLKの速度に規制されない。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、クロック再生装置およ
び再生方法に関し、特に、ディジタル無線通信分野にお
けるクロック信号の再生装置および再生方法に関する。
び再生方法に関し、特に、ディジタル無線通信分野にお
けるクロック信号の再生装置および再生方法に関する。
【０００２】
【従来の技術】従来、この種のクロック再生回路にはカ
ウンタを使用したものがある。図６は従来のクロック再
生回路の一例を示すものである。このクロック再生回路
を構成する各部の機能において、タイミング抽出器１０
１は入力データよりタイミング信号を抽出し、位相比較
器１０２はタイミング信号と再生クロックとの位相誤差
に比例した電圧を出力する回路部である。ループフィル
タ１０３はローパス・フィルタであり、位相誤差電圧に
混入した高周波雑音成分を抑圧して出力する回路部であ
る。カウンタ１０６は計数器であり、FAST CLKのカウン
トにより再生ＣＬＫの周期を計数する。１ＣＯＮＴ１０
４はループフィルタ１０３から出力される位相誤差電圧
に従い、カウンタ１０６のカウント値を現在のカウント
値より増やすか減らすかという情報を出力する。カウン
ト値ＣＯＮＴ１０５は１ＣＯＮＴ１０４からの出力によ
り現在のカウンタ１０６のカウント値を補正すると同時
に、カウント値ＣＯＮＴ１０５からのタイミング信号に
従って補正後のカウント値をカウンタ１０６に対しロー
ドする。
ウンタを使用したものがある。図６は従来のクロック再
生回路の一例を示すものである。このクロック再生回路
を構成する各部の機能において、タイミング抽出器１０
１は入力データよりタイミング信号を抽出し、位相比較
器１０２はタイミング信号と再生クロックとの位相誤差
に比例した電圧を出力する回路部である。ループフィル
タ１０３はローパス・フィルタであり、位相誤差電圧に
混入した高周波雑音成分を抑圧して出力する回路部であ
る。カウンタ１０６は計数器であり、FAST CLKのカウン
トにより再生ＣＬＫの周期を計数する。１ＣＯＮＴ１０
４はループフィルタ１０３から出力される位相誤差電圧
に従い、カウンタ１０６のカウント値を現在のカウント
値より増やすか減らすかという情報を出力する。カウン
ト値ＣＯＮＴ１０５は１ＣＯＮＴ１０４からの出力によ
り現在のカウンタ１０６のカウント値を補正すると同時
に、カウント値ＣＯＮＴ１０５からのタイミング信号に
従って補正後のカウント値をカウンタ１０６に対しロー
ドする。
【０００３】上記の手順に基づきカウンタ１０６はデー
タと再生クロックの位相誤差情報に従ってカウント値を
変え、データ信号に対応するタイミング信号の位相をデ
ータ速度の１／Ｎのステップで追従する。この追従動作
はＰＬＬループの電圧制御発振器（ＶＣＯ）の役割を果
たし、入力データの速度に対応したクロックが再生され
る。
タと再生クロックの位相誤差情報に従ってカウント値を
変え、データ信号に対応するタイミング信号の位相をデ
ータ速度の１／Ｎのステップで追従する。この追従動作
はＰＬＬループの電圧制御発振器（ＶＣＯ）の役割を果
たし、入力データの速度に対応したクロックが再生され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の回路での再生クロックの速度の制御は、FAST CLKの
１クロックの幅により上限が限定される。即ちFAST CLK
をデータ速度のＮ倍のＣＬＫとした場合は、データ速度
の１／Ｎよりも細かいステップでクロックを再生させる
ことはできない。従って大容量のシステム等、データの
スピードが速くデータのシンボルレートとFAST CLKとの
比“Ｎ”が大きくとれない場合、再生クロックの位相ジ
ッタは大きくなりシステムの性能を劣化させる。また、
再生クロックの位相ジッタを抑えようとするとFAST CLK
の周波数が極端に高くなる。例えば、データ速度２．５
Ｍｂ／ｓで位相ジッタを３゜以内に抑えようとすると、
FASTCLKの周波数に３００ＭＨｚ以上が必要となる。こ
の値は実用的と言い難い。
来の回路での再生クロックの速度の制御は、FAST CLKの
１クロックの幅により上限が限定される。即ちFAST CLK
をデータ速度のＮ倍のＣＬＫとした場合は、データ速度
の１／Ｎよりも細かいステップでクロックを再生させる
ことはできない。従って大容量のシステム等、データの
スピードが速くデータのシンボルレートとFAST CLKとの
比“Ｎ”が大きくとれない場合、再生クロックの位相ジ
ッタは大きくなりシステムの性能を劣化させる。また、
再生クロックの位相ジッタを抑えようとするとFAST CLK
の周波数が極端に高くなる。例えば、データ速度２．５
Ｍｂ／ｓで位相ジッタを３゜以内に抑えようとすると、
FASTCLKの周波数に３００ＭＨｚ以上が必要となる。こ
の値は実用的と言い難い。
【０００５】本発明は、上記の問題を解消し、装置の小
型化、低価格化および低消費電力化を可能とし、高速の
システムにおいても位相ジッタを小さくできるクロック
再生装置および再生方法を提供することを目的とする。
型化、低価格化および低消費電力化を可能とし、高速の
システムにおいても位相ジッタを小さくできるクロック
再生装置および再生方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のデータに同期したクロック信号を再生する
クロック再生装置は、データに対応したタイミング信号
をデータから抽出し出力するタイミング抽出手段と、タ
イミング信号とクロック信号との位相誤差を検出しこの
位相誤差に対応した位相誤差信号を出力する位相誤差抽
出手段と、位相誤差信号を順次積分し積分した積分値を
出力する位相誤差信号積分手段と、積分値に対応した正
弦波形の振幅値に相当する振幅情報に変換する振幅情報
変換手段と、振幅情報をアナログ信号に変換するＤ／Ａ
変換手段と、アナログ信号を所定の値と比較し再生クロ
ック信号を出力する信号比較手段とを有することを特徴
とする。
め、本発明のデータに同期したクロック信号を再生する
クロック再生装置は、データに対応したタイミング信号
をデータから抽出し出力するタイミング抽出手段と、タ
イミング信号とクロック信号との位相誤差を検出しこの
位相誤差に対応した位相誤差信号を出力する位相誤差抽
出手段と、位相誤差信号を順次積分し積分した積分値を
出力する位相誤差信号積分手段と、積分値に対応した正
弦波形の振幅値に相当する振幅情報に変換する振幅情報
変換手段と、振幅情報をアナログ信号に変換するＤ／Ａ
変換手段と、アナログ信号を所定の値と比較し再生クロ
ック信号を出力する信号比較手段とを有することを特徴
とする。
【０００７】また、本発明のデータに同期したクロック
信号を再生するクロック再生方法は、データに対応した
タイミング信号をデータから抽出し出力するタイミング
抽出工程と、タイミング信号とクロック信号との位相誤
差を検出しこの位相誤差に対応した位相誤差信号を出力
する位相誤差抽出工程と、位相誤差信号を順次積分し積
分した積分値を出力する位相誤差信号積分工程と、積分
値に対応した正弦波形の振幅値に相当する振幅情報に変
換する振幅情報変換工程と、振幅情報をアナログ信号に
変換するＤ／Ａ変換工程と、アナログ信号を所定の値と
比較し再生クロック信号を出力する信号比較工程とを有
することを特徴としている。
信号を再生するクロック再生方法は、データに対応した
タイミング信号をデータから抽出し出力するタイミング
抽出工程と、タイミング信号とクロック信号との位相誤
差を検出しこの位相誤差に対応した位相誤差信号を出力
する位相誤差抽出工程と、位相誤差信号を順次積分し積
分した積分値を出力する位相誤差信号積分工程と、積分
値に対応した正弦波形の振幅値に相当する振幅情報に変
換する振幅情報変換工程と、振幅情報をアナログ信号に
変換するＤ／Ａ変換工程と、アナログ信号を所定の値と
比較し再生クロック信号を出力する信号比較工程とを有
することを特徴としている。
【０００８】
【作用】したがって、本発明のクロック再生装置および
再生方法によれば、データから抽出したタイミング信号
と再生したクロック信号との位相誤差を検出し、この位
相誤差信号を順次積分し、積分値に対応した正弦波形の
振幅情報に変換し、振幅情報をアナログ信号とし、アナ
ログ信号を所定の値と比較して再生クロック信号として
いる。故に、再生クロックのタイミングが位相誤差信号
から変換されたアナログ信号に基づくこととなり、再生
クロックの速度の精度がサンプリング信号であるFAST C
LKの速度により制限されない。
再生方法によれば、データから抽出したタイミング信号
と再生したクロック信号との位相誤差を検出し、この位
相誤差信号を順次積分し、積分値に対応した正弦波形の
振幅情報に変換し、振幅情報をアナログ信号とし、アナ
ログ信号を所定の値と比較して再生クロック信号として
いる。故に、再生クロックのタイミングが位相誤差信号
から変換されたアナログ信号に基づくこととなり、再生
クロックの速度の精度がサンプリング信号であるFAST C
LKの速度により制限されない。
【０００９】
【実施例】次に添付図面を参照して本発明によるクロッ
ク再生装置および再生方法の実施例を詳細に説明する。
図１を参照すると本発明によるクロック再生装置の実施
例が示されている。
ク再生装置および再生方法の実施例を詳細に説明する。
図１を参照すると本発明によるクロック再生装置の実施
例が示されている。
【００１０】図１は本発明のクロック再生回路の１例で
ある。このクロック再生回路は、タイミング抽出器１、
位相比較器２、ループフィルタ３、積分器４、正弦波再
生用ＲＯＭ５、Ｄ／Ａコンバータ６、ローパスフィルタ
７およびコンパレータ８を有して構成される。これらの
構成各部の機能を以下に記す。
ある。このクロック再生回路は、タイミング抽出器１、
位相比較器２、ループフィルタ３、積分器４、正弦波再
生用ＲＯＭ５、Ｄ／Ａコンバータ６、ローパスフィルタ
７およびコンパレータ８を有して構成される。これらの
構成各部の機能を以下に記す。
【００１１】タイミング抽出器１は、入力されるデータ
よりタイミング情報を抽出し、タイミング信号を出力す
る機能を有する回路部である。位相比較器２は、タイミ
ング信号と再生されたクロックの位相を比較し、これら
の信号の位相誤差に比例した電圧を出力する回路部であ
る。ループフィルタ３は、ローパス・フィルタであり、
位相比較器２から出力される位相誤差電圧に混入してい
る高周波ノイズ成分を抑圧し、精製した信号を出力する
回路部である。積分器４は、再生ＣＬＫの周波数に比例
した一定の値およびループフィルタ３の出力である精製
された位相誤差情報を順次積分し、再生クロックの位相
情報を出力する。
よりタイミング情報を抽出し、タイミング信号を出力す
る機能を有する回路部である。位相比較器２は、タイミ
ング信号と再生されたクロックの位相を比較し、これら
の信号の位相誤差に比例した電圧を出力する回路部であ
る。ループフィルタ３は、ローパス・フィルタであり、
位相比較器２から出力される位相誤差電圧に混入してい
る高周波ノイズ成分を抑圧し、精製した信号を出力する
回路部である。積分器４は、再生ＣＬＫの周波数に比例
した一定の値およびループフィルタ３の出力である精製
された位相誤差情報を順次積分し、再生クロックの位相
情報を出力する。
【００１２】正弦波再生用ＲＯＭ５は、積分器４からの
位相情報に対する振幅情報のテーブルデータを記憶して
おく読出専用メモリである。正弦波再生用ＲＯＭ５は、
積分器４からの位相情報をアドレス信号とし、記憶され
ているテーブルデータのアドレスに対応する正弦波のサ
ンプリングデータを出力する。この正弦波再生用ＲＯＭ
５からの正弦波のサンプリングデータの最大読出速度
は、FAST CLKの周期である。即ち、FAST CLKの周波数を
データ速度のＮ倍とした場合、最大読出速度は、データ
速度のＮ倍となる。しかし、位相情報は正弦波再生用Ｒ
ＯＭ５のアドレスのビット長に応じた分解能を持ち、デ
ータ速度とFAST CLKの周波数比Ｎとは無関係にステップ
を細かくすることができる。
位相情報に対する振幅情報のテーブルデータを記憶して
おく読出専用メモリである。正弦波再生用ＲＯＭ５は、
積分器４からの位相情報をアドレス信号とし、記憶され
ているテーブルデータのアドレスに対応する正弦波のサ
ンプリングデータを出力する。この正弦波再生用ＲＯＭ
５からの正弦波のサンプリングデータの最大読出速度
は、FAST CLKの周期である。即ち、FAST CLKの周波数を
データ速度のＮ倍とした場合、最大読出速度は、データ
速度のＮ倍となる。しかし、位相情報は正弦波再生用Ｒ
ＯＭ５のアドレスのビット長に応じた分解能を持ち、デ
ータ速度とFAST CLKの周波数比Ｎとは無関係にステップ
を細かくすることができる。
【００１３】Ｄ／Ａコンバータ６は、正弦波再生用ＲＯ
Ｍ５から出力されるディジタル値の位相情報をFAST CLK
周期でアナログ電圧に変換する回路部である。ＬＰＦ７
は、Ｄ／Ａコンバータ６から出力される、一定周期で振
幅の変化する階段状の波形の高周波成分をカットし、微
妙に位相の変化する正弦波形として出力する。コンパレ
ータ８は、ＬＰＦ７から出力される正弦波を基準電圧と
比較し、微小に位相の変化するクロック信号に再生す
る。
Ｍ５から出力されるディジタル値の位相情報をFAST CLK
周期でアナログ電圧に変換する回路部である。ＬＰＦ７
は、Ｄ／Ａコンバータ６から出力される、一定周期で振
幅の変化する階段状の波形の高周波成分をカットし、微
妙に位相の変化する正弦波形として出力する。コンパレ
ータ８は、ＬＰＦ７から出力される正弦波を基準電圧と
比較し、微小に位相の変化するクロック信号に再生す
る。
【００１４】上記の各回路部の、タイミング抽出器１、
位相比較器２、積分器４、正弦波再生用ＲＯＭ５の構成
例と、再生ＣＬＫの取得手順を以下に説明する。
位相比較器２、積分器４、正弦波再生用ＲＯＭ５の構成
例と、再生ＣＬＫの取得手順を以下に説明する。
【００１５】図２は、タイミング抽出器１と位相比較器
２の構成例であり、４個のフリップフロップ（Ｆ／Ｆ）
２０１、２０２、２０４、２０５、２個のＥＸＯＲ２０
６、２０７、セレクタ（ＳＥＬ）２０８およびインバー
タ２０３を有している。
２の構成例であり、４個のフリップフロップ（Ｆ／Ｆ）
２０１、２０２、２０４、２０５、２個のＥＸＯＲ２０
６、２０７、セレクタ（ＳＥＬ）２０８およびインバー
タ２０３を有している。
【００１６】この構成回路において、ループがロックし
ている時、再生ＣＬＫの立ち上がりはデータのほぼ中心
にある。Ｆ／Ｆ２０１にはインバータ２０３により再生
ＣＬＫの反転再生ＣＬＫが入力され、反転再生ＣＬＫの
立ち上がりはデータの変化点付近にある。その際、デー
タが“０”→“１”或いは“１”→“０”へ変化すれ
ば、Ｆ／Ｆ２０１の出力信号はデータのゼロクロス点か
らのずれに応じた振幅情報を示す。Ｆ／Ｆ２０２はその
情報を半ビット遅らす。それと同時にＦ／Ｆ２０４、２
０５により、データの位相に対しＣＬＫの位相が進んで
いる時には負の値に、遅れている時には正の値になるよ
うに、Ｆ／Ｆ２０２の出力の符号が操作される。この
時、位相誤差の小さい範囲では振幅の絶対値は線形に変
化すると想定され、ＥＸＯＲ２０６の出力は再生ＣＬＫ
のデータのゼロクロス点から位相のずれに比例した値を
出力する。以上によって位相誤差情報が得られる。
ている時、再生ＣＬＫの立ち上がりはデータのほぼ中心
にある。Ｆ／Ｆ２０１にはインバータ２０３により再生
ＣＬＫの反転再生ＣＬＫが入力され、反転再生ＣＬＫの
立ち上がりはデータの変化点付近にある。その際、デー
タが“０”→“１”或いは“１”→“０”へ変化すれ
ば、Ｆ／Ｆ２０１の出力信号はデータのゼロクロス点か
らのずれに応じた振幅情報を示す。Ｆ／Ｆ２０２はその
情報を半ビット遅らす。それと同時にＦ／Ｆ２０４、２
０５により、データの位相に対しＣＬＫの位相が進んで
いる時には負の値に、遅れている時には正の値になるよ
うに、Ｆ／Ｆ２０２の出力の符号が操作される。この
時、位相誤差の小さい範囲では振幅の絶対値は線形に変
化すると想定され、ＥＸＯＲ２０６の出力は再生ＣＬＫ
のデータのゼロクロス点から位相のずれに比例した値を
出力する。以上によって位相誤差情報が得られる。
【００１７】図３には積分器の構成の一例を示す。この
積分器は、２個のＡＤＤＥＲ３０１、３０２と１個のＦ
／Ｆ３０３とにより構成される。ＡＤＤＥＲ３０１は、
ループフィルタから出力される位相誤差に対応するアド
レスの増加分と、再生ＣＬＫにおけるFAST CLK１ビット
分の位相“２π／Ｎ”に対応するアドレスの増加分ΔＡ
ＤＤとを加算し、位相補正後のアドレス増加分として出
力する。このアドレスの増加分ΔＡＤＤは、積分におけ
る所定のバイアス値となる。Ｆ／Ｆ３０３は、FAST CLK
の１ビット分を遅延させる。ＡＤＤＥＲ３０２は、Ｆ／
Ｆ３０３の出力である現在のアドレス値に、ＡＤＤＥＲ
３０１の出力である位相補正後のアドレスの増加分を加
算し、再生ＣＬＫ位相信号として出力する。この再生Ｃ
ＬＫ位相信号は、正弦波発生用ＲＯＭのアドレス信号と
なる。
積分器は、２個のＡＤＤＥＲ３０１、３０２と１個のＦ
／Ｆ３０３とにより構成される。ＡＤＤＥＲ３０１は、
ループフィルタから出力される位相誤差に対応するアド
レスの増加分と、再生ＣＬＫにおけるFAST CLK１ビット
分の位相“２π／Ｎ”に対応するアドレスの増加分ΔＡ
ＤＤとを加算し、位相補正後のアドレス増加分として出
力する。このアドレスの増加分ΔＡＤＤは、積分におけ
る所定のバイアス値となる。Ｆ／Ｆ３０３は、FAST CLK
の１ビット分を遅延させる。ＡＤＤＥＲ３０２は、Ｆ／
Ｆ３０３の出力である現在のアドレス値に、ＡＤＤＥＲ
３０１の出力である位相補正後のアドレスの増加分を加
算し、再生ＣＬＫ位相信号として出力する。この再生Ｃ
ＬＫ位相信号は、正弦波発生用ＲＯＭのアドレス信号と
なる。
【００１８】図４は、正弦波発生用ＲＯＭのテーブルデ
ータの内容を説明するための図であり、アドレス信号に
対する出力信号例とこの出力信号をアナログ信号に対応
させた概念図を示している。アドレスおよび出力信号
は、８ビットで構成され、アドレスのＡＬＬ“０”から
ＡＬＬ“１”の間に振幅情報に対応する出力信号が記憶
されており、正弦波の１周期が構成される。正弦波形に
対応する出力信号は、最大振幅点［1,1,1,1,1,1,1,
1］、最小振幅点［0,0,0,0,0,0,0,0］、中間振幅点［1,
0,0,0,0,0,0,0］として構成されている。また、FAST CL
Kをデータ速度の４倍に設定した場合、図３のアドレス
の増加分ΔＡＤＤの値は、正弦波形の９０度地点に相当
するアドレス［0,1,0,0,0,0,0,0］となる。
ータの内容を説明するための図であり、アドレス信号に
対する出力信号例とこの出力信号をアナログ信号に対応
させた概念図を示している。アドレスおよび出力信号
は、８ビットで構成され、アドレスのＡＬＬ“０”から
ＡＬＬ“１”の間に振幅情報に対応する出力信号が記憶
されており、正弦波の１周期が構成される。正弦波形に
対応する出力信号は、最大振幅点［1,1,1,1,1,1,1,
1］、最小振幅点［0,0,0,0,0,0,0,0］、中間振幅点［1,
0,0,0,0,0,0,0］として構成されている。また、FAST CL
Kをデータ速度の４倍に設定した場合、図３のアドレス
の増加分ΔＡＤＤの値は、正弦波形の９０度地点に相当
するアドレス［0,1,0,0,0,0,0,0］となる。
【００１９】図５は、FAST CLKの周波数をデータ速度の
４倍とした場合における主要部の波形例を示す。これら
の波形は、積分器４、Ｄ／Ａコンバータ６、ＬＰＦ７お
よびコンパレータ８の各出力波形であり、データ対再生
クロックｆ0の速度の異なる３種類の場合を表してい
る。積分器４は、データより抽出したタイミング信号と
再生ＣＬＫとの位相関係により加算値を変化させる。そ
の出力信号となる加算値は、“データ速度＝ｆ0”の時
には「ΔＡＤＤ」と等しく、“データ速度＜ｆ0”の時
には「ΔＡＤＤ」より小さく、“データ速度＞ｆ0”の
時には「ΔＡＤＤ」より大きい。
４倍とした場合における主要部の波形例を示す。これら
の波形は、積分器４、Ｄ／Ａコンバータ６、ＬＰＦ７お
よびコンパレータ８の各出力波形であり、データ対再生
クロックｆ0の速度の異なる３種類の場合を表してい
る。積分器４は、データより抽出したタイミング信号と
再生ＣＬＫとの位相関係により加算値を変化させる。そ
の出力信号となる加算値は、“データ速度＝ｆ0”の時
には「ΔＡＤＤ」と等しく、“データ速度＜ｆ0”の時
には「ΔＡＤＤ」より小さく、“データ速度＞ｆ0”の
時には「ΔＡＤＤ」より大きい。
【００２０】加算値の大小は、出力波形の傾斜の大小と
なって現れる。傾斜の変化する積分器出力波形により正
弦波発生用ＲＯＭ５のアドレスを一巡する時間が変化
し、図４に示した入力アドレスに対応した出力信号の変
化量が変わる。この変化量は、Ｄ／Ａコンバータ出力に
おいて、正弦波の周期の変化として現れる。Ｄ／Ａコン
バータ出力をＬＰＦ７に通し、基本波成分を抽出する。
ＬＰＦ７の出力信号である正弦波形を、コンパレータ８
により基準電圧と比較し、レベル判定することにより再
生ＣＬＫを得る。このコンパレータ８の出力波形は、図
５に示すように、FAST CLKの１ビット幅より細かい変位
で位相の変化する再生ＣＬＫとなる。
なって現れる。傾斜の変化する積分器出力波形により正
弦波発生用ＲＯＭ５のアドレスを一巡する時間が変化
し、図４に示した入力アドレスに対応した出力信号の変
化量が変わる。この変化量は、Ｄ／Ａコンバータ出力に
おいて、正弦波の周期の変化として現れる。Ｄ／Ａコン
バータ出力をＬＰＦ７に通し、基本波成分を抽出する。
ＬＰＦ７の出力信号である正弦波形を、コンパレータ８
により基準電圧と比較し、レベル判定することにより再
生ＣＬＫを得る。このコンパレータ８の出力波形は、図
５に示すように、FAST CLKの１ビット幅より細かい変位
で位相の変化する再生ＣＬＫとなる。
【００２１】以上のように、図１に示されるクロック再
生方式および再生回路では、データ速度と制御用のFAST
CLKの周波数比、“Ｎ”に関係無く、細かいステップで
位相制御がなされた再生クロックが得られる。実際には
Ｎの値は折り返し雑音の影響を避けるために４以上を選
択することが望ましい。
生方式および再生回路では、データ速度と制御用のFAST
CLKの周波数比、“Ｎ”に関係無く、細かいステップで
位相制御がなされた再生クロックが得られる。実際には
Ｎの値は折り返し雑音の影響を避けるために４以上を選
択することが望ましい。
【００２２】本実施例によれば、データ速度と制御用ク
ロックの周波数比、Ｎに関係無く、細かいステップの再
生クロックの位相制御が可能である。従って大容量のシ
ステムなどデータのスピードが速く、データ速度と「FA
ST CLK」の比、Ｎが大きく採れない場合でも再生クロッ
クの位相ジッタは小さく抑えられ、回路の構成、動作の
安定性等において優位となる。
ロックの周波数比、Ｎに関係無く、細かいステップの再
生クロックの位相制御が可能である。従って大容量のシ
ステムなどデータのスピードが速く、データ速度と「FA
ST CLK」の比、Ｎが大きく採れない場合でも再生クロッ
クの位相ジッタは小さく抑えられ、回路の構成、動作の
安定性等において優位となる。
【００２３】尚、上述の実施例は本発明の好適な実施の
一例ではあるが、本発明はこれに限定されるものではな
く本発明の要旨を逸脱しない範囲において種々変形実施
可能である。
一例ではあるが、本発明はこれに限定されるものではな
く本発明の要旨を逸脱しない範囲において種々変形実施
可能である。
【００２４】
【発明の効果】以上の説明より明かなように、本発明の
クロック再生装置および再生方法によれば、データから
抽出したタイミング信号と再生したクロック信号との位
相誤差を検出および積分し、正弦波形の振幅情報に変換
してアナログ信号とし、このアナログ信号を所定の値と
比較して再生クロック信号とする。このため、再生クロ
ックのタイミングが位相誤差信号から変換されたアナロ
グ信号に基づき、サンプリング信号の速度を高めること
なく、再生クロックの速度の精度を上げることが可能と
なる。特に高速のデータにおいて、過剰にサンプリング
信号の速度を高めることによる弊害を除くことができ
る。
クロック再生装置および再生方法によれば、データから
抽出したタイミング信号と再生したクロック信号との位
相誤差を検出および積分し、正弦波形の振幅情報に変換
してアナログ信号とし、このアナログ信号を所定の値と
比較して再生クロック信号とする。このため、再生クロ
ックのタイミングが位相誤差信号から変換されたアナロ
グ信号に基づき、サンプリング信号の速度を高めること
なく、再生クロックの速度の精度を上げることが可能と
なる。特に高速のデータにおいて、過剰にサンプリング
信号の速度を高めることによる弊害を除くことができ
る。
【図１】本発明のクロック再生装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１のタイミング抽出器および位相比較器の詳
細な構成例を示す回路図である。
細な構成例を示す回路図である。
【図３】図１の積分器の詳細な構成例を示す回路図であ
る。
る。
【図４】正弦波再生用ＲＯＭのテーブルデータの構成例
およびその内容を説明するための図であり、入力アドレ
ス、出力信号および出力信号と正弦波形との関係を表し
ている。
およびその内容を説明するための図であり、入力アドレ
ス、出力信号および出力信号と正弦波形との関係を表し
ている。
【図５】図１の主要回路構成部の信号波形例を相互に関
連付けて示したタイミング図である。
連付けて示したタイミング図である。
【図６】従来のクロック再生装置の例を示すブロック図
である。
である。
１ タイミング抽出器 ２ 位相比較器 ３ ループフィルタ ４ 積分器 ５ 正弦波再生用ＲＯＭ ６ Ｄ／Ａコンバータ ７ ＬＰＦ ８ コンパレータ ２０１、２０２、２０４、２０５ フリップフロップ
（Ｆ／Ｆ） ２０３ インバータ ２０６、２０７ ＥＸＯＲ ２０７ セレクタ
（Ｆ／Ｆ） ２０３ インバータ ２０６、２０７ ＥＸＯＲ ２０７ セレクタ
Claims (6)
- 【請求項１】 データに同期したクロック信号を再生す
るクロック再生装置において、該装置は、 前記データに対応したタイミング信号を前記データから
抽出し、出力するタイミング抽出手段と、 前記タイミング信号と前記クロック信号との位相誤差を
検出し、該位相誤差に対応した位相誤差信号を出力する
位相誤差抽出手段と、 前記位相誤差信号を順次積分し、該積分した積分値を出
力する位相誤差信号積分手段と、 前記積分値に対応した正弦波形の振幅値に相当する振幅
情報に変換する振幅情報変換手段と、 前記振幅情報をアナログ信号に変換するＤ／Ａ変換手段
と、 前記アナログ信号を所定の値と比較し、前記再生クロッ
ク信号を出力する信号比較手段とを有することを特徴と
するクロック再生装置。 - 【請求項２】 前記クロック再生装置は、さらに前記積
分値の信号に含まれる高周波成分を除去する第１のフィ
ルタリング手段と、前記アナログ信号の基本波成分を抽
出する第２のフィルタリング手段とを有することを特徴
とする請求項１記載のクロック再生装置。 - 【請求項３】 前記積分手段において、前記位相差信号
の他に所定のバイアス値も積分することを特徴とする請
求項１または２記載のクロック再生装置。 - 【請求項４】 データに同期したクロック信号を再生す
るクロック再生方法において、該方法は、 前記データに対応したタイミング信号を前記データから
抽出し出力するタイミング抽出工程と、 前記タイミング信号と前記クロック信号との位相誤差を
検出し、該位相誤差に対応した位相誤差信号を出力する
位相誤差抽出工程と、 前記位相誤差信号を順次積分し、該積分した積分値を出
力する位相誤差信号積分工程と、 前記積分値に対応した正弦波形の振幅値に相当する振幅
情報に変換する振幅情報変換工程と、 前記振幅情報をアナログ信号に変換するＤ／Ａ変換工程
と、 前記アナログ信号を所定の値と比較し、前記再生クロッ
ク信号を出力する信号比較工程とを有することを特徴と
するクロック再生方法。 - 【請求項５】 前記クロック再生方法は、さらに前記積
分値の信号に含まれる高周波成分を除去する第１のフィ
ルタリング工程と、前記アナログ信号の基本波成分を抽
出する第２のフィルタリング工程とを有することを特徴
とする請求項４記載のクロック再生方法。 - 【請求項６】 前記積分工程において、前記位相差信号
の他に所定のバイアス値も積分することを特徴とする請
求項４または５記載のクロック再生方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34815493A JPH07193564A (ja) | 1993-12-25 | 1993-12-25 | クロック再生装置および再生方法 |
| EP94120229A EP0660560A1 (en) | 1993-12-25 | 1994-12-20 | Clock signal regeneration method and apparatus |
| AU81617/94A AU683108B2 (en) | 1993-12-25 | 1994-12-21 | Clock signal regeneration method and apparatus |
| CA002138730A CA2138730C (en) | 1993-12-25 | 1994-12-21 | Clock signal regeneration method and apparatus |
| US08/361,568 US5546032A (en) | 1993-12-25 | 1994-12-22 | Clock signal regeneration method and apparatus |
| CN94120486A CN1075290C (zh) | 1993-12-25 | 1994-12-23 | 时钟信号再生方法和装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34815493A JPH07193564A (ja) | 1993-12-25 | 1993-12-25 | クロック再生装置および再生方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193564A true JPH07193564A (ja) | 1995-07-28 |
Family
ID=18395113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34815493A Pending JPH07193564A (ja) | 1993-12-25 | 1993-12-25 | クロック再生装置および再生方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5546032A (ja) |
| EP (1) | EP0660560A1 (ja) |
| JP (1) | JPH07193564A (ja) |
| CN (1) | CN1075290C (ja) |
| AU (1) | AU683108B2 (ja) |
| CA (1) | CA2138730C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6356612B1 (en) | 1997-12-02 | 2002-03-12 | Nec Corporation | Clock signal reproducing apparatus |
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| JP3487119B2 (ja) * | 1996-05-07 | 2004-01-13 | 松下電器産業株式会社 | ドットクロック再生装置 |
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1993
- 1993-12-25 JP JP34815493A patent/JPH07193564A/ja active Pending
-
1994
- 1994-12-20 EP EP94120229A patent/EP0660560A1/en not_active Withdrawn
- 1994-12-21 AU AU81617/94A patent/AU683108B2/en not_active Ceased
- 1994-12-21 CA CA002138730A patent/CA2138730C/en not_active Expired - Fee Related
- 1994-12-22 US US08/361,568 patent/US5546032A/en not_active Expired - Fee Related
- 1994-12-23 CN CN94120486A patent/CN1075290C/zh not_active Expired - Fee Related
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| CA2138730C (en) | 1999-07-27 |
| CN1117220A (zh) | 1996-02-21 |
| EP0660560A1 (en) | 1995-06-28 |
| CN1075290C (zh) | 2001-11-21 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970527 |