JP3487119B2 - ドットクロック再生装置 - Google Patents

ドットクロック再生装置

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JP3487119B2 JP05130697A JP5130697A JP3487119B2 JP 3487119 B2 JP3487119 B2 JP 3487119B2 JP 05130697 A JP05130697 A JP 05130697A JP 5130697 A JP5130697 A JP 5130697A JP 3487119 B2 JP3487119 B2 JP 3487119B2
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Television Signal Processing For Recording (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、映像信号のドット
クロックが出力されないコンピュータ（ＩＢＭＰＣ等）
に接続される液晶等のマトリクス表示装置、走査変換装
置に関する。
【０００２】
【従来の技術】パソコンやＥＷＳ等の映像信号は、水平
同期信号よりも短い一定の周期（以下ドット周期）で信
号レベルが変化しており、液晶などのマトリクス表示装
置に表示する場合や、メモリへ書き込んで信号処理を行
う場合にドット周期に一致したクロック（以後、ドット
クロック）が必要となる。しかし、ドットクロックを出
力しているパソコンなどは少ないため、画像表示装置の
方で水平同期信号をてい倍してドットクロックを再生し
ている。
【０００３】しかし、従来のドットクロック再生装置
は、多岐にわたる映像信号源（コンピュータ）のドット
クロック周波数、また同一映像信号源でも生じる水平同
期信号と映像信号間の伝送経路などの差による位相ずれ
を完全に再生復元するための一調整手段であり、これら
の調整を映像信号源を接続後、パソコンなどより細かい
縦線などを表示して、ＰＬＬ回路のてい倍数を、すっき
り見えるように使用するユーザーが映し出される映像を
見ながら手動で調整を行うことに頼っていた。
【０００４】この調整について、ドットクロック自動再
生の一例として特開平５−６６７５２号公報に記載され
たものがある。
【０００５】図２６に従来のドットクロック再生装置の
構成を示しており、２１はドット周期で変化する映像信
号のエッジ検出部、２２はエッジ検出部の出力エッジ、
及び水平同期信号のエッジ間にパルス発振回路２３で発
振する高周波パルスをカウントして周期を測定する周期
測定部、２３は周期測定部で周期測定に使用する高周波
パルスを発振するパルス発生部、２４は周期測定部の出
力を演算してＰＬＬ回路２５で作成するサンプリングク
ロックの周波数を設定する演算部により構成されてい
る。
【０００６】
【発明が解決しようとする課題】しかし、前記構成で
は、ドットクロック周波数がＸＧＡ（Ｅｘｔｅｎｄｅｄ
Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）では、６０ＭＨｚから
８０ＭＨｚと非常に高いため、周期測定部用に発振する
パルス発生部での出力は更に高い周波数を必要とするた
め、周期測定部の構成回路が非常に高い周波数にも対応
する高性能の高い部品が必要となるためコストが高くな
る。
【０００７】本発明は前記問題点に鑑み、映像信号源の
ドットクロック周波数、及び伝送路等で生じるドットク
ロックの位相差を、簡易に自動再生する事を目的とす
る。
【０００８】
【課題を解決するための手段】この課題を解決するため
に、本発明のドットクロック再生装置は、調整用信号を
出力する映像信号源と、この信号出力について再生しよ
うとするドットクロックでＡ／Ｄ変換した時に生ずる折
返し周波数成分を周波数解析手段で検出し、また信号レ
ベル差検出手段によりドット間の信号レベル差を検出
し、これらの検出信号を基にドットクロック周波数、位
相を調整するように構成したものである。
【０００９】また本発明は、入力信号をデジタル信号に
変換するアナログデジタル変換器（以下Ａ／Ｄ変換器と
略す）と、前記映像信号源のドットクロックと異なる周
波数でサンプリングした際に生じる折返し周波数成分を
検出してこの折返し周波数成分が生じないようにドット
クロックを再生する際に、前述した折返り周波数成分の
検出に１フレームを複数の領域に分割して行うように構
成したものである。
【００１０】また本発明は、入力映像信号に静止画を使
用し、ドットクロックでＡ／Ｄ変換したサンプル値をフ
レーム単位で累積加算し、数フレームの加算結果をもっ
て標準偏差を算出し、偏差値が最小になるように位相を
調整するものである。
【００１１】また本発明は、再生しようとするドットク
ロックで入力信号をサンプリングし、隣り合うサンプル
間でのサンプル値の差を用いて、前記ドットクロックの
位相を調整するように構成したものである。
【００１２】これにより、映像信号源のドットクロック
再生を自動で得ることが可能となる。
【００１３】
【発明の実施の形態】本発明の請求項１に記載の発明
は、入力される各種映像に応じてドットクロックを再生
するドットクロック再生装置において、映像信号のドッ
トクロックと異なる周波数でサンプリングした際に生じ
る折返し周波数成分を検出してこの折返し周波数成分が
生じないようにドットクロックを再生することを特徴と
するものであり、サンプリングした際に生じる折返し周
波数成分を検出し、この検出信号を演算しドットクロッ
ク周波数を修正調整して折返し周波数成分が生じなくな
るまで逐次繰り返すことでドットクロック周波数を再生
するという作用を有する。
【００１４】請求項２に記載の発明は、映像信号源から
出力される調整用信号を入力し、この入力映像信号をデ
ジタル信号に変換するアナログデジタル変換器と、前記
調整用信号のドットクロックと異なるサンプリングクロ
ックでアナログデジタル変換した際に生じる折返し周波
数成分を検出する周波数解析手段と、前記周波数解析手
段からの出力結果によりＰＬＬ回路の分周比を設定する
分周比設定回路と、水平同期信号に同期したクロックを
発振する前記ＰＬＬ回路を備えたことを特徴とするもの
であり、映像信号源より調整用信号を出力し、この信号
を信号源のドットクロック周波数と一致していないクロ
ックでＡ／Ｄ変換（サンプリング）した際に生じる折返
し周波数成分を検出し、この検出信号を演算しドットク
ロック周波数を修正調整して折返し周波数成分が生じな
くなるまで逐次繰り返すことでドットクロック周波数を
再生するという作用を有する。
【００１５】
【００１６】 請求項３に記載の発明は、映像信号源か
ら出力される調整用信号を入力し、この入力映像信号を
デジタル信号に変換するＡ／Ｄ変換器と、サンプル間の
信号レベル差を検出する検出手段と、前記検出手段によ
り得られたドット間の信号レベル差を積算した値が最大
となるようにＰＬＬ回路の出力クロックの位相を調整す
る位相調整手段と、水平同期信号に同期したクロックを
発振する前記ＰＬＬ回路を備えたことを特徴とするもの
であり、ドット間の信号レベル差が最大となっている調
整用信号について、サンプリングした映像信号間のドッ
ト間（サンプル間）の信号レベル差を検出し、この検出
信号によりサンプリングクロックの位相調整を行い、こ
の検出信号が最大となるまで位相調整を逐次繰り返すこ
とでサンプリングクロックの位相を補正するという作用
を有する。
【００１７】 請求項５記載の発明は、請求項１記載の
発明において、折返り周波数成分の検出を１フレームを
複数の領域に分割して行うことを特徴とするものであ
り、折返り周波数成分の検出を１フレームを複数の領域
に分割して行うことで、高いドットクロックにも対応で
きるという作用を有する。
【００１８】 請求項６記載の発明は、請求項３または
請求項４いずれかに記載の発明において、映像信号源か
ら出力される調整用信号をサンプルしたドット間の信号
レベル差を積算した結果を用いて、再生するドットクロ
ックの位相を自動調整する際において、画像として表示
される信号のｂｉｔ数より少ないｂｉｔ数を微分するこ
とを特徴とするものであり、実際に画像に表示される信
号のｂｉｔ数より微分回路へのｂｉｔ数を意図的に少な
くすることで、映像信号に含まれるアナログ段でのノイ
ズの影響を受けずにドットクロック周波数を再生すると
いう作用を有する。
【００１９】 請求項７記載の発明は、請求項３または
請求項４いずれかに記載の発明において、調整用信号を
出力する映像信号源を用いる代わりに、ドットクロック
の位相を変化させ、位相差と微分した結果をもとに最適
なクロック位相を求めることを特徴とするものであり、
特定信号を入力せずにサンプリングクロックの位相を補
正するという作用を有する。
【００２０】 請求項８記載の発明は、入力映像信号を
一定周波数のクロックでサンプリングし、１フレームの
サンプリングデータを累積加算し、数フレームの加算値
の標準偏差を求め、偏差値が小さくなるようにドットク
ロックと前記入力映像信号の位相を調整することを特徴
とするものであり、入力映像信号と再生したドットクロ
ックの位相がずれていた場合に生じるサンプリング値の
変化を数フレームにわたって監視し、数フレームにおけ
るサンプリング値の累積加算の標準偏差を最小にするよ
うにドットクロックの位相を自動で調整するという作用
を有する。
【００２１】 請求項１０に記載の発明は、再生しよう
とするドットクロックで入力信号をサンプリングし、隣
り合うサンプル間でのサンプル値の差の絶対値を累算し
た結果をもちいて、前記ドットクロックの位相を自動調
整することを特徴とするものであり、ドットクロックの
位相を調整しサンプル点が変化すると隣り合うサンプル
間でのサンプル値の差が増減することを用いて前記位相
と前記差の関係が所定の条件を満たすように自動調整を
行うという作用を有する。
【００２２】 請求項１１に記載の発明は、ドットクロ
ックをサンプリングクロックとして入力信号をデジタル
信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換後のデ
ジタル信号を１サンプル周期遅らせるラッチ回路と、前
記ラッチ回路の出力と前記Ａ／Ｄ変換器の出力の差を出
力する差分回路と、前記差分回路の出力の絶対値を出力
する絶対値回路と、前記絶対値回路の出力を逐次累算し
ていく累算回路と、前記累算回路の出力する累算結果を
受け取り前記ドットクロックの位相を制御する制御回路
とを備えたことを特徴とするものであり、ドットクロッ
クの位相を調整し前記Ａ／Ｄ変換器によるサンプル点が
変化すれば前記累算回路の出力が変化することで、ドッ
トクロックと映像信号との位相の状態を検出することが
でき、前記累算回路の出力が所定の条件を満たすように
前記制御回路によりドットクロックの位相調整を自動的
に行うという作用を有する。
【００２３】 請求項１２に記載の発明は、 再生しよ
うとするドットクロックで入力信号をサンプリングし、
ライン間でのサンプル値の差の絶対値を累算した結果を
もちいて、前記ドットクロックの位相を自動調整するこ
とを特徴とするものであり、ドットクロックの位相を調
整しサンプル点が変化すると、入力信号の画像に垂直相
関があれば、ライン間でのサンプル値の差が増減するこ
とを用いて前記位相と前記差の関係が所定の条件を満た
すように自動調整を行うという作用を有する。
【００２４】 請求項１３に記載の発明は、ドットクロ
ックをサンプリングクロックとして入力信号をデジタル
信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換後のデ
ジタル信号を１ライン期間遅らせるラインメモリと、前
記ラインメモリの出力と前記Ａ／Ｄ変換器の出力の差を
出力する差分回路と、前記差分回路の出力の絶対値を出
力する絶対値回路と、前記絶対値回路の出力を逐次累算
していく累算回路と、前記累算回路の出力する累算結果
を受け取り前記ドットクロックの位相を制御する制御回
路とを備えたことを特徴とするものであり、入力信号の
画像に垂直相関があれば、ドットクロックの位相を調整
し前記Ａ／Ｄ変換器によるサンプル点が変化するので前
記ラインメモリの出力が変化することで、ドットクロッ
クと映像信号との位相の状態を検出することができ、前
記累算回路の出力が所定の条件を満たすように前記制御
回路によりドットクロックの位相調整を自動的に行うと
いう作用を有する。
【００２５】
【００２６】
【００２７】 請求項１４に記載の発明は、請求項１０
に記載の発明において、絶対値が設定値より小さいとき
は累算しないようにしたことを特徴としたものであり、
絶対値が設定値より大きなときは画像のエッジ部分であ
るとして適応的にエッジ部分のみ累算するようにして自
動調整の精度をあげることができるという作用を有す
る。
【００２８】 請求項１５に記載の発明は、請求項１１
に記載の発明において、設定値を記憶している記憶回路
と、絶対値回路の出力と前記記憶回路が記憶している設
定値とを比較し絶対値が設定値より大きいときに累算回
路へイネーブル信号を出力する比較回路を設けたもので
あり、絶対値回路の出力が設定値より小さなときは画像
のエッジ部分であるとして適応的にエッジ部分のみ累算
するようにして自動調整の精度をあげることができると
いう作用を有する。
【００２９】 請求項１６に記載の発明は、請求項１２
に記載された発明において、絶対値が設定値より大きい
ときは累算しないようにしたことを特徴としたものであ
り、絶対値が設定値より小さいときは画像に垂直相関が
ないものと判断し累算しないようにすることで画像の垂
直相関のある部分だけ累算することができ、したがっ
て、入力する画像にわずかでも垂直相関のある部分があ
れば自動調整が可能となるという作用を有する。
【００３０】 請求項１７に記載の発明は、請求項１３
に記載された発明において、設定値を記憶している記憶
回路と、絶対値回路の出力と前記記憶回路が記憶してい
る設定値とを比較し絶対値が設定値より小さいときに累
算回路へイネーブル信号を出力する比較回路を設けたも
のであり、絶対値が設定値より小さいときは画像に垂直
相関がないものと判断し累算しないようにすることで画
像の垂直相関のある部分だけ累算することができ、した
がって、入力する画像にわずかでも垂直相関のある部分
があれば自動調整が可能となるという作用を有する。
【００３１】 請求項１８に記載の発明は、請求項１４
に記載された発明において、累算結果の１画素あたりの
平均を求めてドットクロックの位相を自動調整すること
を特徴としたものであり、累算した画素の数が変化して
も精度が落ちないようにすることができるという作用を
有する。
【００３２】 請求項１９に記載の発明は、請求項１５
記載の発明において、比較回路が出力するイネーブル信
号のイネーブル期間ドットクロックのカウントを行うカ
ウンターと、累算回路の出力を前記カウンターの出力で
割り算し、制御回路に出力する割り算回路とを設けたも
のであり、累算した画素の数が変化しても精度が落ちな
いようにすることができるという作用を有する。
【００３３】 請求項２０に記載の発明は、請求項１６
記載の発明において、累算した画素数をカウントしカウ
ント値と累算した結果とを用いてドットクロックの位相
を自動調整することを特徴としたものであり、垂直相関
の検出結果がドットクロックの位相が変わったことによ
るものか本来の画像に垂直相関があるものなのかを、累
算した画素数をカウントした結果より判断することで自
動調整の精度をあげることを可能にする作用を有する。
【００３４】 請求項２１に記載の発明は、請求項１７
記載の発明において、比較回路が出力するイネーブル信
号のイネーブル期間ドットクロックのカウントを行い制
御回路に出力するカウンターを設けたものであり、垂直
相関の検出結果がドットクロックの位相が変わったこと
によるものか本来の画像に垂直相関があるものなのか
を、カウンターの出力より判断することで自動調整の精
度をあげることを可能にする作用を有する。
【００３５】以下、本発明の実施の形態について、図面
を用いて説明する。 （実施の形態１）図１は本発明の第一の実施の形態にお
けるドットクロック再生装置のブロック図を示し、図１
において１は、コンピュータなどの映像信号源であり図
２のような調整用映像信号を出力する。２は入力された
映像信号を次に説明するＰＬＬ回路３により出力された
ドットクロックによりサンプリングしてデジタル信号に
変換するＡ／Ｄ変換器である。３は水平同期信号に同期
したサンプリングクロックを作成するＰＬＬ回路であ
り、４は入力映像信号源のドットクロックに対しＰＬＬ
回路３より出力するクロックでサンプリングした際に生
じる折返し周波数成分を解析する周波数解析手段であ
る。
【００３６】ここでは、図２の調整用出力信号に対して
の周波数解析手段４の一例として図３に示すような２つ
の遅延器４１、４２と減算器４３、絶対値回路４４、と
第１の積算器４５によって構成する。６は、サンプリン
グクロックの周波数をＰＬＬに対して設定する分周比設
定回路であり、８は、周波数解析手段より得られる折返
し周波数成分の情報を基に分周比設定回路６に対して、
サンプリングクロックの周波数可変量を演算し出力する
演算回路である。
【００３７】また、図４は積算器４５の内部構成図であ
り、図４において５１は積算器４５への入力信号をドッ
トクロックに同期して積算していく第２の積算器であ
り、５２は遅延器、５３は遅延器５１の出力を積算して
いく第３の積算器であり、５４はドットクロックをｎ分
の１の周波数に分周する分周器である。
【００３８】以上のように構成された本実施の形態のド
ットクロック再生回路の動作について説明する。映像信
号源１より出力される図２の調整用出力信号は、１ドッ
ト置きにＶＨとＶＬの信号を繰り返している信号であ
る。
【００３９】ここで、図３に示した周波数解析手段４の
一例の回路では、Ａ／Ｄ変換器２でサンプリングした結
果について、１サンプル置きのサンプリングした値の差
を求め、２サンプル間での変動量について絶対値を取り
積算していく。この結果、サンプリング周波数と映像信
号源１のドットクロック周波数が等しい場合には、２サ
ンプル間での変動量は図５のように０となり周波数解析
手段４の出力は０となる（ノイズなどの要因より０とな
らない場合もある）。
【００４０】また、周波数異なる場合、１サンプル置き
の２サンプル間の変動量は図５のように存在することに
なり、２つのクロック周波数の折返し成分がこの変動量
として現れ、積算して行くと周波数解析手段４の出力は
０に対して非常に大きな物となる。この周波数解析手段
４の出力が、映像信号源１のドットクロック周波数とサ
ンプリング周波数の差が小さいほど、少ないことは言う
までもない。このようにして、映像信号源１のドットク
ロック周波数と、Ａ／Ｄ変換器２でのサンプリング周波
数が一致しているかについて検出することが可能とな
り、この検出結果を用いて、演算回路８を通して、分周
比設定回路６によりサンプリング周波数を調整すること
が可能となる。
【００４１】上記の構成で積算器４５において、例えば
Ａ／Ｄ変換器２で８ｂｉｔで量子化した場合、１フレー
ムの有効画素数が１２８０×１０２４ドットの信号の場
合は９×１１×１０＝３０ｂｉｔ分の積算を１ドットク
ロックで行わなければならず、積算器に高速動作が要求
される。
【００４２】しかし、図４の如く積算器４５の内部をｎ
分割することで、高速動作が要求される積算器５１のｂ
ｉｔ数を少なくし、ドットクロックの１／ｎで動作する
積算器５３のｂｉｔ数を多くすることで、全体として高
速動作を行う積算器４５を構成することが可能となり、
高いドットクロックにも対応出来るという作用を有す
る。
【００４３】なお、以上の説明でサンプルホールド手段
として、Ａ／Ｄ変換器２で構成した例で説明したが、そ
の他のサンプルホールド手段についても実施可能であ
る。
【００４４】つぎに、本発明の別の一実施の形態につい
て、図６、図７を用いて説明する。なお、前述した実施
の形態と同じ構成については同じ符号を用い、説明を省
略する。
【００４５】（実施の形態２）図６は第２の実施の形態
のドットクロック再生装置であり、５は１ドットサンプ
ル間のレベル差を検出する信号レベル検出手段であり、
ここでは図２の調整用出力信号に対しての信号レベル差
検出回路５の一例として図７に示すような遅延器７１、
と減算器７２、絶対値回路７３、と積算器７４によって
構成する。７はＰＬＬ回路３の出力の位相を調整する位
相調整手段であり、前記信号レベル差検出回路５の出力
により位相調整量が決定される。
【００４６】以上のように構成された、本実施の形態の
ドットクロック再生装置について動作を説明する。
【００４７】ここで、図７に示した信号レベル差検出手
段５の一例の回路では、Ａ／Ｄ変換器２でサンプリング
した結果について、隣接サンプル間のサンプリングした
値の差を求め、隣接サンプル値の変動量について絶対値
を取り積算していく。この結果、サンプリングと映像信
号源１の出力位相が合っている場合、隣接サンプル間で
の変動量は図８（ａ）のようにＶＨ−ＶＬとなり、図２
の調整用信号における振幅と等しく最大となる。
【００４８】また、位相があっていない場合、隣接サン
プル値の変動量は図８（ｂ）のように調整用映像信号の
振幅に比べて小さい。よって、この変動量を積算した結
果が最大となるように、位相調整手段７では映像信号源
１の出力信号と、ＰＬＬ回路３で出力するサンプリング
クロックの位相を調整することが可能となる。
【００４９】なお、上記内容は、ドットクロック周波数
が合っている状態での動作を説明したが、ドットクロッ
ク周波数の調整を前記実施の形態１で記載されたように
図９のように構成してもよい事は言うまでもない。
【００５０】さらに詳しく説明すると、Ａ／Ｄ変換器２
で入力信号をＮｂｉｔに量子化し、表示画像を処理する
ための信号処理へはそのままＮｂｉｔを出力し、信号レ
ベル検出手段５へはＮｂｉｔより少ないＭｂｉｔを出力
する。ｂｉｔ数を少なくするのはアナログ段でのノイズ
の影響を受けなくするためである。つまり、Ａ／Ｄ変換
した信号にアナログ段でのノイズが含まれていると、後
段の信号レベル検出手段５の内部の積算器７４によっ
て、そのノイズ成分が１フレームのわたって蓄積されて
しまう。
【００５１】そのため、信号レベル検出手段５への入力
はノイズ成分を含むデジタル化された信号の下位ｂｉｔ
は捨ててしまう。そうすることでノイズの影響を受けな
いようにすることができる。ドット間の信号レベル差が
最大となっている調整用信号について、サンプリングし
た映像信号間のドット間（サンプル間）の信号レベル差
を検出し、この検出信号によりサンプリングクロックの
位相調整を行い、この検出信号が最大となるまで位相調
整を逐次繰り返すことでサンプリングクロックの位相を
補正するという作用を有する。
【００５２】（実施の形態３）図１０は第３の実施の形
態のドットクロック再生装置であり、９は信号レベル検
出手段５の出力を処理し、位相調整手段７を制御するマ
イコンである。マイコンではまず位相調整手段を制御し
位相０度のクロックを出力させる。このときの信号レベ
ル検出手段５の出力を検出する。次に位相ｍ度のクロッ
クを出力し、信号レベル検出手段５の出力を検出する。
順次位相をｍ度ずつ増やして、各信号レベル検出手段５
の出力を検出し、図１１の如くヒストグラムを求める。
【００５３】位相を多少変化させても号レベル検出手段
５の出力があまり変化しない領域がクロックのジッタの
影響を受けない位相、つまり位相調整で求めるべき最適
点である。ドットクロックの周波数はコンピュータなど
の接続する機器の種類や設定に変化がなければ常に一定
であるため、一度調整すれば接続機器の種類や設定を変
更しない限り、再度調整する必要がないが、クロック位
相は接続する機器やドットクロック再生回路の温度特
性、さらに厳密にいうと接続ケーブルの状態などによっ
て刻々と変化するため、調整がしやすいことが望まれ
る。本発明の実施の形態では調整用信号を出力する映像
信号源を用いる代わりに、ドットクロックの位相を変化
させ、位相差と微分した結果をもとに最適なクロック位
相を求めることで、特定信号を入力せずにサンプリング
クロックの位相を補正するという作用を有する。
【００５４】（実施の形態４）図１２は本発明の実施の
形態におけるドットクロック再生装置のブロック図を示
し、図１２において４０１は、コンピュータなどの入力
映像信号をデジタル信号に変換するＡ／Ｄ変換器であ
る。４０２は入力映像信号に同期したサンプリングクロ
ックを生成するＰＬＬ回路で、４０３はＡ／Ｄ変換器１
のサンプリング出力を累積加算する加算器であり、４０
４は加算器４０３の出力を垂直同期信号に同期したタイ
ミングで取り出すラッチ手段で、４０５はラッチ手段４
０４の出力を入力としラッチ手段４０５の出力を元にフ
レーム単位でのサンプリング値の累積加算の標準偏差を
算出する演算手段で、４０６はＰＬＬ回路４０２の出力
であるドットクロックを演算手段４０５の値に応じて位
相調整する位相調整手段である。
【００５５】以上のように構成された本実施の形態のド
ットクロックの自動位相調整動作について説明する。本
発明に必要な入力映像信号はフレーム方向に一定の信号
である静止画である必要がある。入力映像信号の水平同
期信号を元にＰＬＬ回路４０２によって入力映像信号に
同期したドットクロックが生成される。入力映像信号は
ＰＬＬ回路４０２の出力であるドットクロックによって
Ａ／Ｄ変換器４０１でデジタル信号に変換される。
【００５６】ただし、この時のドットクロックは映像信
号のサンプル数と一致した周波数のクロックであるもの
とする。Ａ／Ｄ変換器の出力は加算器４０３へと入力さ
れ、加算器４０３は入力されたサンプリング値の累積加
算をし、垂直同期信号によってリセットされる。加算器
４０３の出力をラッチ手段４０４で垂直同期信号によっ
てラッチし１フレーム期間のサンプリング値の総和を出
力する。入力映像信号とドットクロックの位相がずれて
いる場合、特に映像信号のトランジェント部分がＡ／Ｄ
変換器４０１でサンプリングされるようなドットクロッ
クの位相の場合、ドットクロックの位相のわずかな違い
でサンプル値が変化し、そのためサンプル値の総和がフ
レームによって変化することになる。
【００５７】図１３と図１４では映像信号とドットクロ
ックの位相関係を示している。ドットクロックの立ち上
がりエッジでサンプリング使用とした場合、図１３に示
す位相関係にあると立ち上がりエッジの値がノイズ等に
よるわずかな外乱によってサンプリング値が変化するた
めフレームでのサンプル値の総和に変化が見られる。
【００５８】図１４に示す位相関係にある場合、立ち上
がりエッジでサンプリングした結果は安定している。演
算手段４０５ではラッチ手段４０４の出力値数個からそ
れらの標準偏差を求め、その値を位相調整手段６へ出力
する。位相調整手段４０６では演算手段５の出力値に応
じてＰＬＬ回路２から出力されたドットクロックの位相
を変化させる。 そのドットクロックの位相によってＡ
／Ｄ変換器１でサンプリングされた値を再び加算器３に
入力する。
【００５９】以上のように上記の動作を繰り返し、演算
手段５の出力が最小になる、つまりフレーム毎のサンプ
リング値の総和が一定になり、映像信号とドットクロッ
クの位相が合った状態（図１４）となる。
【００６０】ドットクロックの位相調整精度は演算手段
４０５で演算する値の数、つまり演算に用いるフレーム
数を多くすることで簡単に精度を上げることが可能であ
る。
【００６１】なお本実施の形態では位相調整手段をＰＬ
Ｌ回路４０２とＡ／Ｄ変換器４０１の間に設けたが、位
相調整の機能をＰＬＬ回路４０２の内部に持たせて、本
実施の形態と同等の動作を実現させることが可能なこと
はいうまでもない。
【００６２】また本実施の形態ではＡ／Ｄ変換器４０
１、加算器４０３、ラッチ手段４０４を赤色、緑色、青
色の３色の内の１つとして説明したが、各色のラッチ手
段４０４の出力を演算手段４００５に入力し、３色の標
準偏差をもって位相調整手段４０６を制御しても本実施
の形態と同等の動作を実現させ得ることが可能なことは
いうまでもない。
【００６３】（実施の形態５）以下に本発明の一実施の
形態について図１５、図１６を用いて説明する。
【００６４】図１５において５０１は、入力信号とし
て、例えばコンピューターの出力する映像信号とした
時、その同期信号に同期したドットクロックを再生し、
またそのドットクロックの位相も制御可能なＰＬＬ回路
である。５０２は前記ドットクロックをサンプリングク
ロックとして前記映像信号をサンプリングし、デジタル
信号に変換するＡ／Ｄ変換器である。５０３はＡ／Ｄ変
換器５０１が出力するジタル信号を前記サンプリングク
ロックの1周期遅らせるラッチ回路、５０４は隣り合う
サンプル間でのサンプル値の差を求めるために前記ラッ
チ回路の入力と出力との２つの信号を受け取り差を出力
する差分回路、５００５は差分回路５０４の出力の絶対
値を出力する絶対値回路、５００６は絶対値回路５００
５の出力を逐次累算していく累算回路である。
【００６５】５０７は絶対値回路５００５の出力を１垂
直周期でラッチするラッチ回路である。累算回路５００
６はラッチ回路５０７がラッチした後クリアされるよう
にクリアパルスが入力されており、結果として後述する
制御回路５０８には1垂直周期ごとの累算結果が入力さ
れるようになっている。５０８はラッチ回路７の出力を
受け取り前記ドットクロックの位相を制御する位相制御
信号を発生する制御回路である。
【００６６】図１６は前記映像信号の例と前記ドットク
ロックによるＡ／Ｄ変換器がサンプリングする様子を示
したものである。
【００６７】映像信号は図１６で示すようにドットクロ
ック周期で波形高が変化しているが、ドットクロックの
位相によってきちんとサンプリングできたりできなかっ
たりすることがわかる。
【００６８】映像信号の１垂直期間にわずかでも変化点
があれば差分回路５０４によりその変化量が、そして絶
対値回路５０５を通して累算回路５０６により累算され
るのでドットクロックの位相状態を判断することが可能
となる。
【００６９】制御回路５０８は位相制御信号の制御内容
と累算回路５０８からの結果を適当なアルゴリズムを用
いることで位相の自動調整が可能となる。アルゴリズム
として、例えば累算回路５０６の値が最も小さくなるよ
うな位相を調べ基準位相とする。
【００７０】前記基準位相ではドットクロックの立ち上
がりと映像信号のエッジが完全に一致している時であ
り、この位相状態でサンプリングされた映像信号は画面
に表示したばあい最もめりはりのない画像となってしま
う。したがって、前記基準位相より所定の位相差になる
ように例えば３０度、４５度、６０度等になるように位
相をずらせば映像信号をきちんとサンプリングできるよ
うにすることができる。
【００７１】（実施の形態６）以下に本発明の一実施の
形態について図１７、図１８を用いて説明する。
【００７２】図１７において６０１は、入力信号とし
て、例えばコンピューターの出力する映像信号とした
時、その同期信号に同期したドットクロックを再生し、
またそのドットクロックの位相も制御可能なＰＬＬ回路
である。
【００７３】６０２は前記ドットクロックをサンプリン
グクロックとして前記映像信号をサンプリングし、デジ
タル信号に変換するＡ／Ｄ変換器である。
【００７４】６１１はＡ／Ｄ変換器６０１が出力するデ
ジタル信号を１ライン期間遅らせるラインメモリ、６０
４は前記ラインメモリの入力と出力との２つの信号を受
け取り差を出力する差分回路、６０５は差分回路６０４
の出力の絶対値を出力する絶対値回路、６０６は絶対値
回路６０５の出力を逐次累算していく累算回路である。
【００７５】６０７は絶対値回路６０５の出力を１フレ
ーム周期でラッチするラッチ回路である。累算回路６０
６はラッチ回路６０７がラッチした後クリアされるよう
にクリアパルスが入力されており、結果として後述する
制御回路６０８には1フレームごとの累算結果が入力さ
れるようになっている。
【００７６】６０８はラッチ回路６０７の出力を受け取
り前記ドットクロックの位相を制御する位相制御信号を
発生する制御回路である。
【００７７】以上のように構成された本実施の形態２の
動作を説明する。図１８は垂直相関のある映像信号をラ
イン周期で重ね合わせた時の拡大図である。
【００７８】映像信号はアナログ信号であり、ドットク
ロックのジッターや伝送路などからのノイズなどにより
図のように同一垂直ライン上の画素に相当する波形が常
に細かく変動している。サンプリング点が図の矢印６４
０上にあるときは垂直相関のある画像であっても隣り合
う同一垂直ライン上での画素のサンプリング値は変化し
てしまう。
【００７９】サンプリング値の変化は各画素ごとに差分
回路６０４によって検出され、絶対値回路６０５を通り
累算回路６０６によって全フレームでの変化量の和とな
って検出される。
【００８０】ドットクロックの位相を変化させサンプリ
ング点を図の矢印６４１上に持っていったときはサンプ
リング値は一定となり、差分回路６０４の出力も０に近
い値が出力される。そのため累算回路６０６によって得
られる値は他の位相の時に比べて小さい値となる。
【００８１】累算回路６０６と制御回路６０８との間に
あるラッチ回路６０７は制御回路６０８が累算回路６０
６の出力した値を受け取りやすくするためにいれてある
もので、構成上は必ずしも必要なものではない。
【００８２】制御回路６０８は、累算回路６０６の出力
する値が小さくなるように位相を制御すれば自動的に位
相の調整が可能となる。そのためのアルゴリズムはどの
ようなものでもよいのはいうまでもない。
【００８３】また、制御回路６０８は累算回路６０６の
出力する値が任意の条件を満たすような制御を行うこと
で、より精度の高い自動調整をも可能にすることができ
るのはいうまでもない。
【００８４】以上のように本実施の形態では画像に垂直
相関ががある場合に位相の自動調整が可能になる。
【００８５】（実施の形態７）以下に本発明の一実施の
形態について図１９、図２０を用いて説明する。
【００８６】図１９において７０１は、入力信号とし
て、例えばコンピューターの出力する映像信号とした
時、その同期信号に同期したドットクロックを再生し、
またそのドットクロックの位相も制御可能なＰＬＬ回路
である。７０２は前記ドットクロックをサンプリングク
ロックとして前記映像信号をサンプリングし、デジタル
信号に変換するＡ／Ｄ変換器である。７０３はＡ／Ｄ変
換器１が出力するジタル信号を１フレーム期間遅らせる
フレームメモリ、７０４は前記フレームメモリの入力と
出力との２つの信号を受け取り差を出力する差分回路、
７０５は差分回路７０４の出力の絶対値を出力する絶対
値回路、７０６は絶対値回路７０５の出力を逐次累算し
ていく累算回路である。７０７は絶対値回路５の出力を
１フレーム周期でラッチするラッチ回路である。
【００８７】累算回路７０６はラッチ回路７０７がラッ
チした後クリアされるようにクリアパルスが入力されて
おり、結果として後述する制御回路７０８には1フレー
ムごとの累算結果が入力されるようになっている。
【００８８】７０８はラッチ回路７０７の出力を受け取
り前記ドットクロックの位相を制御する位相制御信号を
発生する制御回路である。
【００８９】以上のように構成された本実施の形態１の
動作を図２０を用いて説明する。図２０は静止画の映像
信号をフレーム周期で重ね合わせた時の拡大図である。
【００９０】映像信号はアナログ信号であり、ドットク
ロックのジッターや電送路などからのノイズなどにより
図のように静止画上で同一画素の点に相当する波形が常
に細かく変動している。サンプリング点が図の矢印７６
０上にあるときは静止画であっても異なるフレームで同
一の画素のサンプリング値は変化してしまう。
【００９１】サンプリング値の変化は各画素ごとに差分
回路７０４によって検出され、絶対値回路７０５を通り
累算回路７０６によって全フレームでの変化量の和とな
って検出される。
【００９２】ドットクロックの位相を変化させサンプリ
ング点を図の矢印７６１上に持っていったときはサンプ
リング値は一定となり、差分回路７０４の出力も０に近
い値が出力される。そのため累算回路７０６によって得
られる値は他の位相の時に比べて小さい値となる。
【００９３】累算回路７０６と制御回路７０８との間に
あるラッチ回路７０７は制御回路７０８が累算回路７０
６の出力した値を受け取りやすくするためにいれてある
もので、構成上は必ずしも必要なものではない。
【００９４】制御回路７０８は、累算回路７０６の出力
する値が小さくなるように位相を制御すれば自動的に位
相の調整が可能となる。そのためのアルゴリズムはどの
ようなものでもよいのはいうまでもない。
【００９５】また、制御回路７０８は累算回路７０６の
出力する値が任意の条件を満たすような制御を行うこと
で、より精度の高い自動調整をも可能にすることができ
るのはいうまでもない。
【００９６】（実施の形態８）以下に本発明の一実施の
形態について図２１を用いて説明する。
【００９７】図２１において８０１は、入力信号とし
て、例えばコンピューターの出力する映像信号とした
時、その同期信号に同期したドットクロックを再生し、
またそのドットクロックの位相も制御可能なＰＬＬ回路
である。
【００９８】８０２は前記ドットクロックをサンプリン
グクロックとして前記映像信号をサンプリングし、デジ
タル信号に変換するＡ／Ｄ変換器である。８０３はＡ／
Ｄ変換器８０１が出力するジタル信号を前記サンプリン
グクロックの1周期遅らせるラッチ回路、８０４は隣り
合うサンプル間でののサンプル値の差を求めるために前
記ラッチ回路の入力と出力との２つの信号を受け取り差
を出力する差分回路、８０５は差分回路８０４の出力の
絶対値を出力する絶対値回路、８０９はあらかじめ設定
した値を記憶しておく記憶回路、８１２は絶対値回路８
０５の出力と記憶回路８０９の出力とを比較し絶対値回
路８０５の出力の方が大きいとき累算回路８０６の累算
動作を行うようにイネーブル信号を出力する比較回路、
８０６は絶対値回路８０５の出力を前記イネーブル信号
にしたがって逐次累算していく累算回路である。
【００９９】８０７は絶対値回路８０５の出力を１フレ
ーム周期でラッチするラッチ回路である。累算回路８０
６はラッチ回路８０７がラッチした後クリアされるよう
にクリアパルスが入力されており、結果として後述する
制御回路８０８には1フレームごとの累算結果が入力さ
れるようになっている。
【０１００】８０８はラッチ回路８０７の出力を受け取
り前記ドットクロックの位相を制御する位相制御信号を
発生する制御回路である。
【０１０１】以上のように構成された本実施の形態８の
動作を説明する。本実施の形態は前記した実施の形態５
に比較回路８１２および記憶回路８０９を付加し累算回
路８０６の累算動作のＯＮ／ＯＦＦを可能にしたもので
ある。
【０１０２】従って、図１５と同様の動作を行うブロッ
クについては、詳細な説明は省略する。
【０１０３】絶対値回路８０５の出力する絶対値が記憶
回路８０９に設定された設定値より大きなときは画像の
エッジ部分であるとしてエッジ部分のみ累算するように
することで自動調整の精度をあげることができる。
【０１０４】（実施の形態９）以下に本発明の一実施の
形態について図２２を用いて説明する。
【０１０５】図２２において９０１は、入力信号とし
て、例えばコンピューターの出力する映像信号とした
時、その同期信号に同期したドットクロックを再生し、
またそのドットクロックの位相も制御可能なＰＬＬ回路
である。
【０１０６】９０２は前記ドットクロックをサンプリン
グクロックとして前記映像信号をサンプリングし、デジ
タル信号に変換するＡ／Ｄ変換器である。
【０１０７】９１１はＡ／Ｄ変換器９０２が出力するデ
ジタル信号を１ライン期間遅らせるラインメモリ、９０
４は前記ラインメモリの入力と出力との２つの信号を受
け取り差を出力する差分回路、９０５は前記差分回路９
０４の出力の絶対値を出力する絶対値回路、９０９はあ
らかじめ設定した値を記憶しておく記憶回路、９１２は
絶対値回路９０５の出力と記憶回路９０９の出力とを比
較し絶対値回路９０５の出力の方が小さいとき累算回路
９０６の累算動作を行うようにイネーブル信号を出力す
る比較回路、９０６は絶対値回路９０５の出力を前記イ
ネーブル信号にしたがって逐次累算していく累算回路で
ある。
【０１０８】９０７は絶対値回路９０５の出力を１フレ
ーム周期でラッチするラッチ回路である。
【０１０９】累算回路９０６はラッチ回路９０７がラッ
チした後クリアされるようにクリアパルスが入力されて
おり、結果として後述する制御回路９０８には1フレー
ムごとの累算結果が入力されるようになっている。
【０１１０】９０８はラッチ回路９０７の出力を受け取
り前記ドットクロックの位相を制御する位相制御信号を
発生する制御回路である。
【０１１１】以上のように構成された本実施の形態９の
動作を説明する。本実施の形態は前記した実施の形態６
に比較回路９１２および記憶回路９０９を付加し累算回
路９０６の累算動作のスタート／ストップを可能にした
ものである。
【０１１２】従って、図１７と同様の動作を行うブロッ
クについては、詳細な説明は省略する。
【０１１３】絶対値回路９０５の出力する絶対値が記憶
回路９０９に設定された設定値より小さなときは垂直相
関のある画素として累算するようにすることで画像に垂
直相関のある画素が存在すれば自動調整が可能となり、
実施の形態６にあった入力信号における画像が著しく制
限されるという問題点を解決することができる。
【０１１４】（実施の形態１０）以下に本発明の一実施
の形態について図２３を用いて説明する。
【０１１５】図２３において１０１は、入力信号とし
て、例えばコンピューターの出力する映像信号とした
時、その同期信号に同期したドットクロックを再生し、
またそのドットクロックの位相も制御可能なＰＬＬ回路
である。
【０１１６】１０２は前記ドットクロックをサンプリン
グクロックとして前記映像信号をサンプリングし、デジ
タル信号に変換するＡ／Ｄ変換器である。
【０１１７】１０３はＡ／Ｄ変換器１０２が出力するジ
タル信号を前記サンプリングクロックの1周期遅らせる
ラッチ回路、１０４は隣り合うサンプル間でののサンプ
ル値の差を求めるために前記ラッチ回路の入力と出力と
の２つの信号を受け取り差を出力する差分回路、１０５
は差分回路１０４の出力の絶対値を出力する絶対値回
路、１０９はあらかじめ設定した値を記憶しておく記憶
回路、１１２は絶対値回路１０５の出力と記憶回路１０
９の出力とを比較し絶対値回路１０５の出力の方が大き
いとき累算回路１０６の累算動作を行うようにイネーブ
ル信号を出力する比較回路、１０６は絶対値回路１０５
の出力を前記イネーブル信号にしたがって逐次累算して
いく累算回路である。７−２は絶対値回路１０５の出力
およびカウンタ１１３の出力を１フレーム周期でラッチ
するラッチ回路である。
【０１１８】１１４は累算回路１０６の出力値をカウン
タ１１３の出力値で割った値を制御回路１０８に出力す
る割り算回路である。
【０１１９】以上のように構成された本実施の形態１０
の動作を説明する。本実施の形態は前記した実施の形態
９にカウンタ１１３およびカウンタ１１３の出力を１フ
レーム周期でラッチするラッチ回路７−２を付加し、累
算回路１０６の出力がラッチ回路１−１を通った後割り
算回路１１４によりラッチ回路７−２の出力の値で割ら
れてから制御回路に入るようになったものである。従っ
て、図２１と同様の動作を行うブロックについては、詳
細な説明は省略する。
【０１２０】絶対値回路１０５の出力する絶対値が記憶
回路１０９に設定された設定値より大きなときは画像の
エッジ部分であるとしてエッジ部分のみ累算するように
し、さらに、累算された画素数もカウンター１１３によ
りカウントすることで割り算回路１１４により１画素あ
たりの平均値が計算される。そのためノイズなどにより
エッジ部分と判断された画素数が変化してもその影響の
少ない値が制御回路１０８に入力され自動調整の精度が
向上する。
【０１２１】（実施の形態１１）以下に本発明の一実施
の形態について図２４、図２５を用いて説明する。
【０１２２】図２４において２０１は、入力信号とし
て、例えばコンピューターの出力する映像信号とした
時、その同期信号に同期したドットクロックを再生し、
またそのドットクロックの位相も制御可能なＰＬＬ回路
である。
【０１２３】２０２は前記ドットクロックをサンプリン
グクロックとして前記映像信号をサンプリングし、デジ
タル信号に変換するＡ／Ｄ変換器である。１１０００１
１はＡ／Ｄ変換器１１０００１が出力するデジタル信号
を１ライン期間遅らせるラインメモリ、２０４は前記ラ
インメモリの入力と出力との２つの信号を受け取り差を
出力する差分回路、２０５は前記差分回路２０４の出力
の絶対値を出力する絶対値回路、２０９はあらかじめ設
定した値を記憶しておく記憶回路、２１２は絶対値回路
２０５の出力と記憶回路１１００９の出力とを比較し絶
対値回路１１００５の出力の方が小さいとき累算回路１
１０６の累算動作を行うようにイネーブル信号を出力す
る比較回路、１１００６は絶対値回路１１００５の出力
を前記イネーブル信号にしたがって逐次累算していく累
算回路である。
【０１２４】２１３は前記イネーブル信号にしたがって
前記ドットクロックをカウントしカウント結果を制御回
路２０８に出力するカウンタ、２０７は絶対値回路２０
５の出力を１フレーム周期でラッチするラッチ回路であ
る。
【０１２５】累算回路２０６はラッチ回路２０７がラッ
チした後クリアされるようにクリアパルスが入力されて
おり、結果として後述する制御回路２０８には1フレー
ムごとの累算結果が入力されるようになっている。
【０１２６】２０８はラッチ回路２０７の出力を受け取
り前記ドットクロックの位相を制御する位相制御信号を
発生する制御回路である。
【０１２７】以上のように構成された本実施の形態１１
の動作を説明する。本実施の形態は前記した実施の形態
１０にカウンター２１３を追加し比較回路２１２の出力
するイネーブル信号を用いてドットクロックのカウント
動作をスタート／ストップするようにしたものである。
【０１２８】従って、図２２と同様の動作を行うブロッ
クについては、詳細な説明は省略する。
【０１２９】累算回路２０６が累算した画素数をカウン
ター２１３がカウントすることによって制御回路２０８
は自動調整が可能となる。
【０１３０】本来、静止画であれば垂直相関のある画素
数は変化しない。したがって、ドットクロックの位相を
変化させて、カウンター２１３のカウント値が変化する
なら位相が不適当な状態になっていると考えてよい。図
２５のフローチャートは上記した理由によってカウンタ
ー２１３のカウント値の変化によって自動調整をおこな
う一例である。もちろんフローチャートの終了条件や位
相を変化させるアルゴリズムが変わっても同様な動作を
するものであればいいのはいうまでもない。
【０１３１】以上説明したように、本実施の形態では実
施の形態１０にあった垂直相関の検出の精度がドットク
ロックの位相状態に影響してしまうという問題点を解決
することができる。
【０１３２】
【発明の効果】以上のように本発明によれば、映像信号
源より調整用信号を出力し、この調整用信号に対し折返
し周波数成分検出手段を設けると共に、位相差検出の手
段においては信号を特定せずに検出出来る手段を設ける
ことで、コンピュータなどの映像信号源と接続時に、ユ
ーザーにとって未知であるドットクロック周波数、及び
伝送線路等の要因による位相ずれの補正について自動調
整でき、従来ユーザーによる調整に頼っていた点につい
て、ユーザーに要求される点は自動調整を開始する等の
制御という点のみであるという有利な効果が得られる。
【０１３３】また本発明によれば、フレーム毎に映像信
号のサンプリング値の総和を算出し、その値のフレーム
間でのばらつきを最小にすることで、コンピュータなど
の映像信号源と接続時に、伝送線路等の要因による位相
ずれの補正について自動調整でき、従来ユーザーによる
調整に頼っていた点が、ユーザーが静止画を見ていると
きに自動調整を開始する制御をスタートさせるだけとい
う点のみであるという有利な効果が得られる。
【０１３４】また本発明は、従来ユーザーによる調整に
頼っていた位相調整が自動的に行え、かつ、非常に単純
で安価な構成で自動調整が実現できるという有利な効果
が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるドットクロック再
生装置のブロック図
【図２】映像信号源より出力する調整用映像信号波形の
一例を示す図
【図３】周波数解析手段の一例のブロック図
【図４】積算器の一例の内部構成図
【図５】周波数が異なる場合でのサンプリングタイミン
グ図
【図６】本発明の実施の形態２によるドットクロック再
生装置のブロック図
【図７】レベル差検出手段の一例ブロック図
【図８】位相が異なる場合でのサンプリング説明図
【図９】本発明の実施の形態２によるドットクロック再
生装置のブロック図
【図１０】本発明の実施の形態３によるブロック図
【図１１】本発明の実施の形態３によるクロック位相と
検出値のヒストグラムを示す図
【図１２】本発明の実施の形態４によるドットクロック
再生装置のブロック図
【図１３】映像信号とドットクロックの位相が誤った状
態を示す図
【図１４】映像信号とドットクロックの位相が正しい状
態を示す図
【図１５】本発明の実施の形態５のブロック図
【図１６】サンプリングの例を示す図
【図１７】本発明の実施の形態６のブロック図
【図１８】映像信号を垂直方向に重ね合わせた拡大波形
図
【図１９】本発明の実施の形態７のブロック図
【図２０】映像信号をフレーム方向に重ね合わせた拡大
波形図
【図２１】本発明の実施の形態８のブロック図
【図２２】本発明の実施の形態９のブロック図
【図２３】本発明の実施の形態１０のブロック図
【図２４】本発明の実施の形態１１のブロック図
【図２５】本発明の実施の形態７の制御回路８でのフロ
ーチャート
【図２６】従来のドットクロック再生装置を示す図
【符号の説明】
１ 映像信号源 ２、４０１、５０２、６０２、７０２、８０２、９０
２、１０２、２０２ Ａ／Ｄ変換器 ３、４０２、５０１、６０１、７０１，８０１、９０
１，１０１，２０１ ＰＬＬ回路 ４ 折返し周波数解析手段 ５ 信号レベル差検出手段 ６ 分周比設定回路 ７ 位相調整手段 ９ マイコン ４１、４２、５２、７１ 遅延器 ４３、７２ 減算器 ４４、７３ 絶対値回路 ４５、５１、５３、７４ 積算回路 ５４ 分周器 ４０３ 加算器 ４０４、５０３、５０７、６０７ ラッチ手段 ８０３、８０７、９０７、１０３、１０７、２０７ ラ
ッチ回路 ４０５ 演算手段 ４０６ 位相調整手段 ５０４、６０４、７０４、８０４、９０４、１０４、２
０４ 差分回路 ５０５、６０５、７０５、８０５、９０５、１０５、２
０５ 絶対値回路 ５０６、６０６、７０６、８０６、９０６、１０６、２
０６ 累積回路 ５０８、６０８、７０８、８０８、９０８、１０８、２
０８ 制御回路 ６１１ ラインメモリ ７１０ フレームメモリ ８０９、９０９、１０９、２０９ 設定値記憶回路 ８１２、９１２、１１２、２１２ 比較回路 １１３、２１３ カウンター １１４ 割り算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 進藤 嘉邦 大阪府茨木市松下町１番１号 株式会社 松下エーヴィシー・テクノロジー内 (72)発明者 山田 和洋 大阪府茨木市松下町１番１号 株式会社 松下エーヴィシー・テクノロジー内 (72)発明者 木田 和重 大阪府茨木市松下町１番１号 株式会社 松下エーヴィシー・テクノロジー内 (72)発明者 山口 一成 大阪府茨木市松下町１番１号 株式会社 松下エーヴィシー・テクノロジー内 (56)参考文献 特開 平５−249942（ＪＰ，Ａ) 特開 平９−146502（ＪＰ，Ａ) 特開 平６−102835（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 1/00 - 1/28 G09G 3/00 - 3/38 G09G 5/00 - 5/42 H04N 5/66 - 5/74

Claims (21)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力される各種映像に応じてドットクロ
    ックを再生するドットクロック再生装置において、映像
    信号のドットクロックと異なる周波数でサンプリングし
    た際に生じる折返し周波数成分を検出してこの折返し周
    波数成分が生じないようにドットクロックを再生するこ
    とを特徴とするドットクロック再生装置。
  2. 【請求項２】 映像信号源から出力される調整用信号を
    入力し、この入力映像信号をデジタル信号に変換するア
    ナログデジタル変換器と、前記調整用信号のドットクロ
    ックと異なるサンプリングクロックでアナログデジタル
    変換した際に生じる折返し周波数成分を検出する周波数
    解析手段と、前記周波数解析手段からの出力結果により
    ＰＬＬ回路の分周比を設定する分周比設定回路と、水平
    同期信号に同期したクロックを発振する前記ＰＬＬ回路
    を備えたことを特徴とするドットクロック再生装置。
  3. 【請求項３】 映像信号源から出力される調整用信号を
    入力し、この入力映像信号をデジタル信号に変換するＡ
    ／Ｄ変換器と、サンプル間の信号レベル差を検出する検
    出手段と、前記検出手段により得られたドット間の信号
    レベル差を積算した値が最大となるようにＰＬＬ回路の
    出力クロックの位相を調整する位相調整手段と、水平同
    期信号に同期したクロックを発振する前記ＰＬＬ回路を
    備えたことを特徴とするドットクロック再生装置。
  4. 【請求項４】 位相調整手段と、サンプル間の信号レベ
    ル差を検出する検出手段を設けたことを特徴とする請求
    項２記載のドットクロック再生装置。
  5. 【請求項５】 折返り周波数成分の検出を１フレームを
    複数の領域に分割して行うことを特徴とする請求項１記
    載のドットクロック再生装置。
  6. 【請求項６】 映像信号源から出力される調整用信号を
    サンプルしたドット間の信号レベル差を積算した結果を
    用いて、再生するドットクロックの位相を自動調整する
    際において、画像として表示される信号のｂｉｔ数より
    少ないｂｉｔ数を微分することを特徴とした請求項３ま
    たは請求項４いずれかに記載のドットクロック再生装
    置。
  7. 【請求項７】 調整用信号を出力する映像信号源を用い
    る代わりに、ドットクロックの位相を変化させ、位相差
    と微分した結果をもとに最適なクロック位相を求めるこ
    とを特徴とする請求項３または請求項４いずれかに記載
    のドットクロック再生装置。
  8. 【請求項８】 入力映像信号を一定周波数のクロックで
    サンプリングし、１フレームのサンプリングデータを累
    積加算し、数フレームの加算値の標準偏差を求め、偏差
    値が小さくなるようにドットクロックと前記入力映像信
    号の位相を調整することを特徴とするドットクロック再
    生装置。
  9. 【請求項９】 入力映像信号をデジタルに変換するＡ／
    Ｄ変換器と、前記Ａ／Ｄ変換器の出力データを累積加算
    する加算器と、前記加算器の出力を垂直同期レートで出
    力するラッチ手段と、前記ラッチ手段の出力を入力とし
    数フレームの前記ラッチ手段の出力の標準偏差を求め、
    その値を出力する演算手段と、入力映像信号の水平同期
    信号を元にドットクロックを発生させるＰＬＬ回路と、
    前記演算手段の出力信号に応じて、前記ＰＬＬ回路の出
    力のドットクロックの位相を調整する位相調整手段を備
    えたことを特徴とするドットクロック再生装置。
  10. 【請求項１０】 再生しようとするドットクロックで入
    力信号をサンプリングし、隣り合うサンプル間でのサン
    プル値の差の絶対値を累算した結果をもちいて、前記ド
    ットクロックの位相を自動調整することを特徴とするド
    ットクロック再生装置。
  11. 【請求項１１】 ドットクロックをサンプリングクロッ
    クとして入力信号をデジタル信号に変換するＡ／Ｄ変換
    器と、前記Ａ／Ｄ変換後のデジタル信号を１サンプル周
    期遅らせるラッチ回路と、前記ラッチ回路の出力と前記
    Ａ／Ｄ変換器の出力の差を出力する差分回路と、前記差
    分回路の出力の絶対値を出力する絶対値回路と、前記絶
    対値回路の出力を逐次累算していく累算回路と、前記累
    算回路の出力する累算結果を受け取り前記ドットクロッ
    クの位相を制御する制御回路とを備えたことを特徴とす
    るドットクロック再生装置。
  12. 【請求項１２】 再生しようとするドットクロックで入
    力信号をサンプリングし、ライン間でのサンプル値の差
    の絶対値を累算した結果をもちいて、前記ドットクロッ
    クの位相を自動調整することを特徴とするドットクロッ
    ク再生装置。
  13. 【請求項１３】 ドットクロックをサンプリングクロッ
    クとして入力信号をデジタル信号に変換するＡ／Ｄ変換
    器と、前記Ａ／Ｄ変換後のデジタル信号を１ライン期間
    遅らせるラインメモリと、前記ラインメモリの出力と前
    記Ａ／Ｄ変換器の出力の差を出力する差分回路と、前記
    差分回路の出力の絶対値を出力する絶対値回路と、前記
    絶対値回路の出力を逐次累算していく累算回路と、前記
    累算回路の出力する累算結果を受け取り前記ドットクロ
    ックの位相を制御する制御回路とを備えたことを特徴と
    するドットクロック再生装置。
  14. 【請求項１４】 絶対値が設定値より小さいときは累算
    しないようにしたことを特徴とする請求項１０記載のド
    ットクロック再生装置。
  15. 【請求項１５】 設定値を記憶している記憶回路と、絶
    対値回路の出力と前記記憶回路が記憶している設定値と
    を比較し絶対値が設定値より大きいときに累算回路へイ
    ネーブル信号を出力する比較回路を設けたことを特徴と
    する請求項１１記載のドットクロック再生装置。
  16. 【請求項１６】 絶対値が設定値より大きいときは累算
    しないようにしたことを特徴とする請求項１２記載のド
    ットクロック再生装置。
  17. 【請求項１７】 設定値を記憶している記憶回路と、絶
    対値回路の出力と前記記憶回路が記憶している設定値と
    を比較し絶対値が設定値より小さいときに累算回路へイ
    ネーブル信号を出力する比較回路を設けたことを特徴と
    する請求項１３記載のドットクロック再生装置。
  18. 【請求項１８】 累算結果の１画素あたりの平均を求め
    てドットクロックの位相を自動調整することを特徴とす
    る請求項１４記載のドットクロック再生装置。
  19. 【請求項１９】 比較回路が出力するイネーブル信号の
    イネーブル期間ドットクロックのカウントを行うカウン
    ターと、累算回路の出力を前記カウンターの出力で割り
    算し、制御回路に出力する割り算回路とを設けたことを
    特徴とする請求項１５記載のドットクロック再生装置。
  20. 【請求項２０】 累算した画素数をカウントしカウント
    値と累算した結果とを用いてドットクロックの位相を自
    動調整することを特徴とする請求項１６記載のドットク
    ロック再生装置。
  21. 【請求項２１】 比較回路が出力するイネーブル信号の
    イネーブル期間ドットクロックのカウントを行い制御回
    路に出力するカウンターを設けたことを特徴とする請求
    項１７記載のドットクロック再生装置。
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