JPH11184437A - 信号処理回路および液晶ディスプレイ装置 - Google Patents
信号処理回路および液晶ディスプレイ装置Info
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- JPH11184437A JPH11184437A JP35517797A JP35517797A JPH11184437A JP H11184437 A JPH11184437 A JP H11184437A JP 35517797 A JP35517797 A JP 35517797A JP 35517797 A JP35517797 A JP 35517797A JP H11184437 A JPH11184437 A JP H11184437A
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- signal
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- clock
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Abstract
(57)【要約】
【課題】アナログ信号の１ドットピクセル周期が変動し
た場合でも、正規のサンプリング位置でサンプルするこ
とにより忠実にディジタルデータに変換する。 【解決手段】アナログ信号をサンプリング・クロックに
よりサンプルしてディジタル信号に変換するＡ／Ｄ変換
回路１に供給するサンプリング・クロックと前記アナロ
グ信号の１ドットピクセル周期の位相差を検出する位相
差検出回路６と、前記位相差検出回路６で検出された位
相差に応じて前記サンプリング・クロックの立ち上がり
エッジ傾斜変化させるサンプル位置補正回路（容量１０
Ａ，１０Ｂ、バリキャップダイオード１１Ａ，１１Ｂ、
終端抵抗１２Ａ，１２Ｂ）とを備え、前記アナログ信号
を最適位置でサンプルする。
た場合でも、正規のサンプリング位置でサンプルするこ
とにより忠実にディジタルデータに変換する。 【解決手段】アナログ信号をサンプリング・クロックに
よりサンプルしてディジタル信号に変換するＡ／Ｄ変換
回路１に供給するサンプリング・クロックと前記アナロ
グ信号の１ドットピクセル周期の位相差を検出する位相
差検出回路６と、前記位相差検出回路６で検出された位
相差に応じて前記サンプリング・クロックの立ち上がり
エッジ傾斜変化させるサンプル位置補正回路（容量１０
Ａ，１０Ｂ、バリキャップダイオード１１Ａ，１１Ｂ、
終端抵抗１２Ａ，１２Ｂ）とを備え、前記アナログ信号
を最適位置でサンプルする。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号を忠
実にディジタル信号に変換する装置に係り、特に、入力
するアナログ映像信号のジッタに起因する画質劣化を防
止して高品質の映像表示を可能とした液晶ディスプレイ
装置に関する。
実にディジタル信号に変換する装置に係り、特に、入力
するアナログ映像信号のジッタに起因する画質劣化を防
止して高品質の映像表示を可能とした液晶ディスプレイ
装置に関する。
【０００２】
【従来の技術】アナログ信号をディジタル信号に変換す
る装置、例えば液晶表示装置、ディジタルビデオ装置、
ＣＣＤカメラ等では、入力するアナログ信号をディジタ
ル信号に変換するアナログ／ディジタル変換回路を備え
ている。
る装置、例えば液晶表示装置、ディジタルビデオ装置、
ＣＣＤカメラ等では、入力するアナログ信号をディジタ
ル信号に変換するアナログ／ディジタル変換回路を備え
ている。
【０００３】例えば、パソコンあるいはワークステーシ
ョン等のコンピュータからの表示信号はアナログ映像信
号と同期信号から構成される。このような表示信号はデ
ィスプレイ装置がＣＲＴ（陰極線管）であることを前提
に生成されるものであるため、ディスプレイ装置として
液晶表示装置を用いる場合には、この表示信号を液晶表
示装置の駆動方式に合わせたディジタル信号に変換する
必要がある。
ョン等のコンピュータからの表示信号はアナログ映像信
号と同期信号から構成される。このような表示信号はデ
ィスプレイ装置がＣＲＴ（陰極線管）であることを前提
に生成されるものであるため、ディスプレイ装置として
液晶表示装置を用いる場合には、この表示信号を液晶表
示装置の駆動方式に合わせたディジタル信号に変換する
必要がある。
【０００４】図８はコンピュータからディスプレイ装置
間に転送される表示信号を説明する概略ブロック図であ
って、２０はコンピュータ、２１はディスプレイ装置で
ある。
間に転送される表示信号を説明する概略ブロック図であ
って、２０はコンピュータ、２１はディスプレイ装置で
ある。
【０００５】ディスプレイ装置２１はコンピュータ２０
から出力されたアナログ形式の映像信号を同時に出力さ
れる同期信号（水平同期信号Ｈｓｙｎｃ、垂直同期信号
Ｖｓｙｎｃ）を基にして画面に表示する。
から出力されたアナログ形式の映像信号を同時に出力さ
れる同期信号（水平同期信号Ｈｓｙｎｃ、垂直同期信号
Ｖｓｙｎｃ）を基にして画面に表示する。
【０００６】ＣＲＴでは上記のようなアナログ映像信号
をそのまま表示することができるが、液晶ディスプレイ
装置は映像信号をディジタル信号で処理するために、入
力したアナログ信号を一旦ディジタル信号に変換する必
要がある。
をそのまま表示することができるが、液晶ディスプレイ
装置は映像信号をディジタル信号で処理するために、入
力したアナログ信号を一旦ディジタル信号に変換する必
要がある。
【０００７】図９はアナログ信号をディジタル信号に変
換して液晶パネル２１を駆動する信号処理回路の従来の
回路構成を説明するブロック図である。
換して液晶パネル２１を駆動する信号処理回路の従来の
回路構成を説明するブロック図である。
【０００８】この信号処理回路は、アナログ信号をディ
ジタル信号に変換してディジタルデータとして表示制御
回路に出力するＡ／Ｄ変換回路１、水平同期信号（Ｈ
SYNC）を遅延させる遅延回路２、水平同期信号に同期し
たクロックを生成するＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ回路）３、増幅回路５、スイッチ１
３、制御装置（以下、マイコン）１４、およびディジタ
ルデータのタイミングを制御する表示制御回路１７から
なる。
ジタル信号に変換してディジタルデータとして表示制御
回路に出力するＡ／Ｄ変換回路１、水平同期信号（Ｈ
SYNC）を遅延させる遅延回路２、水平同期信号に同期し
たクロックを生成するＰＬＬ回路（Ｐｈａｓｅ Ｌｏｃ
ｋｅｄ Ｌｏｏｐ回路）３、増幅回路５、スイッチ１
３、制御装置（以下、マイコン）１４、およびディジタ
ルデータのタイミングを制御する表示制御回路１７から
なる。
【０００９】この信号処理回路に、例えば７５オームの
同軸ラインで入力されたアナログの映像信号は増幅回路
５で所定のレベルに増幅された後、Ａ／Ｄ変換回路１に
与えられてアナログ信号からディジタル信号に変換さ
れ、表示制御回路１７に与えられてディスプレイ装置を
構成する液晶パネル２７に表示される。
同軸ラインで入力されたアナログの映像信号は増幅回路
５で所定のレベルに増幅された後、Ａ／Ｄ変換回路１に
与えられてアナログ信号からディジタル信号に変換さ
れ、表示制御回路１７に与えられてディスプレイ装置を
構成する液晶パネル２７に表示される。
【００１０】アナログの映像信号をディジタルデータに
Ａ／Ｄ変換するためのサンプリング・クロックはアナロ
グ映像信号と共にこの信号処理回路に入力した水平同期
信号ＨSYNCを遅延回路２を通してＰＬＬ回路３でサンプ
リング・クロックを生成し、Ａ／Ｄ変換回路１に供給さ
れる。このサンプリング・クロックの周波数と遅延回路
２の遅延時間は、ディスプレイ装置２１を使用するユー
ザがスイッチ１３を用いて最適値になるように調節す
る。この調節値はマイコン１４で各回路に設定される。
Ａ／Ｄ変換するためのサンプリング・クロックはアナロ
グ映像信号と共にこの信号処理回路に入力した水平同期
信号ＨSYNCを遅延回路２を通してＰＬＬ回路３でサンプ
リング・クロックを生成し、Ａ／Ｄ変換回路１に供給さ
れる。このサンプリング・クロックの周波数と遅延回路
２の遅延時間は、ディスプレイ装置２１を使用するユー
ザがスイッチ１３を用いて最適値になるように調節す
る。この調節値はマイコン１４で各回路に設定される。
【００１１】なお、このような技術については、特開昭
６２−９２９９５号公報、あるいは「日経エレクトロニ
クス」１９９６．７−１５（Ｎｏ．６６６），ｐｐ１１
０〜１１５に記載されている。
６２−９２９９５号公報、あるいは「日経エレクトロニ
クス」１９９６．７−１５（Ｎｏ．６６６），ｐｐ１１
０〜１１５に記載されている。
【００１２】
【発明が解決しようとする課題】図１０はパソコンある
いはワークステーションから送られてくる１ドットピク
セル幅の白と黒のアナログ映像信号Ａ，Ｂの波形説明図
である。
いはワークステーションから送られてくる１ドットピク
セル幅の白と黒のアナログ映像信号Ａ，Ｂの波形説明図
である。
【００１３】図１０中の白と黒の繰り返し映像信号は、
ＰＬＬ回路３で生成するサンプリング・クロックの１ド
ットクロック幅に相当し、図８に示したパソコンまたは
ワークステーション２０からディスプレイ装置２１に伝
送される過程で、信号の高域特性が劣化し、図示したよ
うに波形が正弦波状に鈍っている。
ＰＬＬ回路３で生成するサンプリング・クロックの１ド
ットクロック幅に相当し、図８に示したパソコンまたは
ワークステーション２０からディスプレイ装置２１に伝
送される過程で、信号の高域特性が劣化し、図示したよ
うに波形が正弦波状に鈍っている。
【００１４】従来のパソコンまたはワークステーション
では、図１０中の映像信号Ａに示したように、１ドット
ピクセル幅の白と黒の映像信号周期は表示する解像度に
よってＶＥＳＡ（Ｖｉｄｅｏ Ｅｌｅｃｔｒｏｎｉｃｓ
Ｓｔａｎｄａｒｄ Ａｓｓｏｃｉａｔｉｏｎ）規格等
によって規定されている。例えば、解像度が１０２４×
７６８のＸＧＡ（８０ＭＨｚ）モードでは１ドットピク
セル周期が１２．５ｎｓ、解像度が６４０×４８０のＶ
ＧＡ（２５ＭＨｚ）モードでは１ドットピクセル周期が
４０ｎｓと規定されている。
では、図１０中の映像信号Ａに示したように、１ドット
ピクセル幅の白と黒の映像信号周期は表示する解像度に
よってＶＥＳＡ（Ｖｉｄｅｏ Ｅｌｅｃｔｒｏｎｉｃｓ
Ｓｔａｎｄａｒｄ Ａｓｓｏｃｉａｔｉｏｎ）規格等
によって規定されている。例えば、解像度が１０２４×
７６８のＸＧＡ（８０ＭＨｚ）モードでは１ドットピク
セル周期が１２．５ｎｓ、解像度が６４０×４８０のＶ
ＧＡ（２５ＭＨｚ）モードでは１ドットピクセル周期が
４０ｎｓと規定されている。
【００１５】しかし、パソコンまたはワークステーショ
ンの中には、装置内部の電流変動等の影響により、図１
０の映像信号Ｂで示すように、白と黒映像信号の１ドッ
トピクセル周期がランダムに変動した信号が送られてく
るものがある。したがって、映像信号を水平同期信号を
トリガとしてオシロスコープ等の測定器で波形を観察す
ると、あたかも映像信号にジッタがあるように見える。
上記した映像信号の変動は、特に周波数の高い映像信
号、例えば解像度が１０２４×７６８のＸＧＡ等を出力
するパソコンまたはワークステーションにおいて起こ
る。
ンの中には、装置内部の電流変動等の影響により、図１
０の映像信号Ｂで示すように、白と黒映像信号の１ドッ
トピクセル周期がランダムに変動した信号が送られてく
るものがある。したがって、映像信号を水平同期信号を
トリガとしてオシロスコープ等の測定器で波形を観察す
ると、あたかも映像信号にジッタがあるように見える。
上記した映像信号の変動は、特に周波数の高い映像信
号、例えば解像度が１０２４×７６８のＸＧＡ等を出力
するパソコンまたはワークステーションにおいて起こ
る。
【００１６】図１１は図１０に示した映像信号ＡとＢを
Ａ／Ｄ変換回路でディジタル信号に変換するタイミング
を説明する波形図である。
Ａ／Ｄ変換回路でディジタル信号に変換するタイミング
を説明する波形図である。
【００１７】図１１中、（ａ）は映像信号信号Ａを、ま
た（ｂ）は映像信号Ｂを、それぞれ図９のＰＬＬ回路３
で水平同期信号ＨSYNCから生成するサンプリング・クロ
ックを用いてＡ／Ｄ変換回路１でサンプリングするタイ
ミングを示し、図中の丸印はサンプリング・クロックで
白と黒の映像信号を最適位置でサンプルする様子を表し
ている。
た（ｂ）は映像信号Ｂを、それぞれ図９のＰＬＬ回路３
で水平同期信号ＨSYNCから生成するサンプリング・クロ
ックを用いてＡ／Ｄ変換回路１でサンプリングするタイ
ミングを示し、図中の丸印はサンプリング・クロックで
白と黒の映像信号を最適位置でサンプルする様子を表し
ている。
【００１８】図１１の（ａ）の場合、白と黒の映像信号
Ａの周期が一定であるため、映像信号を常に最適位置で
サンプルすることができるため、アナログ映像信号信号
を忠実にディジタルデータ（ＦＦ）HEX と（００）HEX
に変換することができる。
Ａの周期が一定であるため、映像信号を常に最適位置で
サンプルすることができるため、アナログ映像信号信号
を忠実にディジタルデータ（ＦＦ）HEX と（００）HEX
に変換することができる。
【００１９】しかし、図１１の（ｂ）の場合には、映像
信号の１ドットピクセル周期がランダムに変動するた
め、最適位置ＡからずれたＢ点で映像信号をサンプルし
てディジタルデータ（ＦＦ）HEX と（００）HEX に変換
するところを（ＦＢ）HEX ，（ＦＣ）HEX ，（１１）
HEX ，（ＦＥ）HEX といった値で変換され。本来の表示
画面と異なった画面がディスプレイ装置に表示されてし
まう。
信号の１ドットピクセル周期がランダムに変動するた
め、最適位置ＡからずれたＢ点で映像信号をサンプルし
てディジタルデータ（ＦＦ）HEX と（００）HEX に変換
するところを（ＦＢ）HEX ，（ＦＣ）HEX ，（１１）
HEX ，（ＦＥ）HEX といった値で変換され。本来の表示
画面と異なった画面がディスプレイ装置に表示されてし
まう。
【００２０】また、ジッタがあるサンプリング・クロッ
クで図１１中のＢ点のような映像波形の変化点、つまり
スルレートの高いところでサンプルすると、ディジタル
信号に変換したデータがジッタの周期で変動する。その
結果、ディスプレイ装置の表示画面にはちらつき、にじ
みが発生する。
クで図１１中のＢ点のような映像波形の変化点、つまり
スルレートの高いところでサンプルすると、ディジタル
信号に変換したデータがジッタの周期で変動する。その
結果、ディスプレイ装置の表示画面にはちらつき、にじ
みが発生する。
【００２１】したがって、図９に示した従来のアナログ
・ディジタル変換方式を用いたディスプレイ装置におい
ては、パソコンまたはワークステーションから送られて
くる映像信号を正しく表示することができず、また上記
した表示画面ににじみやちらつきが発生して画質が劣化
するという問題が生じる。
・ディジタル変換方式を用いたディスプレイ装置におい
ては、パソコンまたはワークステーションから送られて
くる映像信号を正しく表示することができず、また上記
した表示画面ににじみやちらつきが発生して画質が劣化
するという問題が生じる。
【００２２】本発明の目的は、上記従来技術の問題を解
消して高画質の表示画像を得ることのできる、特に映像
信号表示装置に好適なアナログ・ディジタル変換装置を
提供することにある。
消して高画質の表示画像を得ることのできる、特に映像
信号表示装置に好適なアナログ・ディジタル変換装置を
提供することにある。
【００２３】
【課題を解決するための手段】上記目的は、前記映像信
号Ｂの１ドットピクセル周期の変動に応じてサンプルす
る位置を１クロック置きに補正し、常に最適位置で映像
信号をサンプルすることで達成される。
号Ｂの１ドットピクセル周期の変動に応じてサンプルす
る位置を１クロック置きに補正し、常に最適位置で映像
信号をサンプルすることで達成される。
【００２４】また、映像信号Ｂを位相の異なるサンプリ
ング・クロックで同一映像信号を多重サンプルし、その
多重サンプルしたディジタルデータの中から最適値を抽
出することにより達成される。
ング・クロックで同一映像信号を多重サンプルし、その
多重サンプルしたディジタルデータの中から最適値を抽
出することにより達成される。
【００２５】すなわち、本発明は、下記の（１）〜
（４）に記載の構成としたことに特徴を有する。
（４）に記載の構成としたことに特徴を有する。
【００２６】（１）アナログ信号をサンプリング・クロ
ックによりサンプルしてディジタル信号に変換するＡ／
Ｄ変換回路を備えた信号処理回路において、前記Ａ／Ｄ
変換回路に供給するサンプリング・クロックと前記アナ
ログ信号の１ドットピクセル周期の位相差を検出する位
相差検出回路と、前記位相差検出回路で検出された位相
差に応じて前記サンプリング・クロックの立ち上がりエ
ッジ傾斜変化させるサンプル位置補正回路とを備え、前
記アナログ信号を最適位置でサンプルする構成とした。
ックによりサンプルしてディジタル信号に変換するＡ／
Ｄ変換回路を備えた信号処理回路において、前記Ａ／Ｄ
変換回路に供給するサンプリング・クロックと前記アナ
ログ信号の１ドットピクセル周期の位相差を検出する位
相差検出回路と、前記位相差検出回路で検出された位相
差に応じて前記サンプリング・クロックの立ち上がりエ
ッジ傾斜変化させるサンプル位置補正回路とを備え、前
記アナログ信号を最適位置でサンプルする構成とした。
【００２７】（２）アナログ映像信号を基準レベルと比
較する比較回路と、前記アナログ映像信号と共に入力す
る同期信号からドットクロックを生成するＰＬＬ回路
と、前記比較回路の出力と前記ＰＬＬ回路の出力の位相
差を検出する位相比較器と、前記ドットクロックの立ち
上がりエッジ傾斜を前記位相比較器の比較信号で変化さ
せるエッジ傾斜変更回路と、前記アナログ映像信号を前
記エッジ傾斜変更回路の出力信号をサンプリング・クロ
ックとしてサンプルしてディジタルデータに変換するＡ
／Ｄ変換回路とを具備した。
較する比較回路と、前記アナログ映像信号と共に入力す
る同期信号からドットクロックを生成するＰＬＬ回路
と、前記比較回路の出力と前記ＰＬＬ回路の出力の位相
差を検出する位相比較器と、前記ドットクロックの立ち
上がりエッジ傾斜を前記位相比較器の比較信号で変化さ
せるエッジ傾斜変更回路と、前記アナログ映像信号を前
記エッジ傾斜変更回路の出力信号をサンプリング・クロ
ックとしてサンプルしてディジタルデータに変換するＡ
／Ｄ変換回路とを具備した。
【００２８】（３）（２）において、前記エッジ傾斜変
更回路を前記位相比較器の比較信号により容量を可変と
したバリキャップダイオードで構成した。
更回路を前記位相比較器の比較信号により容量を可変と
したバリキャップダイオードで構成した。
【００２９】（４）アナログ映像信号をサンプリング・
クロックによりサンプルしてディジタル信号に変換する
Ａ／Ｄ変換回路を備えた液晶ディスプレイ装置用の信号
処理回路において、入力するアナログ映像信号を同時に
ディジタルデータに変換する並列配置されたｎ個のＡ／
Ｄ変換回路で構成した多重Ａ／Ｄ変換回路と、前記アナ
ログ映像信号と共に入力する同期信号からドットクロッ
クを生成するＰＬＬ回路と、前記ＰＬＬ回路で生成した
ドットクロックから位相の異なるｎ個のサンプリング・
クロックを生成するクロック遅延回路と、前記多重Ａ／
Ｄ変換回路から出力するｎ個のディジタルデータのデー
タの増減傾向により前記ｎ個のディジタルデータの中か
ら最大または最小のディジタルデータを選択するデータ
選択回路を有し、選択されたディジタルデータを液晶デ
ィスプレイに表示する表示制御回路とを具備した。
クロックによりサンプルしてディジタル信号に変換する
Ａ／Ｄ変換回路を備えた液晶ディスプレイ装置用の信号
処理回路において、入力するアナログ映像信号を同時に
ディジタルデータに変換する並列配置されたｎ個のＡ／
Ｄ変換回路で構成した多重Ａ／Ｄ変換回路と、前記アナ
ログ映像信号と共に入力する同期信号からドットクロッ
クを生成するＰＬＬ回路と、前記ＰＬＬ回路で生成した
ドットクロックから位相の異なるｎ個のサンプリング・
クロックを生成するクロック遅延回路と、前記多重Ａ／
Ｄ変換回路から出力するｎ個のディジタルデータのデー
タの増減傾向により前記ｎ個のディジタルデータの中か
ら最大または最小のディジタルデータを選択するデータ
選択回路を有し、選択されたディジタルデータを液晶デ
ィスプレイに表示する表示制御回路とを具備した。
【００３０】上記のような構成としたことにより、映像
信号等のアナログ信号を常に最適な位置でサンプルする
ことが可能となり、Ａ／Ｄ変換回路の変換精度が向上す
るだけでなく、これを液晶ディスプレイ装置に適用した
場合には、表示映像の高画質化が達成される。
信号等のアナログ信号を常に最適な位置でサンプルする
ことが可能となり、Ａ／Ｄ変換回路の変換精度が向上す
るだけでなく、これを液晶ディスプレイ装置に適用した
場合には、表示映像の高画質化が達成される。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態につ
き、実施例を参照して詳細に説明する。
き、実施例を参照して詳細に説明する。
【００３２】図１は本発明の第１実施例を説明するブロ
ック図であって、アナログ映像信号を１ドットクロック
置きに補正する回路構成としたＡ／Ｄ変換回路を用いた
液晶ディスプレイ装置用の信号処理回路である。
ック図であって、アナログ映像信号を１ドットクロック
置きに補正する回路構成としたＡ／Ｄ変換回路を用いた
液晶ディスプレイ装置用の信号処理回路である。
【００３３】この信号処理回路は、Ａ／Ｄ変換回路１、
遅延回路２、ＰＬＬ回路３、バッファ回路４、増幅回路
（ＡＭＰ）５Ａ，５Ｂ、位相比較回路６、チャージポン
プ回路７、ローパスフィルタ（ＬＰＦ）８、比較回路
（ＣＯＭＰ）９、容量（ＣＬ）１０Ａ，１０Ｂ、バリキ
ャップダイオード（ＤＬ）１１Ａ，１１Ｂ、終端抵抗
（ＲＬ）１２Ａ，１２Ｂ、スイッチ１３、マイコン１
４、表示制御回路１７、液晶パネル２７で構成されてい
る。
遅延回路２、ＰＬＬ回路３、バッファ回路４、増幅回路
（ＡＭＰ）５Ａ，５Ｂ、位相比較回路６、チャージポン
プ回路７、ローパスフィルタ（ＬＰＦ）８、比較回路
（ＣＯＭＰ）９、容量（ＣＬ）１０Ａ，１０Ｂ、バリキ
ャップダイオード（ＤＬ）１１Ａ，１１Ｂ、終端抵抗
（ＲＬ）１２Ａ，１２Ｂ、スイッチ１３、マイコン１
４、表示制御回路１７、液晶パネル２７で構成されてい
る。
【００３４】この信号処理回路に入力したアナログ映像
信号は、増幅回路５Ａを経てＡ／Ｄ変換回路１で偶数
（ＥＶＥＮ）と奇数（ＯＤＤ）の２つのパラレルデータ
に変換された後、表示制御回路１７に送られる。
信号は、増幅回路５Ａを経てＡ／Ｄ変換回路１で偶数
（ＥＶＥＮ）と奇数（ＯＤＤ）の２つのパラレルデータ
に変換された後、表示制御回路１７に送られる。
【００３５】Ａ／Ｄ変換回路１に供給されるサンプリン
グ・クロックは、前記図９で説明したように、遅延回路
２で遅延させたＴＴＬレベルの水平同期信号Ｈｓｙｎｃ
に同期させてＰＬＬ回路３でＰＥＣＬレベルのクロック
を生成し、バッファ回路４を経てＡ／Ｄ変換回路１に供
給される。
グ・クロックは、前記図９で説明したように、遅延回路
２で遅延させたＴＴＬレベルの水平同期信号Ｈｓｙｎｃ
に同期させてＰＬＬ回路３でＰＥＣＬレベルのクロック
を生成し、バッファ回路４を経てＡ／Ｄ変換回路１に供
給される。
【００３６】バッファ回路４からは２系統のサンプリン
グ・クロックが出力される。このバッファ回路４の各出
力はＰＥＣＬレベルの信号であるため、それぞれ、接地
と信号線の間に終端抵抗（ＲＬ）１２Ａ，１２Ｂが接続
されており、さらにこの各終端抵抗（ＲＬ）１２Ａ，１
２Ｂにはそれぞれ固定の容量（ＣＬ）１０Ａ，１０Ｂと
バリキャップダイオード（ＤＬ）１１Ａ，１１Ｂが並列
に接続されている。
グ・クロックが出力される。このバッファ回路４の各出
力はＰＥＣＬレベルの信号であるため、それぞれ、接地
と信号線の間に終端抵抗（ＲＬ）１２Ａ，１２Ｂが接続
されており、さらにこの各終端抵抗（ＲＬ）１２Ａ，１
２Ｂにはそれぞれ固定の容量（ＣＬ）１０Ａ，１０Ｂと
バリキャップダイオード（ＤＬ）１１Ａ，１１Ｂが並列
に接続されている。
【００３７】ここで、バリキャップダイオード（ＤＬ）
１１Ａ，１１Ｂの容量をＣｄ、バッファ回路４からみた
出力負荷容量をＣｏとすると、Ｃｏ＝（ＣＬ×Ｃｄ）／
（ＣＬ＋Ｃｄ）となり、バリキャップダイオード（Ｄ
Ｌ）１１Ａ，１１Ｂに印加する電圧を可変とすることに
より、ＣｄまたはＣｏを変化させることができる。
１１Ａ，１１Ｂの容量をＣｄ、バッファ回路４からみた
出力負荷容量をＣｏとすると、Ｃｏ＝（ＣＬ×Ｃｄ）／
（ＣＬ＋Ｃｄ）となり、バリキャップダイオード（Ｄ
Ｌ）１１Ａ，１１Ｂに印加する電圧を可変とすることに
より、ＣｄまたはＣｏを変化させることができる。
【００３８】図２は本発明の第１実施例の動作タイミン
グを説明する波形図である。以下、この波形図を参照し
て図１の動作を説明する。
グを説明する波形図である。以下、この波形図を参照し
て図１の動作を説明する。
【００３９】図２中、ＣＯＭＰ・ＯＵＴ信号は、入力さ
れたアナログ映像信号の立ち上がりエッジを比較回路９
で検出した信号であり、このＣＯＭＰ・ＯＵＴ信号とＰ
ＬＬ回路３で生成されたＰＬＬ・ＣＬＯＣＫ信号とを位
相比較回路６でその立ち上がりエッジの位相を比較し、
ＣＯＭＰ・ＯＵＴ信号に対してＰＬＬ・ＣＬＯＣＫ信号
が進んでいる場合はその位相差に応じたパルス（Ｔ
jitter１）が進み信号（ＩＮＣ信号）に出力され、逆に
ＣＯＭＰ・ＯＵＴ信号に対してＰＬＬ・ＣＬＯＣＫ信号
が遅れている場合は、ＩＮＣ信号は出力されず、遅れ信
号（ＤＥＣ信号）にその位相差に応じたパルス（Ｔ
jitter２）が出力される。
れたアナログ映像信号の立ち上がりエッジを比較回路９
で検出した信号であり、このＣＯＭＰ・ＯＵＴ信号とＰ
ＬＬ回路３で生成されたＰＬＬ・ＣＬＯＣＫ信号とを位
相比較回路６でその立ち上がりエッジの位相を比較し、
ＣＯＭＰ・ＯＵＴ信号に対してＰＬＬ・ＣＬＯＣＫ信号
が進んでいる場合はその位相差に応じたパルス（Ｔ
jitter１）が進み信号（ＩＮＣ信号）に出力され、逆に
ＣＯＭＰ・ＯＵＴ信号に対してＰＬＬ・ＣＬＯＣＫ信号
が遅れている場合は、ＩＮＣ信号は出力されず、遅れ信
号（ＤＥＣ信号）にその位相差に応じたパルス（Ｔ
jitter２）が出力される。
【００４０】上記ＩＮＣ信号、ＤＥＣ信号は、チャージ
ポンプ回路７とローパスフィルタ８で直流電圧のＬＰＦ
・ＯＵＴ信号に変換される。このＬＰＦ・ＯＵＴ信号を
増幅回路５で増幅した後、バリキャップダイオード（Ｄ
Ｌ）１１Ａ，１１Ｂに印加される。前記ＣＯＭＰ・ＯＵ
Ｔ信号とＰＬＬ・ＣＬＯＣＫ信号にアナログ回路による
定常的な遅延時間（Ｔｄ１）があるため、１ドットピク
セル周期が変動しない映像信号の場合においても、ＩＮ
ＣまたはＤＥＣ信号にパルスが発生し、ＬＰＦ・ＯＵＴ
信号はある一定の電位（定常電圧）Ｖｚにあり、ＣＯＭ
Ｐ・ＯＵＴ信号とＰＬＬ・ＣＬＯＣＫ信号の位相差によ
ってＬＰＦ・ＯＵＴ信号が定常電圧Ｖｚを中心にして電
位が増減する。
ポンプ回路７とローパスフィルタ８で直流電圧のＬＰＦ
・ＯＵＴ信号に変換される。このＬＰＦ・ＯＵＴ信号を
増幅回路５で増幅した後、バリキャップダイオード（Ｄ
Ｌ）１１Ａ，１１Ｂに印加される。前記ＣＯＭＰ・ＯＵ
Ｔ信号とＰＬＬ・ＣＬＯＣＫ信号にアナログ回路による
定常的な遅延時間（Ｔｄ１）があるため、１ドットピク
セル周期が変動しない映像信号の場合においても、ＩＮ
ＣまたはＤＥＣ信号にパルスが発生し、ＬＰＦ・ＯＵＴ
信号はある一定の電位（定常電圧）Ｖｚにあり、ＣＯＭ
Ｐ・ＯＵＴ信号とＰＬＬ・ＣＬＯＣＫ信号の位相差によ
ってＬＰＦ・ＯＵＴ信号が定常電圧Ｖｚを中心にして電
位が増減する。
【００４１】この電位変動に伴って、バリキャップダイ
オード（ＤＬ）１１Ａ，１１Ｂの両端に発生する容量Ｃ
ｄおよびバッファ回路４の出力負荷容量Ｃｏが変化し、
サンプリング・クロックの立ち上がり又は立ち下がりエ
ッジの傾斜が図２に示したように変動する。ここで、Ａ
／Ｄ変換回路１が立ち上がりエッジで動作する場合、従
来方式によるサンプリング・クロックはエッジ傾斜が一
定であるため、１ドットピクセル周期が変動する映像信
号をサンプルすると最適位置Ａや波形の変化点Ｂでサン
プルされるのに対し、本実施例では前記バッファ回路４
の出力負荷容量Ｃｏの容量変動により、サンプリング・
クロックの立ち上がりエッジ傾斜が僅かに変わり、常に
最適位置Ａに近いところで映像信号をサンプルすること
ができるため、映像信号を忠実にディジタルデータに変
換することが可能となる。
オード（ＤＬ）１１Ａ，１１Ｂの両端に発生する容量Ｃ
ｄおよびバッファ回路４の出力負荷容量Ｃｏが変化し、
サンプリング・クロックの立ち上がり又は立ち下がりエ
ッジの傾斜が図２に示したように変動する。ここで、Ａ
／Ｄ変換回路１が立ち上がりエッジで動作する場合、従
来方式によるサンプリング・クロックはエッジ傾斜が一
定であるため、１ドットピクセル周期が変動する映像信
号をサンプルすると最適位置Ａや波形の変化点Ｂでサン
プルされるのに対し、本実施例では前記バッファ回路４
の出力負荷容量Ｃｏの容量変動により、サンプリング・
クロックの立ち上がりエッジ傾斜が僅かに変わり、常に
最適位置Ａに近いところで映像信号をサンプルすること
ができるため、映像信号を忠実にディジタルデータに変
換することが可能となる。
【００４２】したがって、本実施例によれば、パソコン
またはワークステーションから送られてくる映像信号を
液晶パネルに正しく表示することができ、表示画面にに
じみやちらつきのない高画質の表示を得ることができ
る。
またはワークステーションから送られてくる映像信号を
液晶パネルに正しく表示することができ、表示画面にに
じみやちらつきのない高画質の表示を得ることができ
る。
【００４３】図３は本発明の第２実施例を説明するブロ
ック図であって、アナログ映像信号を多重サンプルする
ことによって時間軸変動を補正する回路構成としたＡ／
Ｄ変換回路を用いた液晶ディスプレイ装置用の信号処理
回路である。
ック図であって、アナログ映像信号を多重サンプルする
ことによって時間軸変動を補正する回路構成としたＡ／
Ｄ変換回路を用いた液晶ディスプレイ装置用の信号処理
回路である。
【００４４】この信号処理回路は、遅延回路２、ＰＬＬ
回路３、増幅回路５、スイッチ１３、マイコン１４、液
晶パネル２７、３個のＡ／Ｄ変換回路１Ａ，１Ｂ，１Ｃ
と変換したディジタルデータを奇数および偶数の２つの
パラレルデータに変換するマルチプレクサ１６を内蔵し
たマルチＡ／Ｄ変換回路１５、遅延回路Ｄ１，Ｄ２を有
して位相が異なる３つのサンプリング・クロックを生成
するクロック遅延回路１９、各サンプリング・クロック
でサンプルしたディジタルデータＡ，Ｂ，Ｃから最適デ
ータを抽出するデータ選択回路１８を内蔵した表示制御
回路１７で構成されている。上記３つのサンプリング・
クロックの位相差はマイコン１４によって任意に設定さ
れる。
回路３、増幅回路５、スイッチ１３、マイコン１４、液
晶パネル２７、３個のＡ／Ｄ変換回路１Ａ，１Ｂ，１Ｃ
と変換したディジタルデータを奇数および偶数の２つの
パラレルデータに変換するマルチプレクサ１６を内蔵し
たマルチＡ／Ｄ変換回路１５、遅延回路Ｄ１，Ｄ２を有
して位相が異なる３つのサンプリング・クロックを生成
するクロック遅延回路１９、各サンプリング・クロック
でサンプルしたディジタルデータＡ，Ｂ，Ｃから最適デ
ータを抽出するデータ選択回路１８を内蔵した表示制御
回路１７で構成されている。上記３つのサンプリング・
クロックの位相差はマイコン１４によって任意に設定さ
れる。
【００４５】図４は本発明の第２実施例の動作タイミン
グを説明する波形図である。図中、白丸と黒丸はクロッ
ク遅延回路１９で作られたサンプリング・クロックＡ，
Ｂ，ＣによりマルチＡ／Ｄ変換回路１５でサンプルする
位置であり、黒丸は特に最適サンプル位置を表してい
る。
グを説明する波形図である。図中、白丸と黒丸はクロッ
ク遅延回路１９で作られたサンプリング・クロックＡ，
Ｂ，ＣによりマルチＡ／Ｄ変換回路１５でサンプルする
位置であり、黒丸は特に最適サンプル位置を表してい
る。
【００４６】前記サンプリング・クロックでサンプルさ
れたデータは、表示制御回路１７に送られ、データ選択
回路１８で最適位置（黒丸）でサンプルしたデータのみ
を抽出し、表示データとして出力される。例えば、図４
に示したｎ番目の映像信号をサンプルする場合、サンプ
リング・クロックＢでサンプルしたデータが他のサンプ
リング・クロックＡ，Ｃでサンプルするよりも最もＡ／
Ｄ変換誤差が小さく、最適サンプル位置であるため、デ
ータ選択回路１８にはＢ点におけるデータが表示データ
として出力される。
れたデータは、表示制御回路１７に送られ、データ選択
回路１８で最適位置（黒丸）でサンプルしたデータのみ
を抽出し、表示データとして出力される。例えば、図４
に示したｎ番目の映像信号をサンプルする場合、サンプ
リング・クロックＢでサンプルしたデータが他のサンプ
リング・クロックＡ，Ｃでサンプルするよりも最もＡ／
Ｄ変換誤差が小さく、最適サンプル位置であるため、デ
ータ選択回路１８にはＢ点におけるデータが表示データ
として出力される。
【００４７】図５は図３におけるデータ選択回路１８の
詳細を説明するブロック図である。図示したデータ選択
回路１８は、最大データ値を検出する最大値検出回路２
２Ａ，２２Ｂ、最小データ値を検出する最小値検出回路
２３Ａ，２３Ｂ、２つのディジタルデータの差を計算す
る演算回路２４Ａ，２４Ｂ、最大または最小データ値を
選択するセレクタ回路２５Ａ，２５Ｂ、フリップフロッ
プ（Ｄ／ＦＦ）２６で構成されており、サンプリング・
クロックＢでサンプルされたデータＢの増減傾向から最
適サンプルデータ、すなわち表示データを選択する回路
である。
詳細を説明するブロック図である。図示したデータ選択
回路１８は、最大データ値を検出する最大値検出回路２
２Ａ，２２Ｂ、最小データ値を検出する最小値検出回路
２３Ａ，２３Ｂ、２つのディジタルデータの差を計算す
る演算回路２４Ａ，２４Ｂ、最大または最小データ値を
選択するセレクタ回路２５Ａ，２５Ｂ、フリップフロッ
プ（Ｄ／ＦＦ）２６で構成されており、サンプリング・
クロックＢでサンプルされたデータＢの増減傾向から最
適サンプルデータ、すなわち表示データを選択する回路
である。
【００４８】図６は図５の動作タイミングを説明する波
形図である。同図中、アナログ映像信号の丸印に付加し
たアルファベット文字（Ａ，Ｂ，Ｃ）は、サンプリング
・クロックＡ，Ｂ，Ｃのそれぞれでサンプルしたデータ
を表し、そのデータはデータ選択回路１８の最大値検出
回路２２Ａ，２Ｂまたは最小値検出回路２３Ａ，２３Ｂ
にラッチされている。
形図である。同図中、アナログ映像信号の丸印に付加し
たアルファベット文字（Ａ，Ｂ，Ｃ）は、サンプリング
・クロックＡ，Ｂ，Ｃのそれぞれでサンプルしたデータ
を表し、そのデータはデータ選択回路１８の最大値検出
回路２２Ａ，２Ｂまたは最小値検出回路２３Ａ，２３Ｂ
にラッチされている。
【００４９】以下、図６の波形図を用いて図５のデータ
選択回路の動作を説明する。
選択回路の動作を説明する。
【００５０】サンプリング・クロックＢでサンプルされ
たＯＤＤ，ＥＶＥＮのデータｎ−１，ｎ，ｎ＋１は、先
ず演算回路２４Ａ，２４Ｂによってデータの差分が演算
される。その演算結果であるキャリー信号１，キャリー
信号２でセレクタ回路２５Ａ，２５Ｂを切り替え、ＯＤ
Ｄ，ＥＶＥＮのデータにおける最大値または最小値の選
択を個別に行う。ここで、演算回路２４は、演算結果が
負の場合は出力に“１”を、正の場合は“０”を出力す
る。したがって、図６中のｎ−１とｎ番目におけるデー
タの差［（ｎ−１）−ｎ］は、アナログ映像信号が増加
傾向にあるのでＯＤＤキャリー信号１に“０”と、一
方、ｎとｎ＋１番目におけるデータの差［（ｎ＋１）−
ｎ］は、アナログ映像信号が減少傾向にあるのでＯＤＤ
キャリー信号１に“１”と出力される。また、セレクタ
回路２５Ａ，２５Ｂは、前記キャリー信号が“０”のと
きに最大値検出回路２２Ａ，２２Ｂにラッチされたデー
タを選択し、“１”のときに最小値検出回路２３Ａ，２
３Ｂにラッチされたデータを選択する。今、ｎ番目に最
適位置でサンプルされたデータ“Ａ”が最大値検出回路
２２Ａ，２２Ｂに、ｎ＋１番目のデータ“Ｂ”が最小値
検出回路２３Ａ，２３Ｂにラッチされているとすると、
前記したキャリー信号とセレクタ回路の論理から、デー
タ選択回路１８から出力される表示データは、図６のタ
イミングでＯＤＤ側に“Ａ”が、ＥＶＥＮ側に“Ｂ”が
出力される。したがって、データセンタ回路１８はサン
プリング・クロックＢでサンプルされたデータを用いて
増減傾向を演算回路２４Ａ，２４Ｂで演算し、その結果
を用いてサンプリング・クロックＡ，Ｂ，Ｃでサンプル
された各データＡ，Ｂ，Ｃの最大あるいは最小データを
選択することで、常に最適位置でサンプルされたデータ
のみを表示データとして抽出している。これによって、
パソコンやワークステーションから送られて来るアナロ
グ映像信号を正しくディジタル信号に変換でき、表示画
面ににじみやちらつきのない高画質の表示を得ることが
できる。
たＯＤＤ，ＥＶＥＮのデータｎ−１，ｎ，ｎ＋１は、先
ず演算回路２４Ａ，２４Ｂによってデータの差分が演算
される。その演算結果であるキャリー信号１，キャリー
信号２でセレクタ回路２５Ａ，２５Ｂを切り替え、ＯＤ
Ｄ，ＥＶＥＮのデータにおける最大値または最小値の選
択を個別に行う。ここで、演算回路２４は、演算結果が
負の場合は出力に“１”を、正の場合は“０”を出力す
る。したがって、図６中のｎ−１とｎ番目におけるデー
タの差［（ｎ−１）−ｎ］は、アナログ映像信号が増加
傾向にあるのでＯＤＤキャリー信号１に“０”と、一
方、ｎとｎ＋１番目におけるデータの差［（ｎ＋１）−
ｎ］は、アナログ映像信号が減少傾向にあるのでＯＤＤ
キャリー信号１に“１”と出力される。また、セレクタ
回路２５Ａ，２５Ｂは、前記キャリー信号が“０”のと
きに最大値検出回路２２Ａ，２２Ｂにラッチされたデー
タを選択し、“１”のときに最小値検出回路２３Ａ，２
３Ｂにラッチされたデータを選択する。今、ｎ番目に最
適位置でサンプルされたデータ“Ａ”が最大値検出回路
２２Ａ，２２Ｂに、ｎ＋１番目のデータ“Ｂ”が最小値
検出回路２３Ａ，２３Ｂにラッチされているとすると、
前記したキャリー信号とセレクタ回路の論理から、デー
タ選択回路１８から出力される表示データは、図６のタ
イミングでＯＤＤ側に“Ａ”が、ＥＶＥＮ側に“Ｂ”が
出力される。したがって、データセンタ回路１８はサン
プリング・クロックＢでサンプルされたデータを用いて
増減傾向を演算回路２４Ａ，２４Ｂで演算し、その結果
を用いてサンプリング・クロックＡ，Ｂ，Ｃでサンプル
された各データＡ，Ｂ，Ｃの最大あるいは最小データを
選択することで、常に最適位置でサンプルされたデータ
のみを表示データとして抽出している。これによって、
パソコンやワークステーションから送られて来るアナロ
グ映像信号を正しくディジタル信号に変換でき、表示画
面ににじみやちらつきのない高画質の表示を得ることが
できる。
【００５１】図７は本発明を適用する液晶ディスプレイ
装置の一例であるモニター装置の外観図である。
装置の一例であるモニター装置の外観図である。
【００５２】このモニター装置に搭載される液晶パネル
の駆動を行うための信号処理装置に前記した構成を適用
することにより、高画質の映像表示を得ることができ
る。
の駆動を行うための信号処理装置に前記した構成を適用
することにより、高画質の映像表示を得ることができ
る。
【００５３】なお、本発明は、上記実施例で説明した液
晶表示装置にのみ適用できるものではなく、ノート型パ
ソコンの表示部、ディスクトップ型パソコンの表示部、
その他アナログ／ディジタル変換信号を扱う他の機器、
例えばディジタルビデオ装置、ＣＣＤカメラ等にも同様
に適用できる。
晶表示装置にのみ適用できるものではなく、ノート型パ
ソコンの表示部、ディスクトップ型パソコンの表示部、
その他アナログ／ディジタル変換信号を扱う他の機器、
例えばディジタルビデオ装置、ＣＣＤカメラ等にも同様
に適用できる。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
パソコンやワークステーション等の装置内部の電流変動
等によりディスプレイ装置に送られて来るアナログ映像
信号等の１ドットピクセル周期が僅かに変動した場合で
も、常に当該映像情報を最適位置でサンプリングするこ
とが可能となり、Ａ／Ｄ変換回路の変換精度が向上する
だけでなく、表示画面の画質を大幅に向上することがで
きる。
パソコンやワークステーション等の装置内部の電流変動
等によりディスプレイ装置に送られて来るアナログ映像
信号等の１ドットピクセル周期が僅かに変動した場合で
も、常に当該映像情報を最適位置でサンプリングするこ
とが可能となり、Ａ／Ｄ変換回路の変換精度が向上する
だけでなく、表示画面の画質を大幅に向上することがで
きる。
【図１】本発明の第１実施例を説明するブロック図であ
る。
る。
【図２】本発明の第１実施例の動作タイミングを説明す
る波形図である。
る波形図である。
【図３】本発明の第２実施例を説明するブロック図であ
る。
る。
【図４】本発明の第２実施例の動作タイミングを説明す
る波形図である。
る波形図である。
【図５】図３におけるデータ選択回路１８の詳細を説明
するブロック図である。
するブロック図である。
【図６】図５の動作タイミングを説明する波形図であ
る。
る。
【図７】本発明を適用する液晶ディスプレイ装置の一例
であるモニター装置の外観図である。
であるモニター装置の外観図である。
【図８】コンピュータからディスプレイ装置間に転送さ
れる表示信号を説明する概略ブロック図である。
れる表示信号を説明する概略ブロック図である。
【図９】アナログ信号をディジタル信号に変換して液晶
パネルを駆動する信号処理回路の従来の回路構成を説明
するブロック図である。
パネルを駆動する信号処理回路の従来の回路構成を説明
するブロック図である。
【図１０】パソコンあるいはワークステーションから送
られてくる１ドットピクセル幅の白と黒のアナログ映像
信号Ａ，Ｂの波形説明図である。
られてくる１ドットピクセル幅の白と黒のアナログ映像
信号Ａ，Ｂの波形説明図である。
【図１１】図１０に示した映像信号ＡとＢをＡ／Ｄ変換
回路でディジタル信号に変換するタイミングを説明する
波形図である。
回路でディジタル信号に変換するタイミングを説明する
波形図である。
１ Ａ／Ｄ変換回路 ２ 遅延回路 ３ ＰＬＬ回路 ４ バッファ回路 ５Ａ，５Ｂ 増幅回路（ＡＭＰ） ６ 位相比較回路 ７ チャージポンプ回路 ８ ローパスフィルタ（ＬＰＦ） ９ 比較回路（ＣＯＭＰ） １０Ａ，１０Ｂ 容量（ＣＬ） １１Ａ，１１Ｂ バリキャップダイオード（ＤＬ） １２Ａ，１２Ｂ 終端抵抗（ＲＬ） １３ スイッチ １４ マイコン １５ マルチＡ／Ｄ変換回路 １６ マルチプレクサ １７ 表示制御回路 １９ クロック遅延回路 １８ 選択回路 ２７ 液晶パネル Ｄ１，Ｄ２ 遅延回路。
Claims (4)
- 【請求項１】アナログ信号をサンプリング・クロックに
よりサンプルしてディジタル信号に変換するＡ／Ｄ変換
回路を備えた信号処理回路において、 前記Ａ／Ｄ変換回路に供給するサンプリング・クロック
と前記アナログ信号の１ドットピクセル周期の位相差を
検出する位相差検出回路と、前記位相差検出回路で検出
された位相差に応じて前記サンプリング・クロックの立
ち上がりエッジ傾斜変化させるサンプル位置補正回路と
を備え、前記アナログ信号を最適位置でサンプルするこ
とを特徴とする信号処理回路。 - 【請求項２】アナログ映像信号を基準レベルと比較する
比較回路と、前記アナログ映像信号と共に入力する同期
信号からドットクロックを生成するＰＬＬ回路と、前記
比較回路の出力と前記ＰＬＬ回路の出力の位相差を検出
する位相比較器と、前記ドットクロックの立ち上がりエ
ッジ傾斜を前記位相比較器の比較信号で変化させるエッ
ジ傾斜変更回路と、前記アナログ映像信号を前記エッジ
傾斜変更回路の出力信号をサンプリング・クロックとし
てサンプルしてディジタルデータに変換するＡ／Ｄ変換
回路とを具備したことを特徴とする液晶ディスプレイ装
置用の信号処理回路。 - 【請求項３】前記エッジ傾斜変更回路を前記位相比較器
の比較信号により容量を可変としたバリキャップダイオ
ードで構成したことを特徴とする請求項２に記載の液晶
ディスプレイ装置用の信号処理回路。 - 【請求項４】アナログ映像信号をサンプリング・クロッ
クによりサンプルしてディジタル信号に変換するＡ／Ｄ
変換回路を備えた液晶ディスプレイ装置用の信号処理回
路において、 入力するアナログ映像信号を同時にディジタルデータに
変換する並列配置されたｎ個のＡ／Ｄ変換回路で構成し
た多重Ａ／Ｄ変換回路と、 前記アナログ映像信号と共に入力する同期信号からドッ
トクロックを生成するＰＬＬ回路と、前記ＰＬＬ回路で
生成したドットクロックから位相の異なるｎ個のサンプ
リング・クロックを生成するクロック遅延回路と、 前記多重Ａ／Ｄ変換回路から出力するｎ個のディジタル
データのデータの増減傾向により前記ｎ個のディジタル
データの中から最大または最小のディジタルデータを選
択するデータ選択回路を有し、選択されたディジタルデ
ータを液晶ディスプレイに表示する表示制御回路とを具
備したことを特徴とする液晶ディスプレイ装置用の信号
処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35517797A JPH11184437A (ja) | 1997-12-24 | 1997-12-24 | 信号処理回路および液晶ディスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35517797A JPH11184437A (ja) | 1997-12-24 | 1997-12-24 | 信号処理回路および液晶ディスプレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184437A true JPH11184437A (ja) | 1999-07-09 |
Family
ID=18442400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35517797A Pending JPH11184437A (ja) | 1997-12-24 | 1997-12-24 | 信号処理回路および液晶ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11184437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007025585A (ja) * | 2005-07-21 | 2007-02-01 | Sharp Corp | 映像表示装置 |
-
1997
- 1997-12-24 JP JP35517797A patent/JPH11184437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007025585A (ja) * | 2005-07-21 | 2007-02-01 | Sharp Corp | 映像表示装置 |
| JP4703301B2 (ja) * | 2005-07-21 | 2011-06-15 | シャープ株式会社 | 映像表示装置 |
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