JP3518317B2 - 画像表示装置におけるドットクロック自動再生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶ディスプレイ
やプラズマディスプレイといった固定表示画素を用いた
画像表示装置において、その画像表示装置に入力された
映像信号をＡ／Ｄ変換する際に必要とされるドットクロ
ックの自動再生装置に関するものである。

【０００２】

【従来の技術】固定表示画素を用いた画像表示装置には
コンピューター本体などから画面を表示するためにアナ
ログ映像信号と水平同期信号などが提供されるが、その
映像信号をＡ／Ｄ変換（アナログ−デジタル変換）する
ために必要なドットクロックは、そのコンピューター固
有のものであり、他の機器との互換性に乏しいため一般
に供給されない。従って、画像表示装置は供給される水
平同期信号などからドットクロックを再生する必要があ
る。

【０００３】図１５に従来の画像表示装置におけるドッ
トクロック再生装置の構成を示す。図１５において、１
はＡ／Ｄ変換器（アナログ−デジタル変換器）、２はＳ
／Ｐ変換器（デジタル信号のシリアル−パラレル変換
器）、４はＣＰＵ、５は映像信号処理回路、６はＰＬＬ
回路、１７は遅延回路、２５はドットクロック調整手段
である。また、１１は本画像表示装置に接続された画像
信号源の映像信号、１２は同じく画像信号源の同期信号
に同期した水平同期信号、１３は再生されたドットクロ
ック、１４及び１５は前記Ｓ／Ｐ変換器２から出力され
た信号である。以上のように構成された画像表示装置に
おけるドットクロック再生装置について、以下その動作
を説明する。

【０００４】図１５において、本画像表示装置に接続さ
れた画像信号源のアナログ映像信号１１を、前記画像信
号源の同期信号に同期した水平同期信号１２を入力とし
たＰＬＬ回路６から発生され遅延回路１７を通ったドッ
トクロック１３に基づいてサンプリングされるＡ／Ｄ変
換器１に入力し、ディジタルデータに変換する。この
時、ＰＬＬ回路６から発生され前記遅延回路１７を通っ
たドットクロックは、遅延回路１７を通して任意の位相
に設定される。前記Ａ／Ｄ変換器１によりディジタルデ
ータに変換された出力信号を、前記ＰＬＬ回路６から発
生されるドットクロック１３に基づいて２相に変換する
Ｓ／Ｐ変換器２に入力し、映像信号処理回路５にドット
クロック周波数を１／２に落としたディジタルデータ１
４及び１５を供給する。このように、Ｓ／Ｐ変換器２を
用いることにより、映像信号処理回路５の動作周波数を
下げることが可能となり、回路を安価に構成できる。図
１５において、Ｓ／Ｐ変換器２は、Ａ／Ｄ変換器１から
変換されたディジタルデータを２相に変換しているが、
４相，８相，・・・と変換しても同様な効果を得る。

【０００５】前記ＰＬＬ回路６から発生されるドットク
ロックは、本画像表示装置に接続された任意のドットク
ロック周波数を持つ画像信号源のアナログ映像信号１１
に対し、ドットクロック周波数を一致させ、且つ、前記
映像信号１１に対する位相関係に制限が持たされる。こ
の動作について、図１６を用いて説明する。

【０００６】図１６において、（ａ）は、再生されたド
ットクロック１３の周波数が、本画像表示装置に接続さ
れた画像信号源のドットクロック周波数と異なるときの
例を示す。図中に示すように１ドットクロック単位で白
黒の連続パターンを持つ映像信号１１と、前記画像信号
源が持つ固有のドットクロック周波数と異なる周波数を
持つドットクロック１３がＡ／Ｄ変換器１に各々入力さ
れた時、図１６（ａ）に示すように、Ａ／Ｄ変換器１に
よりディジタルデータに変換された出力信号は、データ
が欠落したものとなる。すなわち、正確にＡ／Ｄ変換さ
れないことがわかる。次に、図１６（ｂ）に、ドットク
ロック１３の周波数は前記画像信号源が持つ固有のドッ
トクロック周波数と同一で、前記映像信号１１に対する
位相が最適でない時の例を示す。画像信号源から発生さ
れる映像信号１１が、１ドットクロック幅で黒白黒のス
テップ波形を持ち、Ａ／Ｄ変換器１に入力される映像信
号１１に対する再生されたドットクロック１３の位相が
図１６（ｂ）に示すような関係にあるとき、Ａ／Ｄ変換
器１によりディジタルデータに変換された出力信号は、
本来、 ００，ＦＦ，００ とならねばならないのに対し、 ００，７０，１０ となり、輝度が大幅に落ちたデータとなる。すなわち、
正確にＡ／Ｄ変換が行えないことが判る。以上のような
課題を解決させるため、再生されたドットクロック１３
は、画像表示装置に接続された任意のドットクロック周
波数を持つ画像信号源の映像信号１１に対し、ドットク
ロック周波数を一致させ、且つ、前記映像信号１１に対
する位相関係に制限を持たし、前記Ａ／Ｄ変換器１のＡ
／Ｄ変換動作を確実に行わせる必要がある。

【０００７】画像表示装置で再生されるドットクロック
１３が最適でなく、Ａ／Ｄ変換器１のＡ／Ｄ変換が確実
に行えない場合、図１５に示すようにドットクロック調
整手段２５により、再生されたドットクロック１３の周
波数及び位相情報をＣＰＵ４に伝達し、ＣＰＵ４からＰ
ＬＬ回路６及び遅延回路１７を制御することにより確実
に画像表示装置のＡ／Ｄ変換を行わせることが可能とな
る。従来、ドットクロック調整手段２５としては、工場
出庫時や表示機器調整時等に調整者がリモコン等を用い
て、画像表示装置の表示画像を見ながら調整を行ってい
た。

【０００８】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の構成では、手動でドットクロック調整を行
うため、調整時間の増大、経年変化によるドットクロッ
ク位相の変化に対応できない等の課題を有していた。更
に、リモコン等を用い、手動でドットクロック調整を行
わせるため、調整精度のばらつきが発生するといった課
題も生じていた。

【０００９】

【課題を解決するための手段】上記従来の課題を解決す
るために、本発明の画像表示装置におけるドットクロッ
ク自動再生装置は、本画像表示装置に外部から接続され
た画像信号源に、有効映像期間内においてドットクロッ
ク単位で白黒の連続パターンを持つ映像信号を発生さ
せ、その映像信号をＡ／Ｄ変換器に入力し、そのＡ／Ｄ
変換器によりＡ／Ｄ変換されたディジタル出力をＳ／Ｐ
変換器に入力し、前記Ａ／Ｄ変換器から出力された信号
を２相以上に分配し、そのＳ／Ｐ変換器のある相のＭＳ
Ｂ（最上位ビット）を入力としたカウンタの結果をＣＰ
Ｕに入力し、そのカウンタの結果に基づいて前記ＣＰＵ
よりＰＬＬ回路内における分周器の分周比を設定し、前
記Ａ／Ｄ変換器が確実にＡ／Ｄ変換動作可能となる前記
画像信号源のドットクロック周波数に一致した周波数を
有するドットクロックを供給する事を特徴とする。

【００１０】また、前記ＰＬＬ回路から発生されたドッ
トクロックを入力とした遅延回路を前記カウンタの結果
を入力とした前記ＣＰＵによりその位相を制御させる事
により、前記Ａ／Ｄ変換器のＡ／Ｄ変換動作を確実に動
作可能とする最適なドットクロック位相を有するドット
クロックを供給する事も可能となる。

【００１１】

【発明の実施の形態】本発明の請求項１に記載の画像表
示装置におけるドットクロック自動再生装置は、画像表
示装置に接続された画像信号源に、有効映像期間内にお
いてドットクロック単位で白黒の連続パターンを持つ映
像信号を発生させ、その映像信号をアナログ−ディジタ
ル変換器（以下、Ａ／Ｄ変換器と称する）に入力し、そ
のＡ／Ｄ変換器のディジタル出力をシリアル−パラレル
変換器（以下、Ｓ／Ｐ変換器と称する）に入力し前記Ａ
／Ｄ変換器から出力された信号を２以上の偶数の相に分
配し、そのＳ／Ｐ変換器のある相の最上位ビット（以
下、ＭＳＢと称する）を入力としカウンタの結果をＣＰ
Ｕに入力し、そのカウンタの結果に基づいて前記ＣＰＵ
より位相同期回路（以下、ＰＬＬ回路と称する）内にお
ける分周器の分周比を設定し、前記Ａ／Ｄ変換器及びＳ
／Ｐ変換器に前記ＰＬＬ回路よりドットクロックを供給
可能とする事によって、前記Ａ／Ｄ変換器におけるＡ／
Ｄ変換動作を確実に行わせるためのドットクロックを自
動的に発生する作用を有する。

【００１２】請求項２に記載の画像表示装置におけるド
ットクロック自動再生装置は、有効映像期間内において
ドットクロック単位で白黒の連続パターンを持つ映像信
号を入力としたアナログ−ディジタル変換器（以下、Ａ
／Ｄ変換器と称する）と、前記Ａ／Ｄ変換器のディジタ
ル出力を入力としそのディジタル出力を２以上の偶数の
相に分配するシリアル−パラレル変換器（以下、Ｓ／Ｐ
変換器と称する）と、前記Ｓ／Ｐ変換器のある相の最上
位ビット（以下、ＭＳＢと称する）を入力とし画像表示
装置に接続された画像信号源の同期信号に同期した水平
同期信号をリセット信号としたカウンタと、前記カウン
タの出力を入力としたＣＰＵと、前記ＣＰＵにより分周
器の分周比を設定され画像表示装置に接続された画像信
号源の同期信号に同期した水平同期信号を入力とし前記
Ａ／Ｄ変換器及びＳ／Ｐ変換器にドットクロックを供給
する位相同期回路（以下、ＰＬＬ回路と称する）とを設
けたことを特徴とし、前記Ａ／Ｄ変換器におけるＡ／Ｄ
変換動作を確実に行わせるためのドットクロックを自動
的に発生する作用を有する。

【００１３】請求項３に記載の画像表示装置におけるド
ットクロック自動再生装置は、請求項１に記載された画
像表示装置におけるドットクロック自動再生装置におい
て、前記ＰＬＬ回路から発生されたドットクロックの位
相を前記ＣＰＵからの制御信号により制御される遅延回
路によって、前記Ａ／Ｄ変換器及びＳ／Ｐ変換器にドッ
トクロックを供給可能とする事によって、前記Ａ／Ｄ変
換器におけるＡ／Ｄ変換動作を確実に行わせるためのド
ットクロックを自動的に発生する作用を有する。

【００１４】請求項４に記載の画像表示装置におけるド
ットクロック自動再生装置は、請求項２に記載された画
像表示装置におけるドットクロック自動再生装置におい
て、画像表示装置に接続された画像信号源の同期信号に
同期した水平同期信号を入力としたＰＬＬ回路と、前記
ＰＬＬ回路の出力を入力とし前記ＣＰＵにより制御され
前記Ａ／Ｄ変換器及びＳ／Ｐ変換器にドットクロックを
供給する遅延回路とを設けた事を特徴とし、前記Ａ／Ｄ
変換器におけるＡ／Ｄ変換動作を確実に行わせるための
ドットクロックを自動的に発生する作用を有する。

【００１５】請求項５に記載の画像表示装置におけるド
ットクロック自動再生装置は、請求項１に記載された画
像表示装置におけるドットクロック自動再生装置におい
て、前記ＣＰＵにより前記ＰＬＬ回路内における分周器
の分周比及び前記遅延回路に入力されたドットクロック
の位相を共に制御可能とする事によって、前記Ａ／Ｄ変
換器におけるＡ／Ｄ変換動作を確実に行わせるためのド
ットクロックを自動的に発生する作用を有する。

【００１６】請求項６に記載の画像表示装置におけるド
ットクロック自動再生装置は、請求項２に記載された画
像表示装置におけるドットクロック自動再生装置におい
て、画像表示装置に接続された画像信号源の同期信号に
同期した水平同期信号を入力とし前記ＣＰＵにより制御
されるＰＬＬ回路と、前記ＰＬＬ回路の出力を入力とし
前記ＣＰＵにより制御され前記Ａ／Ｄ変換器及びＳ／Ｐ
変換器にドットクロックを供給する遅延回路を備えた事
を特徴とし、前記Ａ／Ｄ変換器におけるＡ／Ｄ変換動作
を確実に行わせるためのドットクロックを自動的に発生
する作用を有する。

【００１７】請求項７に記載の画像表示装置におけるド
ットクロック自動再生装置は、請求項３に記載された画
像表示装置におけるドットクロック自動再生装置におい
て、前記Ｓ／Ｐ変換器のある相の最上位ビットを含む上
位数ビットを各々入力とし、その出力を前記カウンタ３
に供給するＡＮＤ回路を設けることにより、前記遅延回
路から出力されるドットクロックの位相制御精度を向上
する事によって、前記Ａ／Ｄ変換器におけるＡ／Ｄ変換
動作を確実に行わせるためのドットクロックを自動的に
発生する作用を有する。

【００１８】請求項８に記載の画像表示装置におけるド
ットクロック自動再生装置は、請求項４に記載された画
像表示装置におけるドットクロック自動再生装置におい
て、前記Ｓ／Ｐ変換器のある相の最上位ビットを含む上
位数ビットを各々入力としその出力を前記カウンタ３に
供給するＡＮＤ回路を備えた事を特徴とし、前記Ａ／Ｄ
変換器におけるＡ／Ｄ変換動作を確実に行わせるための
ドットクロックを自動的に発生する作用を有する。

【００１９】請求項９に記載の画像表示装置におけるド
ットクロック自動再生装置は、請求項３に記載された画
像表示装置におけるドットクロック自動再生装置におい
て、有効映像期間内においてドットクロック単位で白黒
の連続パターンを持つ映像信号及び直流電圧を各々入力
とし前記Ａ／Ｄ変換器にその結果を出力する加算器を設
ける事で、前記Ａ／Ｄ変換器に入力される前記映像信号
に直流オフセット電圧を重畳する事によって、前記Ａ／
Ｄ変換器におけるＡ／Ｄ変換動作を確実に行わせるため
のドットクロックを自動的に発生する作用を有する。

【００２０】請求項１０に記載の画像表示装置における
ドットクロック自動再生装置は、請求項４に記載された
画像表示装置におけるドットクロック自動再生装置にお
いて、有効映像期間内においてドットクロック単位で白
黒の連続パターンを持つ映像信号及び直流電圧を各々入
力とし前記Ａ／Ｄ変換器にその結果を出力する加算器を
備えた事を特徴とし、前記Ａ／Ｄ変換器におけるＡ／Ｄ
変換動作を確実に行わせるためのドットクロックを自動
的に発生する作用を有する。

【００２１】請求項１１に記載の画像表示装置における
ドットクロック自動再生装置は、請求項１に記載された
画像表示装置におけるドットクロック自動再生装置にお
いて、前記カウンタの出力を入力とし、そのカウンタか
ら出力されるカウンタ値の最大値を常に前記ＣＰＵに供
給する事によって、前記Ａ／Ｄ変換器におけるＡ／Ｄ変
換動作を確実に行わせるためのドットクロックを自動的
に発生すると共に前記ＣＰＵの負荷を低減する作用を有
する。

【００２２】請求項１２に記載の画像表示装置における
ドットクロック自動再生装置は、請求項２に記載された
画像表示装置におけるドットクロック自動再生装置にお
いて、前記カウンタの出力を入力とし前記Ｓ／Ｐ変換器
のある相の最上位ビットにより駆動されその出力を前記
ＣＰＵに供給する最大値保持回路を備えた事を特徴と
し、前記Ａ／Ｄ変換器におけるＡ／Ｄ変換動作を正確に
行わせるためのドットクロックを自動的に発生すると共
に前記ＣＰＵの負荷を低減する作用を有する。 （実施の形態１）以下、本発明の請求項１及び請求項２
に記載された発明の実施の形態について、図１から図３
を用いて説明する。

【００２３】図１において、１はＡ／Ｄ変換器、２はＳ
／Ｐ変換器、３はカウンタ、４はＣＰＵ、５は映像信号
処理回路、６はＰＬＬ回路である。ここで、前記ＰＬＬ
回路６は、位相比較器７、低域通過フィルタ（以下、Ｌ
ＰＦと称する）８、電圧制御発振器（以下、ＶＣＯと称
する）９、分周器１０とから構成される。また、１１は
本画像表示装置に接続された画像信号源から発生される
有効映像期間内においてドットクロック単位で白黒の連
続パターンを持つ映像信号、１２は前記画像信号源が有
する同期信号に同期した水平同期信号、１３は前記Ａ／
Ｄ変換器１及び前記Ｓ／Ｐ変換器２を駆動する再生され
たドットクロック、１４及び１５は前記Ｓ／Ｐ変換器２
から出力された２相に分配されたディジタルデータ、１
６は前記Ｓ／Ｐ変換器２から出力された信号１５のＭＳ
Ｂである。以上のように構成された画像表示装置におけ
るドットクロック自動再生装置について、以下、その動
作を説明する。

【００２４】図１において、本画像表示装置に接続され
た画像信号源のアナログ映像信号１１を、前記画像信号
源の同期信号に同期した水平同期信号を入力としたＰＬ
Ｌ回路６から発生されるドットクロック１３に基づいて
サンプリングされるＡ／Ｄ変換器１に入力し、ディジタ
ルデータに変換する。ここで、映像信号１１は、本画像
表示装置に接続された画像信号源から発生される有効映
像期間内においてドットクロック単位で白黒の連続パタ
ーンを持つ映像信号である。前記Ａ／Ｄ変換器１により
ディジタルデータに変換された出力信号は、前記ＰＬＬ
回路６から発生されるドットクロック１３に基づいて２
相に変換するＳ／Ｐ変換器２に入力され、映像信号処理
回路５にドットクロック周波数を１／２に落としたディ
ジタルデータ１４及び１５を供給する。このように、Ｓ
／Ｐ変換器２を用いることにより、映像信号処理回路５
の動作周波数を下げることが可能となり、回路を安価に
構成する事ができる。図１５において、Ｓ／Ｐ変換器２
は、Ａ／Ｄ変換器１から変換されたディジタルデータを
２相に変換しているが、４相，８相，・・・と変換して
も同様な効果を得ることは言うまでもない。更に、前記
Ｓ／Ｐ変換器２から２相に変換された一方のディジタル
データ１５のＭＳＢ１６を、前記水平同期信号１２をリ
セット信号として用いたカウンタ３のクロックとして入
力し、そのカウンタ３の出力をＣＰＵ４に入力し、その
ＣＰＵ４から前記ＰＬＬ回路６内の分周器１０の分周比
を制御することで、前記画像信号源が有する固有のドッ
トクロック周波数に一致した周波数を持つドットクロッ
ク１３をＰＬＬ回路６より再生可能となる。ここで、Ｐ
ＬＬ回路６は、画像信号源の同期信号に同期した水平同
期信号を片方の入力とした位相比較器７の出力をＬＰＦ
８に入力し、そのＬＰＦ８で平滑された信号をＶＣＯ９
に入力し、このＶＣＯ９から発生されるドットクロック
１３を分周器１０に入力し、ＣＰＵ４から設定された分
周比によって前記ドットクロック１３を分周し、前記位
相比較器７の他方に入力する構成をとる。この時、水平
同期信号１２の水平走査周波数をｆＨ、ＶＣＯ９から発
R>生されるドットクロック１３の周波数をｆｏ、分周器
１０に設定された分周比をＮとすると、この３者は、以
下のような関係にある。

【００２５】ｆｏ＝ｆＨ×Ｎ すなわち、ドットクロック１３の周波数ｆｏは、分周器
１０の分周比Ｎに依存されることが判る。

【００２６】前記ＰＬＬ回路６から発生されるドットク
ロック１３が、本画像表示装置に接続された固有のドッ
トクロック周波数を持つ画像信号源のアナログ映像信号
１１に対し、ドットクロック周波数を一致させる必要が
あることは、従来例の項において、図１５及び図１６を
用いて説明を行った。そこで、図２及び図３を用いて、
本実施の形態における動作を説明する。

【００２７】図２に本画像表示装置に接続された画像信
号源が有する固有のドットクロック周波数と、本画像表
示装置で再生されたドットクロック１３の周波数が一致
した時の例を示す。画像信号源から発生される映像信号
１１は、有効映像期間内において、ドットクロック単位
で白黒の連続パターンを出力し、有効映像期間外におい
て無信号状態である。このような映像信号１１が、Ａ／
Ｄ変換器１に入力され、再生ドットクロック１３が図２
中に示すような位相にあるとき、Ｓ／Ｐ変換器２から出
力される２相のディジタルデータ出力１４及び１５のＭ
ＳＢは、図２に示すようになる。ここで、Ｓ／Ｐ変換器
２から出力されたディジタルデータ１５のＭＳＢ１６
は、あたかも本画像表示装置に入力された映像信号１１
の有効映像期間を切り取ったようなパルスを出力する事
がわかる。このようなＭＳＢ１６をカウンタ３に入力す
ることで、図２に示すように、カウンタ３は０，１の信
号を繰り返し出力し、この結果をＣＰＵ４に供給する。
すなわち、０，１の連続信号がカウンタ３よりＣＰＵ４
に伝達されることにより、ＣＰＵ４は、ＰＬＬ回路６に
ある分周器１０の分周比の設定が正しいことを認識す
る。

【００２８】図３に本画像表示装置に接続された画像信
号源が有する固有のドットクロック周波数と、本画像表
示装置で再生されたドットクロック１３の周波数が不一
致の時の例を示す。上述図２に示したものと同様の映像
信号１１が、Ａ／Ｄ変換器１に入力され、再生ドットク
ロック１３が図３中に示すような位相にあるとき、Ｓ／
Ｐ変換器２から出力される２相のディジタルデータ出力
１４及び１５のＭＳＢは、図３に示すようになる。ここ
で、Ｓ／Ｐ変換器２から出力されたディジタルデータ１
５のＭＳＢ１６は、図２に示したような出力波形と異な
り、１水平同期期間中に数発のパルスが出力されること
がわかる。また、Ｓ／Ｐ変換器２から出力される他方の
ディジタルデータ１４のＭＳＢにも、図２に示したよう
な出力波形と異なり、数発のパルスが１水平同期期間中
に出力されることがわかる。このようなＭＳＢ１６をカ
ウンタ３に入力すると、図３に示すように、カウンタ３
は０，１，２，３，・・・の信号を繰り返し出力し、こ
の結果をＣＰＵ４に供給する。すなわち、カウンタ３よ
りカウンタ値が２以上のデータがＣＰＵ４に伝達される
ことにより、ＣＰＵ４は、ＰＬＬ回路６にある分周器１
０の分周比の設定が不適切であることを認識する。

【００２９】以上本発明の構成により、ＣＰＵ４は、カ
ウンタ３から出力されるカウンタの値が、１以下である
か否かを判断することで、容易にＰＬＬ回路６内にある
分周器１０の分周比の設定値が正しいか否かを判断する
ことが可能となる。もし、設定値が正しくないと判断さ
れれば、ＣＰＵ４は、分周器１０の分周比を変化させ、
上述のような判定を繰り返し行うことにより、所望の結
果を得ることが可能となる。すなわち、本実施の形態に
より、Ａ／Ｄ変換動作を確実に行わせることが可能な再
生ドットクロック１３を自動的に得ることができる。

【００３０】本実施の形態においては、有効映像期間内
において、白黒連続パターンをもつ映像信号１１におい
て、Ｓ／Ｐ変換器２の白を出力するディジタルデータ１
５のＭＳＢ１６をカウンタ３に入力させて説明を行った
が、黒を出力するディジタルデータ１４のＭＳＢをカウ
ンタ３に入力しても、ＣＰＵ４の判定論理を変更するだ
けで容易に同一の効果を得ることは言うまでもない。更
に、本実施の形態においては、Ｓ／Ｐ変換されたディジ
タルデータのＭＳＢをカウンタ３に入力して自動的に再
生ドットクロック１３を得ているが、ＭＳＢではなく、
他のビットをカウンタ３入力しても同様の効果を得、ま
た、各ビットをＡＮＤ回路を通してＡＮＤを取ったり、
ＯＲ回路を通してＯＲを取って、前記カウンタ３にその
出力信号を供給しても同様の効果を得る。 （実施の形態２）次に、本発明の請求項３及び請求項４
に記載された発明の実施の形態について、図４及び図５
を用いて説明する。尚、前述した実施の形態と同じ構成
については同一の符号を用い、説明を省略する。

【００３１】図４において、遅延回路１７は、ＰＬＬ回
路６から発生されるドットクロックを入力とし、カウン
タ３から出力されたカウンタ値を入力としたＣＰＵ４に
より前記ドットクロックの位相を制御され、Ａ／Ｄ変換
器１及びＳ／Ｐ変換器２にドットクロック１３を供給す
る。ここで、遅延回路１７は、１ドットクロック周期内
において、数ポイント（ドットクロックを分割した単
位）の位相遅延が可能な回路である。前記Ａ／Ｄ変換器
１に供給されるドットクロック１３が、本画像表示装置
に接続された固有のドットクロック周波数を持つ画像信
号源のアナログ映像信号１１に対し、特定の位相関係に
ある必要があることは、従来例の項において、図１５及
び図１６を用いて説明を行った。そこで、図５を用い
て、本実施の形態における動作を説明する。

【００３２】図５（ａ）にＡ／Ｄ変換器１に入力された
映像信号１１と本画像表示装置で再生されたドットクロ
ック１３が最適な位相関係にある時の例を示す。図５
（ａ）のような位相関係にあるとき、Ｓ／Ｐ変換器２か
ら出力されるディジタルデータ１４及び１５の各ＭＳＢ
は、図中に示すように、常に０（黒）もしくは１（白）
となり、実施の形態１における図２に示すように、カウ
ンタ３からは、０，１の連続したカウンタ値が出力さ
れ、このカウンタ値をＣＰＵ４に伝達することで、ＣＰ
Ｕ４は、遅延回路１７により制御されるドットクロック
１３の位相データ設定値が正しいことを判断する。次
に、図５（ｂ）にＡ／Ｄ変換器１に入力された映像信号
１１と本画像表示装置で再生されたドットクロック１３
が最適でない位相関係にある時の例を示す。図５（ｂ）
のような位相関係にあるとき、Ｓ／Ｐ変換器２から出力
されるディジタルデータ１４及び１５の各ＭＳＢは、図
中に示すように、パルスが出力されたりされたりされな
かったりして、１水平同期期間中に数発のパルスをラン
ダムに出力する。このため、実施の形態１における図３
に示すように、カウンタ３からは、１水平期間中に連続
したカウンタ値が出力され、このカウンタ値をＣＰＵ４
に伝達することで、ＣＰＵ４は、遅延回路１７により制
御されるドットクロック１３の位相が不適切であること
を判断する。

【００３３】以上本発明の構成により、ＣＰＵ４は、カ
ウンタ３から出力されるカウンタの値が、１以下である
か否かを判断することで、容易に現在Ａ／Ｄ変換器１に
供給されているドットクロック１３の位相が正しいか否
かを判断することが可能である。ドットクロック１３の
位相を１ドットクロック期間内において可変させる事に
より、ＣＰＵ４は、どの位相の時にＡ／Ｄ変換動作が正
常に行えなかったか、もしくは、正常にＡ／Ｄ変換動作
を行えたかを判断可能となり、Ａ／Ｄ変換動作を確実に
行わせる再生ドットクロック１３の位相を自動的に得る
ことができる。

【００３４】本実施の形態においては、白黒連続パター
ンの映像信号１１において、Ｓ／Ｐ変換器２の白を出力
するディジタルデータ１５のＭＳＢ１６をカウンタ３に
入力させて説明を行ったが、黒を出力するディジタルデ
ータ１４のＭＳＢをカウンタ３に入力しても、ＣＰＵ４
の判定論理を変更するだけで容易に同一の効果を得るこ
とは言うまでもない。 （実施の形態３）次に、本発明の請求項５及び請求項６
に記載された発明の実施の形態について、図６及び図７
を用いて説明する。尚、前述した実施の形態と同じ構成
については同一の符号を用い、説明を省略する。

【００３５】実施の形態１に示した事例について、本画
像表示装置に接続された画像信号源が有する固有のドッ
トクロック周波数と、本画像表示装置で再生されたドッ
トクロック１３の周波数が一致した時でも、実施の形態
２に示したように、Ａ／Ｄ変換器１に入力される映像信
号１１と再生ドットクロック１３との位相関係が不適切
であれば、結果として、正確にＡ／Ｄ変換動作を行え
ず、図５（ｂ）に示すようにカウンタ３の出力は１以下
とはならない。すなわち、再生ドットクロック１３の周
波数が設定できないといった課題が発生する。

【００３６】そこで、本発明では、図６に示すようにＣ
ＰＵ４により、ＰＬＬ回路６にある分周比の設定制御の
みならず、ＰＬＬ回路６から出力されるドットクロック
を遅延させる遅延回路１７の遅延量の設定制御を行わせ
ることで、上記課題を容易に解決可能とした。この時の
動作を図７を用いて説明する。

【００３７】図７に本発明における再生ドットクロック
１３の自動再生方法をフローチャートで示す。まず、Ｃ
ＰＵ４において、本画像表示装置に接続された画像信号
源の水平及び垂直の走査周波数を判別し、接続された前
記画像信号源の大まかな解像度を判定する。これによ
り、ＰＬＬ回路６内にある分周器１０の分周比の可変範
囲を設定する。例えば、入力された画像信号源がＳＶＧ
Ａの解像度を持つもので有れば、１２００〜９００（水
平走査線の分割数を表す）といったように制限を加え
る。このような設定範囲内でＰＬＬ回路６内にある分周
器１０の分周比を可変し、前記画像信号源が持つ固有の
ドットクロック周波数と再生ドットクロック周波数とが
一致すれば、次にドットクロック位相変化を行い、所望
の再生ドットクロック１３を得る。しかしながら、設定
範囲内でＰＬＬ回路６内にある分周器１０の分周比を可
変し、前記画像信号源が持つ固有のドットクロック周波
数と再生ドットクロック周波数とが一致するポイントが
無いときは、Ａ／Ｄ変換器１に入力されるドットクロッ
ク１３の位相が不適切であると判断され、ドットクロッ
ク１３の位相を変化させ、再び設定範囲内でＰＬＬ回路
６内にある分周器１０の分周比を可変し、前記画像信号
源が持つ固有のドットクロック周波数と再生ドットクロ
ック周波数とが一致するポイントを見つける事ができ
る。

【００３８】以上本発明の構成により、確実に前記画像
信号源が持つ固有のドットクロック周波数と再生ドット
クロック周波数とが一致するポイントを見つける事が可
能となる。再生ドットクロック周波数を確定した後にド
ットクロック１３の位相を変化させ、最適な位相を検出
することにより、確実にＡ／Ｄ変換可能とする再生ドッ
トクロック１３を得ることができる。

【００３９】本実施の形態において、ＣＰＵ４に本画像
表示装置に接続された画像信号源の同期信号に同期した
水平及び垂直の同期信号より、前記画像信号源の水平及
び垂直走査周波数情報を得、ＰＬＬ回路６内にある分周
器１０の分周比の設定値に制限を加える例を示したが、
ＣＰＵ４に水平及び垂直走査周波数情報を入力させずに
ＰＬＬ回路６にある分周器１０の分周比を設定し、その
設定値に制限を加えなくても同様な効果を得ることは言
うまでもない。但し、分周比の設定に制限を加えない場
合、制限を加えた時に比べ、ドットクロック周波数の決
定が遅くなるといった不具合が生じる。 （実施の形態４）次に、本発明の請求項７及び請求項８
に記載された発明の実施の形態について、図８及び図９
を用いて説明する。尚、前述した実施の形態と同じ構成
については同一の符号を用い、説明を省略する。

【００４０】実施の形態２に示した事例において、Ａ／
Ｄ変換器１に入力された映像信号１１の波形が、図９
（ａ）に示すように全く歪みがない時、ＣＰＵ４は図中
に示すように遅延回路１７の位相を変化させることによ
り、Ａ／Ｄ変換が正常に行えない動作ポイントＡ及びＢ
を検出し、ＣＰＵ４はＡ及びＢの中間点に再生ドットク
ロック１３の駆動エッジがくるように位相制御を遅延回
路１７に対して行い、図中に示すように確実にＡ／Ｄ変
換が行える位相を持つ再生ドットクロック１３を得る。
一方、図９（ｂ）に示すように歪みがある場合、実施の
形態２の回路に入力されたとしたら、先述と同様にＣＰ
Ｕ４は図中に示すように遅延回路１７の位相を変化させ
ることにより、Ａ／Ｄ変換が正常に行えない動作ポイン
トＡ及びＢを検出し、ＣＰＵ４はＡ及びＢの中間点に再
生ドットクロック１３の駆動エッジがくるように位相制
御を遅延回路１７に対して行う。しかしながら、映像信
号１１の波形が歪んでいるため、図中に示すように再生
ドットクロック１３の位相は最適値には無く、つまりラ
ッチのポイントが後ろにずれてしまい、結果としてＡ／
Ｄ変換が正確に行えないポイントにドットクロック１３
の位相が設定されるといった課題を有する。

【００４１】そこで、本発明では、図８に示すようにＳ
／Ｐ変換器２から出力される一方のディジタルデータ１
５の上位２ビットをＡＮＤ回路１８に入力し、その出力
をカウンタ３にクロックとして供給することで、上記課
題を容易に解決可能とした。この時の動作を図８及び図
９（ｃ）を用いて説明する。

【００４２】図８において、ＡＮＤ回路１８にＳ／Ｐ変
換器２から出力されるディジタルデータ１５の上位２ビ
ットを入力させることにより、再生ドットクロック１３
の位相設定精度を図４の構成に対し向上することが可能
となる。これは、図９（ｃ）に示すようにＡ／Ｄ変換器
１に入力される映像信号１１に歪みがある場合、先述と
同様にＣＰＵ４は図中に示すように遅延回路１７の位相
を変化させることにより、Ａ／Ｄ変換が正常に行えない
動作ポイントＡ及びＢを検出し、ＣＰＵ４はＡ及びＢの
中間点に再生ドットクロック１３の駆動エッジがくるよ
うに位相制御を遅延回路１７に対して行う。図９（ｂ）
に示した例と比較してもわかるように、確実にＡ／Ｄ変
換が行える再生ドットクロック１３を得るといえる。

【００４３】以上本発明の構成により、Ａ／Ｄ変換器１
に入力される映像信号１１の波形に歪みがあった場合に
おいても、前記Ａ／Ｄ変換器１に入力される再生ドット
クロック１３の最適な位相を検出可能とし、確実にＡ／
Ｄ変換を行うができる。

【００４４】本実施の形態において、Ｓ／Ｐ変換された
ディジタルデータ出力の上位２ビットをＡＮＤ回路１８
に入力した例を示したが、上位３ビット，４ビット，・
・・，全ビットをＡＮＤ回路１８に入力し、その結果を
カウンタ３に供給することにより更に再生ドットクロッ
ク１３の位相設定精度を向上させることが可能となるこ
とは言うまでもない。更に、本実施の形態において、再
生ドットクロック１３の位相は、Ａ／Ｄ変換が正常に行
えない動作ポイントＡ及びＢの中点を採用していたが、
Ａ及びＢ点間で確実にＡ／Ｄ変換が行える位相に設定し
ても同様の効果を得る。 （実施の形態５）次に、本発明の請求項９及び請求項１
０に記載された発明の実施の形態について、図１０及び
図１１を用いて説明する。尚、前述した実施の形態と同
じ構成については同一の符号を用い、説明を省略する。

【００４５】実施の形態２に示した事例において、Ａ／
Ｄ変換器１に入力された映像信号１１が、図１１（ａ）
に示すように歪みがある場合、ＣＰＵ４は図中に示すよ
うに遅延回路１７の位相を変化させることにより、Ａ／
Ｄ変換が正常に行えない動作ポイントＡ及びＢを検出
し、ＣＰＵ４はＡ及びＢの中間点に再生ドットクロック
１３の駆動エッジがくるように位相制御を遅延回路１７
に対して行う。しかしながら、映像信号１１の波形が歪
んでいるため、図中に示すように再生ドットクロック１
３の位相は最適値には無く、結果としてＡ／Ｄ変換が正
確に行えないポイントにドットクロック１３の位相が設
定されるといった課題を有する。

【００４６】そこで、本発明では、図１０に示すように
本画像表示装置に接続される画像信号源から出力される
映像信号１１及び直流電圧を加算器１９に各々入力し、
その出力をＡ／Ｄ変換器１に供給することで、上記課題
を容易に解決可能とした。この時の動作を図１１（ｂ）
を用いて説明する。

【００４７】図１１（ｂ）において、画像表示装置に接
続される画像信号源から出力される映像信号１１及び直
流電圧を加算器１９に各々入力し、その出力をＡ／Ｄ変
換器１に入力させることにより、再生ドットクロック１
３の位相設定精度を図４の構成に対し向上させるが可能
となる。これは、図１１（ｂ）に示すように画像信号源
からＡ／Ｄ変換器１に供給される映像信号１１に歪みが
ある場合、先述と同様にＣＰＵ４は図中に示すように遅
延回路１７の位相を変化させることにより、Ａ／Ｄ変換
が正常に行えない動作ポイントＡ及びＢを検出し、ＣＰ
Ｕ４はＡ及びＢの中間点に再生ドットクロック１３の駆
動エッジがくるように位相制御を遅延回路１７に対して
行う。図１１（ａ）に示した例と比較してもわかるよう
に、本実施の形態においては、直流電圧を映像信号１１
に加算することで、Ａ／Ｄ変換するＭＳＢのレベルを等
価的に上げたことになる。これより、確実にＡ／Ｄ変換
が行える再生ドットクロック１３を得る事がわかる。ま
た、加算器１９に加算される直流電圧は、通常、画像表
示装置に映像を映出する場合、０Ｖを出力することで、
実動作を行う際の不具合も無くなる。

【００４８】以上本発明の構成により、Ａ／Ｄ変換器１
に入力される映像信号１１の波形に歪みがあった場合に
おいても、前記Ａ／Ｄ変換器１に入力される再生ドット
クロック１３の最適な位相を検出可能とし、確実にＡ／
Ｄ変換を行う事ができる。

【００４９】本実施の形態において、加算器１９を用い
て前記Ａ／Ｄ変換器１に入力される映像信号１１に直流
電圧を重畳して、Ａ／Ｄ変換器１でＡ／Ｄ変換を行う際
のＭＳＢのレベルをシフトさせ、確実にＡ／Ｄ変換動作
を行う方法について示したが、前記Ａ／Ｄ変換器１に入
力される映像信号１１の電位はそのままで、Ａ／Ｄ変換
器１内部に設定されるリファレンス電圧を移動させても
本実施の形態と同様の効果を得る。 （実施の形態６）次に、本発明の請求項１１及び請求項
１２に記載された発明の実施の形態について、図１２か
ら図１４を用いて説明する。尚、前述した実施の形態と
同じ構成については同一の符号を用い、説明を省略す
る。

【００５０】実施の形態１に示した事例において、本画
像表示装置に接続された画像信号源が有する固有のドッ
トクロック周波数と画像表示装置内で再生されたドット
クロック１３の周波数が等しいとき、カウンタ３からＣ
ＰＵ４へは、０，１の連続パターンが出力され、一方、
再生ドットクロック１３の周波数が異なるとき、０から
ｎまでのカウンタ値が一定周期でＣＰＵ４へ供給され
る。この時、ＣＰＵ４は常にカウンタ３の出力結果を読
みとらねばならず、画像表示装置に入力される信号源の
走査周波数が上がれば上がる程、前記ＣＰＵ４への負担
は大きくなる。一方、ＣＰＵ４の負担を軽くするため、
一定周期でカウンタ３から出力されるカウンタ値をＣＰ
Ｕ４が検出した場合、カウンタ３からの出力信号が０か
らｎまで様々な値をとるため、ＣＰＵ４が誤判別をする
可能性がある。

【００５１】そこで、本発明では、図１２に示すよう
に、カウンタ３の出力を入力とした最大値保持回路２０
によって、カウンタ３から出力されるカウンタ値の最大
値を常にＣＰＵ４に供給することで、上記課題を容易に
解決可能とした。最大値保持回路２０の一回路例を図１
３に示し、その動作を図１４に示す。

【００５２】図１３において、２１はＤ−フリップフロ
ップ（以下、Ｄ−ＦＦと称する）、２２はセレクタ、２
３は比較器、２４はＤ−ＦＦである。カウンタ３の出力
をＤ−ＦＦ２１に入力し、その出力をセレクタ２２の片
方に入力すると共に、比較器２３の片方に入力する。前
記セレクタ２２の出力を前記セレクタ２２の他方に入力
すると共に前記比較器２３の他方に入力する。比較器２
３においてセレクタ２２に入力される双方の入力を比較
し、常にカウンタ値が大きい方をセレクタ２２から出力
するように比較器２３よりセレクタ２２を制御する。こ
のようにして出力されたセレクタ２２の出力を、Ｄ−Ｆ
Ｆ２４に入力し、Ｓ／Ｐ変換器２から出力されたディジ
タルデータ１５のＭＳＢ１６でラッチすることにより、
ＣＰＵ４に常にカウンタ３から出力されるカウンタ値の
最大値を出力することが可能となる。この時の動作を図
１４に示す。

【００５３】図１４（ａ）に再生ドットクロック１３の
周波数が正常の時の最大値保持回路２０の出力波形（Ｄ
−ＦＦ２４出力）を示す。このとき、最大値保持回路２
０からは、常に０が出力される。一方、図１４（ｂ）に
再生ドットクロック１３の周波数が前記画像信号源が有
する固有のドットクロック周波数に対し不一致の時の最
大値保持回路２０の出力波形（Ｄ−ＦＦ２４出力）を示
す。このようなとき、最大値保持回路２０からは、常に
カウンタ３から出力されるカウンタ値の最大値が出力さ
れ、カウンタ３から出力されるカウンタ値が現在最大値
保持回路２０から出力されている値より大きくなるま
で、そのカウンタ値を保持する。

【００５４】以上本発明の構成により、ＣＰＵ４の負担
を増大させることなく、確実にＡ／Ｄ変換を行う事を可
能とする再生ドットクロック１３を得ることができる。

【００５５】本実施の形態において、最大値保持回路２
０の一回路例を図１３に示し、その回路動作を説明した
が、本最大値保持回路２０には、様々な回路構成が考え
られ、カウンタ３のカウンタ値の最大値を常に出力可能
とする回路で有れば、同様な効果を得ることは言うまで
もない。また、図１３の回路において、ＣＰＵ４からＰ
ＬＬ回路６の分周比を設定する際に、Ｄ−ＦＦ２１及び
比較器２３のＢ入力に外部からリセット信号を入力し、
確実に最大値保持回路２０を動作させる方法もある。ま
た、本実施の形態においては、ＰＬＬ回路６の分周比を
設定する例について述べたが、再生ドットクロック１３
の位相を設定する実施の形態２及び３の構成に本最大値
保持回路２０を付加することによっても同様な効果を得
る。

【００５６】

【発明の効果】以上のように、本発明の画像表示装置に
おけるドットクロック自動再生装置によれば、画像表示
装置に外部から接続された画像信号源から有効映像期間
内にドットクロック単位で白黒パターンを連続して出力
する映像信号を画像表示装置内にあるＡ／Ｄ変換器に入
力し、そのＡ／Ｄ変換器の出力をＳ／Ｐ変換器で２相以
上に分配し、そのＳ／Ｐ変換器で分配されたデータのＭ
ＳＢをカウンタに入力し、そのカウンタの結果を再生ド
ットクロックの周波数を制御するＣＰＵに入力すること
で、自動的に前記画像信号源が有する固有のドットクロ
ック周波数と本画像表示装置内で再生されるドットクロ
ックの周波数を一致させることが可能となり、従来、ド
ットクロック調整手段によって手動で再生ドットクロッ
ク周波数を調整する構成に対し、調整時間の短縮及び調
整精度の向上を可能とした。更に、前記カウンタの出力
を入力としたＣＰＵにより画像表示装置内で再生された
ドットクロックの位相を制御させることにより、自動的
にＡ／Ｄ変換が確実に行える位相関係に再生ドットクロ
ックの位相を設定可能となり、経年変化等で再生ドット
クロック位相がずれた場合においても容易に再生ドット
クロックの位相を再設定可能となる。

【００５７】また、Ａ／Ｄ変換器に入力された映像信号
波形が歪んだ場合においても、本発明の構成によれば、
Ａ／Ｄ変換が確実に行える位相関係に再生ドットクロッ
クの位相を容易に設定可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における画像表示装置に
おけるドットクロック再生装置のブロック図

【図２】本発明の実施の形態１における画像表示装置に
おけるドットクロック再生装置の動作説明図

【図３】本発明の実施の形態１における画像表示装置に
おけるドットクロック再生装置の動作説明図

【図４】本発明の実施の形態２における画像表示装置に
おけるドットクロック再生装置のブロック図

【図５】本発明の実施の形態２における画像表示装置に
おけるドットクロック再生装置の動作説明図

【図６】本発明の実施の形態３における画像表示装置に
おけるドットクロック再生装置のブロック図

【図７】本発明の実施の形態３における画像表示装置に
おけるドットクロック再生装置の動作フローチャート

【図８】本発明の実施の形態４における画像表示装置に
おけるドットクロック再生装置のブロック図

【図９】本発明の実施の形態４における画像表示装置に
おけるドットクロック再生装置の動作説明図

【図１０】本発明の実施の形態５における画像表示装置
におけるドットクロック再生装置のブロック図

【図１１】本発明の実施の形態５における画像表示装置
におけるドットクロック再生装置の動作説明図

【図１２】本発明の実施の形態６における画像表示装置
におけるドットクロック再生装置のブロック図

【図１３】本発明の実施の形態６における画像表示装置
におけるドットクロック再生装置内にある最大値保持回
路の一回路例を示す図

【図１４】本発明の実施の形態６における画像表示装置
におけるドットクロック再生装置の動作説明図

【図１５】従来における画像表示装置におけるドットク
ロック再生装置のブロック図

【図１６】従来における画像表示装置におけるドットク
ロック再生装置の動作説明図

【符号の説明】

１ Ａ／Ｄ変換器（アナログ−ディジタル変換器） ２ Ｓ／Ｐ変換器（シリアル−パラレル変換器） ３ カウンタ ４ ＣＰＵ ６ ＰＬＬ回路（位相同期回路） １１ 画像表示装置に接続された画像信号源が有する固
有のドットクロック単位で白黒パターンを有効映像期間
内に連続して出力するドットクロック再生用映像信号 １２ 画像表示装置に接続された画像信号源の同期信号
に同期した水平同期信号 １３ 再生ドットクロック １４ Ｓ／Ｐ変換器から出力される第１相のＳ／Ｐ変換
出力信号 １５ Ｓ／Ｐ変換器から出力される第２相のＳ／Ｐ変換
出力信号 １６ Ｓ／Ｐ変換出力信号１５のＭＳＢ（最上位ビッ
ト） １７ 遅延回路 １８ ＡＮＤ回路 １９ 加算器 ２０ 最大値保持回路 ２１，２４ Ｄ−ＦＦ（Ｄ−フリップフロップ） ２２ セレクタ ２３ 比較器

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 画像表示装置に接続された画像信号源
   に、有効映像期間内においてドットクロック単位で白黒
   の連続パターンを持つ映像信号を発生させ、その映像信
   号をアナログ−ディジタル変換器（以下、Ａ／Ｄ変換器
   と称する）に入力し、そのＡ／Ｄ変換器のディジタル出
   力をシリアル−パラレル変換器（以下、Ｓ／Ｐ変換器と
   称する）に入力し前記Ａ／Ｄ変換器から出力された信号
   を２以上の偶数の相に分配し、そのＳ／Ｐ変換器のある
   相の最上位ビット（以下、ＭＳＢと称する）を入力とし
   たカウンタの結果をＣＰＵに入力し、そのカウンタの結
   果に基づいて前記ＣＰＵより位相同期回路（以下、ＰＬ
   Ｌ回路と称する）内における分周器の分周比を設定し、
   前記Ａ／Ｄ変換器及びＳ／Ｐ変換器に前記ＰＬＬ回路よ
   りドットクロックを供給可能とする事を特徴とする画像
   表示装置におけるドットクロック自動再生装置。
2. 【請求項２】 有効映像期間内においてドットクロック
   単位で白黒の連続パターンを持つ映像信号を入力とした
   アナログ−ディジタル変換器（以下、Ａ／Ｄ変換器と称
   する）と、前記Ａ／Ｄ変換器のディジタル出力を入力と
   しそのディジタル出力を２以上の偶数の相に分配するシ
   リアル−パラレル変換器（以下、Ｓ／Ｐ変換器と称す
   る）と、前記Ｓ／Ｐ変換器のある相の最上位ビット（以
   下、ＭＳＢと称する）を入力とし画像表示装置に接続さ
   れた画像信号源の同期信号に同期した水平同期信号をリ
   セット信号として入力されたカウンタと、前記カウンタ
   の出力を入力としたＣＰＵと、前記ＣＰＵにより分周器
   の分周比を設定され画像表示装置に接続された画像信号
   源の同期信号に同期した水平同期信号を入力とし前記Ａ
   ／Ｄ変換器及びＳ／Ｐ変換器にドットクロックを供給す
   る位相同期回路（以下、ＰＬＬ回路と称する）とから構
   成される画像表示装置におけるドットクロック自動再生
   装置。
3. 【請求項３】 前記ＰＬＬ回路から発生されたドットク
   ロックの位相を前記ＣＰＵからの制御信号により制御さ
   れる遅延回路によって、前記Ａ／Ｄ変換器及びＳ／Ｐ変
   換器にドットクロックを供給する事を特徴とする請求項
   １に記載された画像表示装置におけるドットクロック自
   動再生装置。
4. 【請求項４】 画像表示装置に接続された画像信号源の
   同期信号に同期した水平同期信号を入力としたＰＬＬ回
   路と、前記ＰＬＬ回路の出力を入力とし前記ＣＰＵによ
   り制御され前記Ａ／Ｄ変換器及びＳ／Ｐ変換器にドット
   クロックを供給する遅延回路を備えた請求項２記載の画
   像表示装置におけるドットクロック自動再生装置。
5. 【請求項５】 前記ＣＰＵにより前記ＰＬＬ回路内にお
   ける分周器の分周比及び前記遅延回路に入力されたドッ
   トクロックの位相を共に制御可能とする事を特徴とする
   請求項１記載の画像表示装置におけるドットクロック自
   動再生装置。
6. 【請求項６】 画像表示装置に接続された画像信号源の
   同期信号に同期した水平同期信号を入力とし前記ＣＰＵ
   により制御されるＰＬＬ回路と、前記ＰＬＬ回路の出力
   を入力とし前記ＣＰＵにより制御され前記Ａ／Ｄ変換器
   及びＳ／Ｐ変換器にドットクロックを供給する遅延回路
   を備えた請求項２記載の画像表示装置におけるドットク
   ロック自動再生装置。
7. 【請求項７】 前記Ｓ／Ｐ変換器のある相の最上位ビッ
   トを含む上位数ビットを各々入力とし、その出力を前記
   カウンタ３に供給するＡＮＤ回路を設けることにより、
   前記遅延回路から出力されるドットクロックの位相制御
   精度を向上する事を特徴とする請求項３記載の画像表示
   装置におけるドットクロック自動再生装置。
8. 【請求項８】 前記Ｓ／Ｐ変換器のある相の最上位ビッ
   トを含む上位数ビットを各々入力としその出力を前記カ
   ウンタ３に供給するＡＮＤ回路を備えた請求項４記載の
   画像表示装置におけるドットクロック自動再生装置。
9. 【請求項９】 有効映像期間内においてドットクロック
   単位で白黒の連続パターンを持つ映像信号及び直流電圧
   を各々入力とし前記Ａ／Ｄ変換器にその結果を出力する
   加算器を設ける事で、前記Ａ／Ｄ変換器に入力される前
   記映像信号に直流オフセット電圧を重畳する事を特徴と
   する請求項３記載の画像表示装置におけるドットクロッ
   ク自動再生装置。
10. 【請求項１０】 有効映像期間内においてドットクロッ
    ク単位で白黒の連続パターンを持つ映像信号及び直流電
    圧を各々入力とし前記Ａ／Ｄ変換器にその結果を出力す
    る加算器を備えた請求項４記載の画像表示装置における
    ドットクロック自動再生装置。
11. 【請求項１１】 前記カウンタの出力を入力とし、その
    カウンタから出力されるカウンタ値の最大値を常に前記
    ＣＰＵに供給する事を特徴とする請求項１記載の画像表
    示装置におけるドットクロック自動再生装置。
12. 【請求項１２】 前記カウンタの出力を入力とし前記Ｓ
    ／Ｐ変換器のある相の最上位ビットにより駆動されその
    出力を前記ＣＰＵに供給する最大値保持回路を備えた請
    求項２記載の画像表示装置におけるドットクロック自動
    再生装置。