JP2000047644A - 液晶表示装置 - Google Patents
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- JP2000047644A JP2000047644A JP10215257A JP21525798A JP2000047644A JP 2000047644 A JP2000047644 A JP 2000047644A JP 10215257 A JP10215257 A JP 10215257A JP 21525798 A JP21525798 A JP 21525798A JP 2000047644 A JP2000047644 A JP 2000047644A
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Abstract
(57)【要約】
【課題】 同期分離回路での伝搬遅延時間に温度特性が
必ずあるため、これに同期して発振するドットクロック
が位相ズレによる画質劣化を引き起こす事に対し常に位
相の安定したドットクロックを供給することを目的とす
る。 【解決手段】 同期処理回路１にて信号源水平同期信号
を、極性、振幅などの処理を行い、この出力よりＰＬＬ
回路２、分周器３にて、同期したドットクロックを作成
する。位相比較器４では、常に同期処理回路１での遅延
量を電圧に変換している。この電圧を位相調整信号に加
算しているため、同期処理回路１での伝搬遅延時間の変
動量を位相調整に反映させ補正される。
必ずあるため、これに同期して発振するドットクロック
が位相ズレによる画質劣化を引き起こす事に対し常に位
相の安定したドットクロックを供給することを目的とす
る。 【解決手段】 同期処理回路１にて信号源水平同期信号
を、極性、振幅などの処理を行い、この出力よりＰＬＬ
回路２、分周器３にて、同期したドットクロックを作成
する。位相比較器４では、常に同期処理回路１での遅延
量を電圧に変換している。この電圧を位相調整信号に加
算しているため、同期処理回路１での伝搬遅延時間の変
動量を位相調整に反映させ補正される。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号のドット
クロックが出力されないコンピュータに接続される液晶
等のマトリクス表示装置、走査変換装置に関する。
クロックが出力されないコンピュータに接続される液晶
等のマトリクス表示装置、走査変換装置に関する。
【０００２】
【従来の技術】従来、液晶表示装置としては特開平７−
１６０２２２号公報に記載されたものが知られている。
１６０２２２号公報に記載されたものが知られている。
【０００３】図４に従来の液晶表示装置のドットクロッ
ク発生部分を示す。図中、６１ａ、６１ｂは増幅器、６
２は遅延調整回路、６３は位相比較器・チャージポン
プ、６４はＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）６１
５はＶＣＯ（電圧制御発振回路）、６６は、Ｈ・Ｖカウ
ンタ、６７はアドレス設定回路、６８はＡ／Ｄ変換器、
６９はラッチ、７０はコントローラ、７１は分周器（１
／ｎ）である。
ク発生部分を示す。図中、６１ａ、６１ｂは増幅器、６
２は遅延調整回路、６３は位相比較器・チャージポン
プ、６４はＬＰＦ（ＬｏｗＰａｓｓＦｉｌｔｅｒ）６１
５はＶＣＯ（電圧制御発振回路）、６６は、Ｈ・Ｖカウ
ンタ、６７はアドレス設定回路、６８はＡ／Ｄ変換器、
６９はラッチ、７０はコントローラ、７１は分周器（１
／ｎ）である。
【０００４】ドットクロックは、水平同期信号から遅延
調整回路６２を経た出力に位相を合わせて発振をされ、
ドットクロック数は分周器７１の分周比により決まる。
表示画像のにじみ、揺らぎなどの画質劣化を無くすため
には、２つの条件を満たさなければならない。仮に、ド
ットクロック周波数が入力映像信号と等しく第一の条件
を満たしているとしても、第二の条件であるドットクロ
ックと映像信号の相対位相が正しくないと、データのラ
ッチが満足に行えないという問題を有しており、これに
対して、従来技術では、入力映像信号とドットクロック
の位相がずれていた場合、特定の信号パターンの入力映
像信号の場合、適正なレベルにラッチされない（ずれて
いない場合、特定レベルとなる）事に着目し、位相調整
を自動的に調整するものである。
調整回路６２を経た出力に位相を合わせて発振をされ、
ドットクロック数は分周器７１の分周比により決まる。
表示画像のにじみ、揺らぎなどの画質劣化を無くすため
には、２つの条件を満たさなければならない。仮に、ド
ットクロック周波数が入力映像信号と等しく第一の条件
を満たしているとしても、第二の条件であるドットクロ
ックと映像信号の相対位相が正しくないと、データのラ
ッチが満足に行えないという問題を有しており、これに
対して、従来技術では、入力映像信号とドットクロック
の位相がずれていた場合、特定の信号パターンの入力映
像信号の場合、適正なレベルにラッチされない（ずれて
いない場合、特定レベルとなる）事に着目し、位相調整
を自動的に調整するものである。
【０００５】方法としては、映像信号において任意の点
（画像上）にある任意レベル（例えばレベル最大）を入
力し、その位置のラッチ６９の出力データ値を読みと
る。この値が適正レベルに達していない場合、コントロ
ーラ７０は位相調整回路６２での遅延量をずらす。これ
を映像信号とドットクロックの相対位相が最適になる
（ラッチ出力データが適正レベルに達する）まで、逐次
繰り返すことで自動的に位相を調整するというものであ
る。
（画像上）にある任意レベル（例えばレベル最大）を入
力し、その位置のラッチ６９の出力データ値を読みと
る。この値が適正レベルに達していない場合、コントロ
ーラ７０は位相調整回路６２での遅延量をずらす。これ
を映像信号とドットクロックの相対位相が最適になる
（ラッチ出力データが適正レベルに達する）まで、逐次
繰り返すことで自動的に位相を調整するというものであ
る。
【０００６】
【発明が解決しようとする課題】前記液晶表示装置にお
いては、あらかじめ既知である特定信号を調整用とし
て、液晶表示装置に入力して１ドットごとに全てが適正
なレベルに達しているかを確認し調整する。しかし、使
用環境や、計時変化等により相対位相がずれていき画質
劣化が生ずる。調整後の液晶表示装置内の計時変化によ
る調整ズレ、使用環境（特に温度）の変化による調整ズ
レに対しては、再度調整用の特定信号を入力して調整し
直さねばならない。
いては、あらかじめ既知である特定信号を調整用とし
て、液晶表示装置に入力して１ドットごとに全てが適正
なレベルに達しているかを確認し調整する。しかし、使
用環境や、計時変化等により相対位相がずれていき画質
劣化が生ずる。調整後の液晶表示装置内の計時変化によ
る調整ズレ、使用環境（特に温度）の変化による調整ズ
レに対しては、再度調整用の特定信号を入力して調整し
直さねばならない。
【０００７】この位相調整がズレる主たる要因として、
同期分離回路など外部入力同期が、位相比較器に入力さ
れるまでの回路での伝搬遅延時間が上げられる。
同期分離回路など外部入力同期が、位相比較器に入力さ
れるまでの回路での伝搬遅延時間が上げられる。
【０００８】表示装置側では、入力された映像信号のド
ットクロックを再生し映像信号をサンプリングするが、
再生したドットクロックは信号源側と同期を取るために
入力同期信号を基に再生される。入力同期信号は様々な
形態があるために同期分離回路を用いてその出力を基準
とする。このためクロック再生を行うＰＬＬ回路（ｐｈ
ａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路に入力される基
準同期は、信号源から入力される同期信号に対して、同
期分離回路などでの遅延が加わったものとなる。従っ
て、同期分離回路での伝搬遅延時間に温度特性が必ずあ
るため、環境変化などにより位相ズレによる画質劣化を
引き起こす。
ットクロックを再生し映像信号をサンプリングするが、
再生したドットクロックは信号源側と同期を取るために
入力同期信号を基に再生される。入力同期信号は様々な
形態があるために同期分離回路を用いてその出力を基準
とする。このためクロック再生を行うＰＬＬ回路（ｐｈ
ａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路に入力される基
準同期は、信号源から入力される同期信号に対して、同
期分離回路などでの遅延が加わったものとなる。従っ
て、同期分離回路での伝搬遅延時間に温度特性が必ずあ
るため、環境変化などにより位相ズレによる画質劣化を
引き起こす。
【０００９】本発明は、使用環境や経時変化による同期
分離回路の出力遅延の変動に追従して、常にクロック位
相を補正することで、使用環境や経時変化に関わらずク
ロック位相ズレによる画質劣化の無い液晶表示装置を提
供することを目的とする。
分離回路の出力遅延の変動に追従して、常にクロック位
相を補正することで、使用環境や経時変化に関わらずク
ロック位相ズレによる画質劣化の無い液晶表示装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】この課題を解決するため
に本発明は、同期分離回路など入力同期信号が位相比較
器に入力されるまでの回路の伝搬遅延時間の変化を入力
同期のエッジと位相比較器入力同期信号のエッジを位相
比較することで監視し、監視した結果に基づき位相調整
を補正する様に構成している。これにより、環境変化な
どに関わらず常に安定した映像信号とドットクロックの
相対位相が得られ、画質劣化のない表示が得られる。
に本発明は、同期分離回路など入力同期信号が位相比較
器に入力されるまでの回路の伝搬遅延時間の変化を入力
同期のエッジと位相比較器入力同期信号のエッジを位相
比較することで監視し、監視した結果に基づき位相調整
を補正する様に構成している。これにより、環境変化な
どに関わらず常に安定した映像信号とドットクロックの
相対位相が得られ、画質劣化のない表示が得られる。
【００１１】
【発明の実施の形態】本発明の請求項１に記載の発明
は、セパレートシンク入力を処理する同期処理回路の伝
搬遅延時間の変動量を同期処理回路の入力と出力で位相
比較して検出し、その検出信号を用いてＰＬＬ回路で発
生するドットクロックの位相を補正する事を特徴とした
液晶表示装置であり、同期処理回路の伝搬遅延時間の変
動量を同期処理回路の入出力の位相比較により検出し、
この検出信号により位相を補正するという作用を有す
る。
は、セパレートシンク入力を処理する同期処理回路の伝
搬遅延時間の変動量を同期処理回路の入力と出力で位相
比較して検出し、その検出信号を用いてＰＬＬ回路で発
生するドットクロックの位相を補正する事を特徴とした
液晶表示装置であり、同期処理回路の伝搬遅延時間の変
動量を同期処理回路の入出力の位相比較により検出し、
この検出信号により位相を補正するという作用を有す
る。
【００１２】請求項２に記載の発明は、信号源から出力
される同期信号より同期基準を分離する同期処理回路
と、前記同期処理回路の水平同期信号出力に同期したド
ットクロックを作成するＰＬＬ回路と、前記ＰＬＬ回路
で発生するドットクロックの位相を可変する位相調整手
段と、前記同期処理回路の入力と出力の位相を比較しそ
の位相差を位相補正信号として前記位相調整手段に出力
する位相比較器とを設けた液晶表示装置であり、同期処
理回路の伝搬遅延時間の変動量を同期処理回路の入出力
の位相比較により検出し、この検出信号により位相を補
正するという作用を有する。
される同期信号より同期基準を分離する同期処理回路
と、前記同期処理回路の水平同期信号出力に同期したド
ットクロックを作成するＰＬＬ回路と、前記ＰＬＬ回路
で発生するドットクロックの位相を可変する位相調整手
段と、前記同期処理回路の入力と出力の位相を比較しそ
の位相差を位相補正信号として前記位相調整手段に出力
する位相比較器とを設けた液晶表示装置であり、同期処
理回路の伝搬遅延時間の変動量を同期処理回路の入出力
の位相比較により検出し、この検出信号により位相を補
正するという作用を有する。
【００１３】請求項３に記載に発明は、同期処理回路の
伝搬遅延時間の変動量を、同期形態に合わせて入力同期
信号もしくは映像信号を帯域制限し、そのレベルをＰＬ
Ｌ回路で作成される水平同期信号の出力タイミングでラ
ッチし、これを位相調整完了時に位相基準データとして
保持し、前記同期処理回路の伝搬遅延時間の変動ととも
に変動する前記ラッチ出力と前記位相基準データとの差
を補正信号として、その補正信号を用いてＰＬＬ回路で
発生するドットクロックの位相を補正する事を特徴とし
た液晶表示装置であり、入力同期信号もしくは映像信号
を帯域制限し、この同期部分の傾斜を拡大し、この傾斜
部分をＰＬＬ処理回路で作成される水平同期信号のタイ
ミングでラッチする。このラッチされたデータを位相調
整完了時について基準データとして保持し、調整後のラ
ッチ出力と基準データの差分を取ることで、同期処理回
路の伝搬遅延時間の変動量を検出が可能となる。この検
出信号を基にドットクロックの位相を補正するという作
用を有する。
伝搬遅延時間の変動量を、同期形態に合わせて入力同期
信号もしくは映像信号を帯域制限し、そのレベルをＰＬ
Ｌ回路で作成される水平同期信号の出力タイミングでラ
ッチし、これを位相調整完了時に位相基準データとして
保持し、前記同期処理回路の伝搬遅延時間の変動ととも
に変動する前記ラッチ出力と前記位相基準データとの差
を補正信号として、その補正信号を用いてＰＬＬ回路で
発生するドットクロックの位相を補正する事を特徴とし
た液晶表示装置であり、入力同期信号もしくは映像信号
を帯域制限し、この同期部分の傾斜を拡大し、この傾斜
部分をＰＬＬ処理回路で作成される水平同期信号のタイ
ミングでラッチする。このラッチされたデータを位相調
整完了時について基準データとして保持し、調整後のラ
ッチ出力と基準データの差分を取ることで、同期処理回
路の伝搬遅延時間の変動量を検出が可能となる。この検
出信号を基にドットクロックの位相を補正するという作
用を有する。
【００１４】請求項４に記載の発明は、信号源から入力
される同期信号もしくは映像信号より、同期基準を分離
する同期処理回路と、前記同期処理回路の水平同期信号
出力に同期したドットクロックを作成するＰＬＬ回路
と、前記ＰＬＬ回路で発生するドットクロックの位相を
可変する位相調整手段と、信号源からの同期形態に合わ
せて入力同期信号とアナログビデオ信号を切替るセレク
タと、前記セレクタ出力を特定帯域に制限するＬＰＦ
と、前記ＬＰＦ出力をデジタル信号に変換するＡ／Ｄ変
換器と、前記Ａ／Ｄ変換器出力を、前記ＰＬＬ回路で作
成される水平同期信号出力タイミングでラッチするラッ
チ回路と、前記ラッチ回路出力を位相調整完了時に保持
するメモリと、前記メモリ出力と、前記ラッチ出力を差
分しその出力を前記位相調整手段に出力する差分器とを
設けた液晶表示装置であり、入力同期信号もしくは映像
信号を帯域制限し、この同期部分の傾斜を拡大し、この
傾斜部分をＰＬＬ処理回路で作成される水平同期信号の
タイミングでラッチする。このラッチされたデータを位
相調整完了時について基準データとして保持し、調整後
のラッチ出力と基準データの差分を取ることで、同期処
理回路の伝搬遅延時間の変動量を検出が可能となる。こ
の検出信号を基にドットクロックの位相を補正するとい
う作用を有する。
される同期信号もしくは映像信号より、同期基準を分離
する同期処理回路と、前記同期処理回路の水平同期信号
出力に同期したドットクロックを作成するＰＬＬ回路
と、前記ＰＬＬ回路で発生するドットクロックの位相を
可変する位相調整手段と、信号源からの同期形態に合わ
せて入力同期信号とアナログビデオ信号を切替るセレク
タと、前記セレクタ出力を特定帯域に制限するＬＰＦ
と、前記ＬＰＦ出力をデジタル信号に変換するＡ／Ｄ変
換器と、前記Ａ／Ｄ変換器出力を、前記ＰＬＬ回路で作
成される水平同期信号出力タイミングでラッチするラッ
チ回路と、前記ラッチ回路出力を位相調整完了時に保持
するメモリと、前記メモリ出力と、前記ラッチ出力を差
分しその出力を前記位相調整手段に出力する差分器とを
設けた液晶表示装置であり、入力同期信号もしくは映像
信号を帯域制限し、この同期部分の傾斜を拡大し、この
傾斜部分をＰＬＬ処理回路で作成される水平同期信号の
タイミングでラッチする。このラッチされたデータを位
相調整完了時について基準データとして保持し、調整後
のラッチ出力と基準データの差分を取ることで、同期処
理回路の伝搬遅延時間の変動量を検出が可能となる。こ
の検出信号を基にドットクロックの位相を補正するとい
う作用を有する。
【００１５】以下、本発明の実施の形態について、図１
から図３を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１における
ドットクロック作成回路の構成図を示す。図１において
符号１は、信号源からの同期入力（セパレートシンク、
コンポジットシンク、シンクオンビデオ）を極性、振幅
などを統一して液晶表示装置内の同期基準を作成、出力
する同期処理回路。２は同期処理回路１の水平同期信号
出力に同期したドットクロックを作成し、位相調整電圧
信号によりドットクロックの位相を可変する機能を有す
るＰＬＬ回路。３はドットクロックを分周する回路であ
り、ＰＬＬ回路２と合わせることでＰＬＬ回路２に入力
される水平同期信号と同一周波数、同一位相の同期信号
Ｈ’を作成する分周器。
から図３を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１における
ドットクロック作成回路の構成図を示す。図１において
符号１は、信号源からの同期入力（セパレートシンク、
コンポジットシンク、シンクオンビデオ）を極性、振幅
などを統一して液晶表示装置内の同期基準を作成、出力
する同期処理回路。２は同期処理回路１の水平同期信号
出力に同期したドットクロックを作成し、位相調整電圧
信号によりドットクロックの位相を可変する機能を有す
るＰＬＬ回路。３はドットクロックを分周する回路であ
り、ＰＬＬ回路２と合わせることでＰＬＬ回路２に入力
される水平同期信号と同一周波数、同一位相の同期信号
Ｈ’を作成する分周器。
【００１６】４は信号源からの入力同期信号と同期処理
回路１の出力水平同期信号の同一エッジの位相差を比較
し位相補正電圧信号に変換する位相比較器。５は、位相
比較器４の出力を平滑するＬＰＦ。６は、位相調整手段
からのドットクロック位相を調整する調整電圧信号と、
位相比較器４の位相補正電圧信号出力をＬＰＦ５で平滑
した出力とを加算しＰＬＬ回路２に対して、位相調整電
圧として出力する加算器である。７は、信号源からのア
ナログビデオ信号をＰＬＬ回路２のドットクロックによ
りサンプリングするＡ／Ｄ変換器である。８はＡ／Ｄ変
換器の出力をラッチするラッチで構成されている。
回路１の出力水平同期信号の同一エッジの位相差を比較
し位相補正電圧信号に変換する位相比較器。５は、位相
比較器４の出力を平滑するＬＰＦ。６は、位相調整手段
からのドットクロック位相を調整する調整電圧信号と、
位相比較器４の位相補正電圧信号出力をＬＰＦ５で平滑
した出力とを加算しＰＬＬ回路２に対して、位相調整電
圧として出力する加算器である。７は、信号源からのア
ナログビデオ信号をＰＬＬ回路２のドットクロックによ
りサンプリングするＡ／Ｄ変換器である。８はＡ／Ｄ変
換器の出力をラッチするラッチで構成されている。
【００１７】以上のように構成された実施の形態１にお
けるドットクロック作成回路の動作について説明する。
図１において、同期処理回路１にて信号源水平同期信号
を、極性、振幅などの処理を行い、この出力よりＰＬＬ
回路２、分周器３にて、同期したドットクロックを作成
する。位相比較器４では、常に同期処理回路１での遅延
量を電圧に変換している。この電圧を位相調整信号に加
算しているため、同期処理回路１での伝搬遅延時間の変
動量を位相調整に反映させ補正される。
けるドットクロック作成回路の動作について説明する。
図１において、同期処理回路１にて信号源水平同期信号
を、極性、振幅などの処理を行い、この出力よりＰＬＬ
回路２、分周器３にて、同期したドットクロックを作成
する。位相比較器４では、常に同期処理回路１での遅延
量を電圧に変換している。この電圧を位相調整信号に加
算しているため、同期処理回路１での伝搬遅延時間の変
動量を位相調整に反映させ補正される。
【００１８】この結果、同期処理回路での伝搬遅延時間
の変動量を監視、補正が行え、位相調整のズレを生じな
いため、画質劣化のない表示が可能となる。
の変動量を監視、補正が行え、位相調整のズレを生じな
いため、画質劣化のない表示が可能となる。
【００１９】なお、位相比較器４はエッジによる検出で
あり、伝搬遅延時間の変動のみを目的としているため入
力同期信号の極性が位相の補正に依存しない。
あり、伝搬遅延時間の変動のみを目的としているため入
力同期信号の極性が位相の補正に依存しない。
【００２０】（実施の形態２）図２は本発明の実施の形
態２におけるドットクロック作成回路の構成図を示す。
図２において１は、信号源からの同期入力（セパレート
シンク、コンポジットシンク、シンクオンビデオ）を極
性、振幅などを統一して液晶表示装置内の同期基準を作
成、出力する同期処理回路である。２は同期処理回路１
の水平同期信号出力に同期したドットクロックを作成
し、位相調整電圧信号によりドットクロックの位相を可
変する機能を有するＰＬＬ回路。３はドットクロックを
分周する回路であり、ＰＬＬ回路２と合わせることでＰ
ＬＬ回路２に入力される水平同期信号と同一周波数、同
一位相の同期信号Ｈ’を作成する分周器。
態２におけるドットクロック作成回路の構成図を示す。
図２において１は、信号源からの同期入力（セパレート
シンク、コンポジットシンク、シンクオンビデオ）を極
性、振幅などを統一して液晶表示装置内の同期基準を作
成、出力する同期処理回路である。２は同期処理回路１
の水平同期信号出力に同期したドットクロックを作成
し、位相調整電圧信号によりドットクロックの位相を可
変する機能を有するＰＬＬ回路。３はドットクロックを
分周する回路であり、ＰＬＬ回路２と合わせることでＰ
ＬＬ回路２に入力される水平同期信号と同一周波数、同
一位相の同期信号Ｈ’を作成する分周器。
【００２１】９は、信号源からの同期形態に合わせて入
力同期信号とアナログビデオ信号を切替て、同期が存在
する方を選択出力するセレクタ。１０は、セレクタ９の
同期出力を特定帯域まで波形をなまらすＬＰＦ。１１
は、セレクタ９出力をＬＰＦ１０で平滑された信号をデ
ジタル信号に変換する同期用Ａ／Ｄ変換器。１２は、同
期用Ａ／Ｄ変換器１１の出力を、ＰＬＬ回路２と分周器
２により同期処理回路１の出力同期信号と同一周波数、
同一位相の水平同期信号であるＨ’でラッチするラッチ
回路。１５は、ラッチ回路１２の出力を保持し、保持し
たデータを出力するメモリ。
力同期信号とアナログビデオ信号を切替て、同期が存在
する方を選択出力するセレクタ。１０は、セレクタ９の
同期出力を特定帯域まで波形をなまらすＬＰＦ。１１
は、セレクタ９出力をＬＰＦ１０で平滑された信号をデ
ジタル信号に変換する同期用Ａ／Ｄ変換器。１２は、同
期用Ａ／Ｄ変換器１１の出力を、ＰＬＬ回路２と分周器
２により同期処理回路１の出力同期信号と同一周波数、
同一位相の水平同期信号であるＨ’でラッチするラッチ
回路。１５は、ラッチ回路１２の出力を保持し、保持し
たデータを出力するメモリ。
【００２２】１３は、メモリ１５を制御する制御回路。
１４は、ラッチ回路１２の出力とメモリ１５の出力の差
分を位相補正信号として出力する差分器。１６は、差分
器１４の出力をアナログに変換するＤ／Ａ変換器。１７
は、Ｄ／Ａ変換器１６の出力を平滑するＬＰＦ。６は、
位相調整手段からのドットクロック位相を調整する調整
電圧信号と、差分器１４で作成した位相補正電圧信号出
力を、Ｄ／Ａ変換器１６でアナログへ変換、更にＬＰＦ
１７で平滑した出力とを加算し、ＰＬＬ回路２に対して
位相調整電圧として出力する加算器である。７は、信号
源からのアナログビデオ信号をＰＬＬ回路２のドットク
ロックによりサンプリングするＡ／Ｄ変換器である。８
はＡ／Ｄ変換器の出力をラッチするラッチで構成されて
いる。
１４は、ラッチ回路１２の出力とメモリ１５の出力の差
分を位相補正信号として出力する差分器。１６は、差分
器１４の出力をアナログに変換するＤ／Ａ変換器。１７
は、Ｄ／Ａ変換器１６の出力を平滑するＬＰＦ。６は、
位相調整手段からのドットクロック位相を調整する調整
電圧信号と、差分器１４で作成した位相補正電圧信号出
力を、Ｄ／Ａ変換器１６でアナログへ変換、更にＬＰＦ
１７で平滑した出力とを加算し、ＰＬＬ回路２に対して
位相調整電圧として出力する加算器である。７は、信号
源からのアナログビデオ信号をＰＬＬ回路２のドットク
ロックによりサンプリングするＡ／Ｄ変換器である。８
はＡ／Ｄ変換器の出力をラッチするラッチで構成されて
いる。
【００２３】以上のように構成された実施の形態２にお
けるドットクロック作成回路の動作について、図２の構
成図、及び図３の動作タイミング図を用いて説明する。
図２において、同期処理回路１にて信号源水平同期信号
を、極性、振幅などの処理を行い、この出力よりＰＬＬ
回路２、分周器にて、同期したドットクロックを作成す
る。ここで、同期用Ａ／Ｄ変換器１１には、同期形態に
合わせてアナログビデオ信号もしくは同期信号入力がさ
れており、例として図３のような入力水平同期が入力さ
れた場合、ＬＰＦ１０によって平滑されるため図中の同
期用Ａ／Ｄ変換出力の波形が出力される。この出力をラ
ッチ１２では、分周器３の出力Ｈ’のタイミングでラッ
チする。このラッチ１２の出力は、メモリ１５に入力さ
れる。
けるドットクロック作成回路の動作について、図２の構
成図、及び図３の動作タイミング図を用いて説明する。
図２において、同期処理回路１にて信号源水平同期信号
を、極性、振幅などの処理を行い、この出力よりＰＬＬ
回路２、分周器にて、同期したドットクロックを作成す
る。ここで、同期用Ａ／Ｄ変換器１１には、同期形態に
合わせてアナログビデオ信号もしくは同期信号入力がさ
れており、例として図３のような入力水平同期が入力さ
れた場合、ＬＰＦ１０によって平滑されるため図中の同
期用Ａ／Ｄ変換出力の波形が出力される。この出力をラ
ッチ１２では、分周器３の出力Ｈ’のタイミングでラッ
チする。このラッチ１２の出力は、メモリ１５に入力さ
れる。
【００２４】位相調整する場合はメモリは制御回路１３
によって入力されたデータ（ラッチ１２の出力）をその
まま出力する。この際、差分器１４は同一入力されるの
でその出力である位相補正信号は０となる。この出力が
０となるため、Ｄ／Ａ変換器１６、ＬＰＦ１７の出力は
０となり、位相調整電圧信号には、位相補正電圧は加わ
らなく、よってＰＬＬ回路２の位相調整には影響しな
い。
によって入力されたデータ（ラッチ１２の出力）をその
まま出力する。この際、差分器１４は同一入力されるの
でその出力である位相補正信号は０となる。この出力が
０となるため、Ｄ／Ａ変換器１６、ＬＰＦ１７の出力は
０となり、位相調整電圧信号には、位相補正電圧は加わ
らなく、よってＰＬＬ回路２の位相調整には影響しな
い。
【００２５】位相調整が完了した時点でメモリ制御回路
１３は、位相調整完了時のラッチ１２の出力を保持する
ようメモリ１５を制御し、メモリ１５は位相調整完了時
のラッチ１２の出力Ｖｈ’を保持し、そのデータを基準
出力Ｖｈｒｅｆとして出力し続ける。このため、図３
（ｂ）のように同期処理回路１での遅延が変動した場
合、これに伴って分周器３の出力Ｈ’は連動して、入力
された水平同期信号に対しての遅延量が変動する。この
結果ラッチ回路１２の出力は同期用Ａ／Ｄ変換器に入力
される同期信号は遅延変動が無いため、Ｖｈ”の信号が
ラッチされる。差分器１４では、メモリ１５からの基準
出力Ｖｈｒｅｆとラッチ１２出力のＶｈ”の差分が位相
補正信号として出力される。この信号を、Ｄ／Ａ変換１
６でアナログ化，ＬＰＦ１７で平滑し、位相調整電圧信
号に加算器６で加えられ、遅延による位相ズレを位相調
整に補正を加えることができる。
１３は、位相調整完了時のラッチ１２の出力を保持する
ようメモリ１５を制御し、メモリ１５は位相調整完了時
のラッチ１２の出力Ｖｈ’を保持し、そのデータを基準
出力Ｖｈｒｅｆとして出力し続ける。このため、図３
（ｂ）のように同期処理回路１での遅延が変動した場
合、これに伴って分周器３の出力Ｈ’は連動して、入力
された水平同期信号に対しての遅延量が変動する。この
結果ラッチ回路１２の出力は同期用Ａ／Ｄ変換器に入力
される同期信号は遅延変動が無いため、Ｖｈ”の信号が
ラッチされる。差分器１４では、メモリ１５からの基準
出力Ｖｈｒｅｆとラッチ１２出力のＶｈ”の差分が位相
補正信号として出力される。この信号を、Ｄ／Ａ変換１
６でアナログ化，ＬＰＦ１７で平滑し、位相調整電圧信
号に加算器６で加えられ、遅延による位相ズレを位相調
整に補正を加えることができる。
【００２６】このように同期処理回路１の遅延量を、同
期用Ａ／Ｄ変換器１１とラッチ１２によりデータに変換
しており、調整したときのデータをメモリ１５に基準と
して保持し、これと常に遅延量を比較して遅延の変動量
を検出、補正を行っている。また、シンクオンビデオの
場合、アナログビデオ信号を同期用Ａ／Ｄ変換器１１に
入力し同様に位相補正でき、コンポジットシンクの場合
も上記セパレートシンクの場合と同様に処理することで
位相補正できることは言うまでもない。
期用Ａ／Ｄ変換器１１とラッチ１２によりデータに変換
しており、調整したときのデータをメモリ１５に基準と
して保持し、これと常に遅延量を比較して遅延の変動量
を検出、補正を行っている。また、シンクオンビデオの
場合、アナログビデオ信号を同期用Ａ／Ｄ変換器１１に
入力し同様に位相補正でき、コンポジットシンクの場合
も上記セパレートシンクの場合と同様に処理することで
位相補正できることは言うまでもない。
【００２７】この結果、入力信号の同期形態に関わらず
同期処理回路での伝搬遅延時間の変動量を監視、補正が
行え、位相調整のズレを生じないため、画質劣化のない
表示が可能となる。
同期処理回路での伝搬遅延時間の変動量を監視、補正が
行え、位相調整のズレを生じないため、画質劣化のない
表示が可能となる。
【００２８】
【発明の効果】以上のように本発明によれば、入力同期
信号が位相比較器までに通る同期分離回路などでの伝搬
遅延時間が、使用環境変化、計時変化などの要因で変化
することで、作成したドットクロックが映像信号に対し
ての相対位相調整がずれることによる画質劣化を防ぐと
いう有利な効果が得られる。
信号が位相比較器までに通る同期分離回路などでの伝搬
遅延時間が、使用環境変化、計時変化などの要因で変化
することで、作成したドットクロックが映像信号に対し
ての相対位相調整がずれることによる画質劣化を防ぐと
いう有利な効果が得られる。
【図１】本発明の実施の形態１におけるドットクロック
作成回路の構成図
作成回路の構成図
【図２】本発明の実施の形態２におけるドットクロック
作成回路の構成図
作成回路の構成図
【図３】図２の動作タイミング図
【図４】従来のドットクロック作成回路の構成図
１ 同期処理回路 ２ 位相比較器・チャージポンプ・ＶＣＯ ３ 分周器 ４ 位相比較器（エッジによる比較） ５、１０，１７ ＬＰＦ ６ 加算器 ７ Ａ／Ｄ変換器 ８、１２ ラッチ ９ 同期切替セレクタ １１ 同期用Ａ／Ｄ変換器 １３ メモリ制御回路 １４ 差分器 １５ メモリ １６ Ｄ／Ａ変換器 ６１ａ，ｂ 増幅器 ６２ 遅延調整回路 ６３ 位相比較器・チャージポンプ ６４ ＬＰＦ ６５ ＶＣＯ ６６ Ｈ・Ｖカウンタ ６７ アドレス設定回路 ６８ Ａ／Ｄ変換器 ６９ ラッチ ７０ コントローラ ７１ 分周器（１／ｎ）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C006 AA01 AF46 AF50 AF52 AF53 AF61 AF72 AF81 AF82 BC16 BF01 BF04 BF07 BF14 BF16 BF22 BF23 BF24 BF28 BF49 FA19 FA27 5C020 AA16 AA35 CA15 5C058 AA06 BA04 BA35 BB04 BB05 BB08 BB21 5C080 AA10 BB05 DD01 DD20 GG08 JJ02 JJ04
Claims (4)
- 【請求項１】 セパレートシンク入力を処理する同期処
理回路の伝搬遅延時間の変動量を同期処理回路の入力と
出力で位相比較して検出し、その検出信号を用いてＰＬ
Ｌ回路で発生するドットクロックの位相を補正する事を
特徴とした液晶表示装置。 - 【請求項２】 信号源から出力される同期信号より同期
基準を分離する同期処理回路と、前記同期処理回路の水
平同期信号出力に同期したドットクロックを作成するＰ
ＬＬ回路と、前記ＰＬＬ回路で発生するドットクロック
の位相を可変する位相調整手段と、前記同期処理回路の
入力と出力の位相を比較しその位相差を位相補正信号と
して前記位相調整手段に出力する位相比較器とを設けた
液晶表示装置。 - 【請求項３】 同期処理回路の伝搬遅延時間の変動量
を、同期形態に合わせて入力同期信号もしくは映像信号
を帯域制限し、そのレベルをＰＬＬ回路で作成される水
平同期信号の出力タイミングでラッチし、これを位相調
整完了時に位相基準データとして保持し、前記同期処理
回路の伝搬遅延時間の変動とともに変動する前記ラッチ
出力と前記位相基準データとの差を補正信号として、そ
の補正信号を用いてＰＬＬ回路で発生するドットクロッ
クの位相を補正する事を特徴とした液晶表示装置。 - 【請求項４】 信号源から入力される同期信号もしくは
映像信号より、同期基準を分離する同期処理回路と、前
記同期処理回路の水平同期信号出力に同期したドットク
ロックを作成するＰＬＬ回路と、前記ＰＬＬ回路で発生
するドットクロックの位相を可変する位相調整手段と、
信号源からの同期形態に合わせて入力同期信号とアナロ
グビデオ信号を切替るセレクタと、前記セレクタ出力を
特定帯域に制限するＬＰＦと、前記ＬＰＦ出力をデジタ
ル信号に変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器出
力を、前記ＰＬＬ回路で作成される水平同期信号出力タ
イミングでラッチするラッチ回路と、前記ラッチ回路出
力を位相調整完了時に保持するメモリと、前記メモリ出
力と、前記ラッチ出力を差分しその出力を前記位相調整
手段に出力する差分器とを設けた液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10215257A JP2000047644A (ja) | 1998-07-30 | 1998-07-30 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10215257A JP2000047644A (ja) | 1998-07-30 | 1998-07-30 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000047644A true JP2000047644A (ja) | 2000-02-18 |
Family
ID=16669325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10215257A Pending JP2000047644A (ja) | 1998-07-30 | 1998-07-30 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000047644A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005148557A (ja) * | 2003-11-18 | 2005-06-09 | Sony Corp | 表示装置および投射型表示装置 |
| JP2007025585A (ja) * | 2005-07-21 | 2007-02-01 | Sharp Corp | 映像表示装置 |
| KR100894640B1 (ko) * | 2002-10-30 | 2009-04-24 | 엘지디스플레이 주식회사 | 확산 스펙트럼을 이용한 액정 표시 장치 및 그의 구동 방법 |
-
1998
- 1998-07-30 JP JP10215257A patent/JP2000047644A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100894640B1 (ko) * | 2002-10-30 | 2009-04-24 | 엘지디스플레이 주식회사 | 확산 스펙트럼을 이용한 액정 표시 장치 및 그의 구동 방법 |
| JP2005148557A (ja) * | 2003-11-18 | 2005-06-09 | Sony Corp | 表示装置および投射型表示装置 |
| US7880709B2 (en) | 2003-11-18 | 2011-02-01 | Sony Corporation | Display and projection type display |
| JP2007025585A (ja) * | 2005-07-21 | 2007-02-01 | Sharp Corp | 映像表示装置 |
| JP4703301B2 (ja) * | 2005-07-21 | 2011-06-15 | シャープ株式会社 | 映像表示装置 |
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