JP2007158535A - 位相同期ループ回路 - Google Patents

Abstract

【課題】Ｒ／Ｇ／Ｂの各信号間の位相関係のばらつきを抑制した上で、ＰＬＬ回路の移相器に備わる遅延素子が所望の遅延値で正常に動作しているか否かのテストの容易化が可能なＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路１０は、出力信号の発振周波数が電圧により制御される電圧制御発振器１４と、この電圧制御発振器の出力信号を逓倍して下げる分周器１５と、この分周器から出力される帰還信号と参照信号との位相を比較する位相比較器１１と、この位相比較器の出力信号を平滑化して電圧制御発振器の制御電圧を生成するループフィルタ１３と、電圧制御発振器の出力信号を位相同期ループ回路の外部から入力される位相制御信号により調整する位相シフト手段１６、１７、１８と、を備え、かかる位相シフト手段は複数備わり、位相制御信号は各々の位相シフト手段ごとにそれぞれ入力されることを特徴とする。
【選択図】図１

Description

本発明は、パーソナルコンピュータ（Personal Computer；以下、ＰＣと称する）等の映像信号をサンプリングするためのドットクロック信号を発生させる位相同期ループ（Phase Locked Loop；以下、ＰＬＬと称する）回路に関し、特に、ＰＬＬ回路に備わる移相器の制御に関する。

ＬＳＩ（large scale integrated）の動作速度の高速化に伴って、一般に、クロック同期型の半導体装置は、外部端子を介して供給される外部クロックに同期した内部クロック（内部回路で使用されるクロック信号）を生成するためのＰＬＬ回路を備えることが多くなっている。ＰＬＬ回路は、内部クロックを生成する電圧制御発振器を備え、内部クロックを外部クロックに同期させるために、外部クロックおよび内部クロックの位相を比較して、かかる位相比較結果に応じて電圧制御発振器の制御電圧を調整してドットクロック信号を発生させる。

近年、テレビ（Television；以下、ＴＶと称する）の大型化、高解像度化に伴い、ＰＣの映像をＴＶで映す必要性が求められている。ＴＶで映し出す場合に、ＰＣの映像、すなわちアナログ映像信号はサンプリングされてからデジタル化される必要がある。サンプリングのためのクロック（以下、ドットクロック）は、ＰＬＬ回路を用いて同期信号から再生するが、その周波数は、かかる映像信号ごとに異なる。今日の映像信号の多様化に伴って、ＰＬＬ回路は、１０ＭＨｚから１６０ＭＨｚ超のドットクロックを生成することが要求されている。

また、ＰＣの映像信号は、サンプル値をアナログ伝送しているため、サンプリング点をピンポイントで捉えるクロック再生が必要である。特に、１画素ごとに階調等のデータのレベルが変化するディザ処理を行う場合や高精細画像の表示に際して、画質劣化が顕著になり、ディスプレイの品質が損なわれるので、かかるクロック再生が必要となる。そこで、ＰＣの映像信号に対しては、映像信号とドットクロックの位相を調整するためドットクロックの位相シフト機能を設け、サンプリング後のデータから自動的に位相調整を最適化することにより、高精度な映像信号処理を行うことのできる映像処理信号処理装置が特許文献１に開示されている。

上記装置に含まれるＰＬＬ回路は、ドットクロックの位相シフト機能を設けた位相調整可能なＰＬＬ回路であり、図３に示すように、位相比較器（Phase Detector）４１と、チャージポンプ（Charge Pump）４２と、ループフィルタ（ＬＰＦ）４３と、電圧制御発振器（Voltage Controlled Oscillator；以下、ＶＣＯと称する）４４と、分周器（Divider）４５と、および移相器（Phase Shifter）４６とを含む構成である。

位相比較器４１は、ＰＣ等からの水平同期信号を参照信号ＲＥＦ＿ＣＬＫとして一方の入力とし、他方の入力を比較信号となる分周器４５からの出力信号ＤＩＶ＿ＣＬＫとし、双方の信号の位相の比較を行ない、位相差をパルス状の差信号にして出力する。チャージポンプ４２は、位相比較器４１における位相比較の結果を電流値に変換する。ループフィルタ４３は、位相比較器４１から出力されたパルス状の位相差信号から交流成分を取り除いてＶＣＯ４４の制御電圧とするために、チャージポンプ４２の電流値を電圧値に変換するためのローパスフィルタである。ＶＣＯ４４は、ループフィルタ４３の出力電圧値に基づいて出力発振周波数を一意に決定する。分周器４５は、ＶＣＯ４４の出力信号ＶＣＯ＿ＣＬＫの周波数を１／ｎ（ｎは２以上の自然数）に逓倍して変換することにより下げる。移相器４６は、ＶＣＯ４４の出力信号ＶＣＯ＿ＣＬＫの位相を外部より入力される位相制御信号により調整する。かかる移相器４６の出力は、ドットクロック信号ＳＣＬＫとしてＰＬＬ回路４０から出力される。

次に、図３に示した従来例のＰＬＬ回路４０の動作を説明する。まず、ＰＣ等から出力される水平同期信号が位相比較器４１に参照信号ＲＥＦ＿ＣＬＫとして入力されることにより、ＶＣＯ４４から分周器４５を介して位相比較器４１に帰還信号としてフィードバックされたＶＣＯ４５の出力信号ＶＣＯ＿ＣＬＫと位相比較を行なうことにより、ＰＬＬ回路４０は、水平同期信号にロックした出力信号ＶＣＯ＿ＣＬＫを生成する。そして、上述の移相器４６により、かかる出力信号ＶＣＯ＿ＣＬＫの位相を外部から移相器４６に入力される位相制御信号ＰＣＬＫによって遅延等させることにより調整して、位相関係を最適にしたドットクロックを生成する。一般に、ＶＣＯ４４の出力からの信号位相が進んでいれば、発振周波数を下げて位相を遅らせ、ＶＣＯ４４の出力が遅れていれば、発振周波数を上げて位相を進め、参照信号ＲＥＦ＿ＣＬＫとの位相差がゼロとなるようにＶＣＯ４４を制御する。すなわち、ＰＬＬ回路自体は、周波数を同期させているのではなく、位相を同期させていることになり、結果として周波数も同期することになる。

また、高画質を実現させるためには、位相制御は、より細かく制御できる方が好ましく、そのため、移相器４６は、ドットクロックの１周期を３６０度としたときに、例えば、１０度単位で制御できる必要がある。図４は、上記の移相器４６に関して、バッファ等の遅延素子４７およびセレクタ４８を使用した構成例を示したものであり、ドットクロックが１６０ＭＨｚのときに、その１周期を１０度単位で位相を制御できるようにしたものである。つまり、遅延素子４７が３５段あり、１遅延素子の遅延が６．２５ｎｓ／３６＝０．１７４ｎｓのものが使用されている。３６通りの遅延を位相制御信号により選択するため、位相制御信号は６ビットバスとなる。
特開平７−２９５５３３号公報

しかしながら、ＰＣから入力されるアナログ映像信号と水平同期信号との位相関係は、同機種のＰＣであった場合でも、ＰＣ内の部品が持つ遅延等のばらつきによって微小時間ずれ、さらにアナログ映像信号である赤（red）／緑（green）／青(blue)（以下、Ｒ／Ｇ／Ｂと称する）の各信号間でも位相関係がばらつき、かかる各信号間の位相関係のばらつきによる映像品質の劣化を招くことが考えられる。

また、出荷テストにおいて、移相器４６も当然テストする必要があるが、前述するように移相器に備わる１遅延素子の遅延値が小さいため、全遅延素子が所望の遅延値で正常に形成されているか否かをロックディテクト信号等でテストすることが困難であった。

そこで、本発明は、従来のＰＬＬ回路が有する上記問題点に鑑みてなされたものであり、本発明の目的は、Ｒ／Ｇ／Ｂの各信号間の位相関係のばらつきを抑制し、かつＰＬＬ回路の移相器に備わる遅延素子が所望の遅延値で正常に動作しているか否かのテストの容易化が可能な、新規かつ改良された位相同期ループ（ＰＬＬ）回路を提供することである。

上記課題を解決するために、本発明のある実施の態様によれば、外部から入力される参照信号に同期したクロック信号を生成するＰＬＬ回路において、出力信号の発振周波数が電圧により制御される電圧制御発振器と、この電圧制御発振器の出力信号を逓倍して下げる分周器と、この分周器から出力される帰還信号と参照信号との位相を比較する位相比較器と、この位相比較器の出力信号を平滑化して電圧制御発振器の制御電圧を生成するループフィルタと、電圧制御発振器の出力信号を位相同期ループ回路の外部から入力される位相制御信号により調整する位相シフト手段と、を備え、かかる位相シフト手段は複数備わり、位相制御信号は各々の位相シフト手段ごとにそれぞれ入力されることを特徴とする位相同期ループ回路が提供される。

このような構成とすることにより、電圧制御発振器の出力信号に含まれる各々の信号ごとに位相調整が可能となるので、各信号間の位相関係のばらつきによる映像等の各種データの品質の劣化を抑えられる。

このとき、上記実施の態様において、位相シフト手段への入力段に第１の切換手段を備え、分周器への入力段に第２の切換手段を備え、位相比較器への入力段に第3の切換手段を備え、第１の切換手段および第２の切換手段は、位相同期ループ回路の外部からの入力信号により、電圧制御発振器の出力信号と位相シフト手段の出力信号の何れか一方の信号を接続先に入力するように切り換えることとしてもよく、第3の切換手段は、参照信号とかかる参照信号を電圧制御発振器の出力でラッチした信号の何れか一方の信号を接続先に入力するように切り換えることとしてもよい。

このような構成とすることにより、各位相シフト手段が通常に動作する実動作モードと、出荷テスト等において各位相シフト手段が正常に動作するか否かをロックディテクト信号等でテストする量産テストモードとの切換をＰＬＬ回路の外部からテスト信号を入力することにより行う容易に実行できるようになる。換言すると、ＰＬＬ回路に備わる位相シフト手段のテスタビリティーが向上する。

また、上記実施の態様において、第１および第２の切換手段が位相シフト手段の出力信号を接続先に入力するように切り換える場合に、位相シフト手段の出力信号の位相のシフト量の合計を３６０度の自然数倍に予め設定していることとしてもよい。さらに、第３の切換手段が参照信号を電圧制御発振器の出力でラッチした信号を接続先に入力するように切り換える場合に、ラッチ段数をかかる自然数個に予め設定していることとしてもよい。

このような構成とすることにより、量産テストモードにおいては、各々の位相シフト手段の出力信号の位相シフト量の合計を３６０度の自然数倍にあらかじめ設定し、さらに参照信号に対し電圧制御発振器の出力でラッチする段数をかかる自然数個にあらかじめ設定しておくことにより、位相シフト手段に備わる遅延素子が所望の遅延値で正常に動作しているか否かのテストをロックディテクト信号等で簡易に実行できるので、位相シフト手段の不良を容易に検出することができる。

さらに、上記実施の態様において、位相シフト手段がｎ（ｎは２以上の自然数）個備わる場合に、第１の切換手段はｎ−１個備わり、第２の切換手段は１個備わり、ｎ個中のｋ（１≦ｋ≦ｎ−１）個目の位相シフト手段の出力をｎ−１個中ｋ個目の第１の切換手段を介してｋ＋１個目の位相シフト手段に接続し、ｋ＝ｎ個目の位相シフト手段の出力は第２の切換手段に接続されることとしてもよい。

このような構成とすることにより、画質等の各種再生データの劣化を防ぐために、アナログ映像信号であるＲ／Ｇ／Ｂの各信号以外にも、電圧制御発振器の出力信号に含まれる各々の信号ごとに位相調整が可能となり、各種再生データの品質の劣化を抑えられる。

また、上記実施の態様において、位相シフト手段は、赤信号用、緑信号用、および青信号用の３つを有し、位相シフト手段ごとに赤信号用、緑信号用、および青信号用の位相制御信号がそれぞれ入力されることとしてもよい。

このような構成とすることにより、特に、アナログ映像信号であるＲ／Ｇ／Ｂ各信号間で位相関係がばらついた場合でも、それぞれの位相シフト量を独立して制御できるので、画質の劣化を防ぐことが可能である。

以上説明したように本発明によれば、アナログ映像信号であるＲ／Ｇ／Ｂ信号等の各種信号ごとに位相をシフトする移相器を設けることにより、Ｒ／Ｇ／Ｂ信号等の各種信号間の位相関係のばらつきによる映像品質の劣化を抑えることが可能である。また、テストモード時は、各々のシフト量の合計を３６０度の自然数倍に設定し、３６０度の自然数倍に位相シフトさせた信号と参照信号を電圧制御発振器の出力でかかる自然数段分ラッチした信号と比較することにより、ロックディテクト信号で不良品が容易に判別可能であり、従来困難であった移相器のテスタビリティーの問題を解決することができる。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

まず、本発明のＰＬＬ回路の第１の実施の形態の構成について図面を使用しながら説明する。図１は、本実施の形態のＰＬＬ回路１０のブロック図である。

図１に示すように、本実施の形態のＰＬＬ回路１０は、ＰＣ等からの水平同期信号を参照信号ＲＥＦ＿ＣＬＫとして一方の入力とし、帰還信号となる分周器１５の出力信号ＤＩＶ＿ＣＬＫを他方の入力とし、双方の入力信号の位相を比較して位相差をパルス状の差信号にして出力する位相比較器１１と、この位相比較器１１における位相比較の結果を電流値に変換するチャージポンプ１２と、位相比較器１１から出力されたパルス状の位相差信号から交流成分を取り除くことにより平滑化してＶＣＯ１４の制御電圧を生成するために、このチャージポンプ１２の電流値を電圧値に変換するローパスフィルタであるループフィルタ（ＬＰＦ）１３と、このループフィルタ１３の出力電圧値に基づいて、出力発振周波数を一意に決定するＶＣＯ１４と、このＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫの周波数を１／ｎ（ｎは２以上の自然数）に逓倍して変換することにより下げる分周器１５と、を備えるのは、前述した図２に示す従来例と同様である。なお、分周器１５で分周する逓倍数ｎは、任意に設定可能であるものとする。

本実施の形態では、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫの位相をＰＬＬ回路１０の外部から入力される位相制御信号により調整する位相シフト手段となる移相器がＲ信号用１６と、Ｇ信号用１７と、Ｂ信号用１８との３つで構成される。そして、かかる移相器１６、１７、１８ごとにＰＬＬ回路１０の外部から位相制御信号ＰＣＬＫ＿Ｒ、ＰＣＬＫ＿Ｇ、ＰＣＬＫ＿Ｂを入力することによって、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫをかかる出力信号ＶＣＯ＿ＣＬＫに含まれるＲ／Ｇ／Ｂ信号ごとに位相を遅延等させることにより位相調整して、Ｒ／Ｇ／Ｂ信号ごとに位相関係を最適にしたドットクロックＳＣＬＫ＿Ｒ、ＳＣＬＫ＿Ｇ、ＳＣＬＫ＿Ｂを生成する。

すなわち、Ｒ信号用の移相器１６の出力は、Ｒ信号の映像信号用ＡＤコンバータのドットクロックＳＣＬＫ＿ＲとしてＰＬＬ回路１０から出力され、Ｇ信号用の移相器１７の出力は、Ｇ信号の映像信号用ＡＤコンバータのドットクロックＳＣＬＫ＿ＧとしてＰＬＬ回路１０から出力され、Ｂ信号用の移相器１８の出力は、Ｂ信号の映像信号用ＡＤコンバータのドットクロックＳＣＬＫ＿ＢとしてＰＬＬ回路１０から出力される。このため、本実施の形態では、アナログ映像信号であるＲ／Ｇ／Ｂ信号ごとに移相器１６、１７、１８を設けることにより、各々の信号ごとに位相調整が可能となるので、Ｒ／Ｇ／Ｂ信号間の位相関係のばらつきによる映像品質の劣化を抑えられる。

また、本実施の形態では、各移相器１６、１７、１８が通常に動作する実動作モードと、出荷テスト等において移相器１６、１７、１８が正常に動作するか否かをロックディテクト信号等でテストする量産テストモードとの切換をＰＬＬ回路１０の外部からテスト信号を入力することにより行うために、Ｇ信号用移相器１７への入力段にＧ信号用移相器１７の使用モードを切り換える切換手段となるセレクタ１９が設けられ、Ｒ信号用移相器１６への入力段にＲ信号用移相器１６の使用モードを切り換えるセレクタ２０が設けられ、分周器１５への入力段に分周器１５の使用モードを切り換えるセレクタ２１が設けられ、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫでラッチされた参照信号ＲＥＦ＿ＣＬＫ、つまりラッチ回路２３の出力を選択するセレクタ２２が設けられている。

なお、上述の説明では、ＰＬＬ回路１０の外部からのテスト信号の指示によって、セレクタ１９、２０、２１、２２の全ての接続先の機器が実動作モードとなるＡ端子側を選択しているときを示している。かかるセレクタ１９、２０、２１、２２の全ての接続先の機器が量産テストモードとなるＢ端子側を選択されたときの接続について以下に説明する。

ＰＬＬ回路１０の外部から入力されるテスト信号の電位により、セレクタ１９は、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫではなく、Ｂ信号用の移相器１８の出力信号であるドットクロックＳＣＬＫ＿Ｂを選択し、セレクタ２０は、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫではなく、Ｇ信号用の移相器１７の出力であるドットクロックＳＣＬＫ＿Ｇを選択し、セレクタ２１は、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫではなく、Ｒ信号用の移相器１６の出力であるドットクロックＳＣＬＫ＿Ｒを選択し、セレクタ２２は、参照信号ＲＥＦ＿ＣＬＫではなく、かかる参照信号ＲＥＦ＿ＣＬＫをＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫでラッチしたラッチ回路２３の出力を選択する機能を持つ。なお、本実施の形態のＰＬＬ回路１０の量産テストモードにおける動作については後述する。

次に、図１に示した本実施の形態のＰＬＬ回路１０の動作について、図面を使用しながら説明する。まず、通常状態であるＰＬＬ回路１０の実動作モードの動作について説明する。

ＰＣ等から出力される水平同期信号が位相比較器１１に参照信号ＲＥＦ＿ＣＬＫとして入力されることにより、ＰＬＬ回路１０は、参照信号ＲＥＦ＿ＣＬＫにロックしたＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫを生成し、この出力信号ＶＣＯ＿ＣＬＫに含まれるＲ／Ｇ／Ｂ信号ごとに位相を調整するために、各信号に対応する移相器をＲ／Ｇ／Ｂ信号ごとに設け、かかる移相器１６、１７、１８ごとに位相制御信号ＰＣＬＫ＿Ｒ、ＰＣＬＫ＿Ｇ、ＰＣＬＫ＿Ｂを入力することによって出力信号の位相調整を実行する。すなわち、Ｒ信号用の移相器１６によって、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫに含まれるＲ信号を遅延させて、位相調整したＲ信号用ドットクロックＳＣＬＫ＿Ｒを生成し、Ｇ信号用の移相器１７によって、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫに含まれるＧ信号を遅延させて、位相調整したＧ信号用ドットクロックＳＣＬＫ＿Ｇを生成し、同様にＢ信号用の移相器１８によって、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫに含まれるＢ信号を遅延させて、位相調整したＢ信号用ドットクロックＳＣＬＫ＿Ｂを生成する。このように、実動作モードでは、各々の移相器１６、１７、１８は、移相器ごとに位相制御信号ＰＣＬＫ＿Ｒ、ＰＣＬＫ＿Ｇ、ＰＣＬＫ＿Ｂを入力することにより、独立に位相制御が可能であることから、Ｒ／Ｇ／Ｂ信号ごとにドットクロックの位相調整が可能となり、各々の信号に最適な位相関係が生成できるようになる。

次に、本実施の形態のＰＬＬ回路１０の実動作モードから量産テストモードに切り換える際の動作について説明する。まず、通常状態である実動作モード、換言するとＰＬＬ回路１０の外部から入力されたテスト信号によりセレクタ１９、２０、２１、２２が接続先の機器を実動作モードとするＡ端子側を選択した状態にしてＰＬＬ回路１０をロックさせる。このとき、ＰＬＬ回路１０から出力されるロックディテクト信号（図示せず）によって、外部からＰＬＬ回路１０がロックしているか否かが確認できる。なお、かかるロックディテクト信号は、本実施の形態では、位相比較器１１の出力を使用するものとする。この際、位相比較器１１の出力信号として、ＵＰ信号とＤＯＷＮ信号を作成し、後段のチャージポンプ１２へこれらの信号が入力される。これらＵＰ信号とＤＯＷＮ信号のアクティブな幅が参照信号ＲＥＦ＿ＣＬＫとの位相差を表し、かかる幅が広い程、参照信号ＲＥＦ＿ＣＬＫとの位相差が大きいことを示す。すなわち、ロックディテクト信号は、例えば、ＵＰ信号とＤＯＷＮ信号をシステムクロック等の十分周波数の高いクロックでラッチした信号と言った構成をとり、上記位相差が小さい、つまりロックしているときは、ラッチできず、ロックディテクト信号は変化しない。

その後、ＰＬＬ回路１０の外部から入力されるテスト信号の電位を変更して量産テストモードに設定する。これにより、セレクタ１９、２０、２１、２２では、全ての接続先の機器が量産テストモードとなるＢ端子側が選択されるため、ＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫは、Ｂ信号用の移相器１８に入力され、かかるＢ信号用の移相器１８からの出力信号は、Ｇ信号用の移相器１７およびＲ信号用の移相器１６を介して、分周器１５へ入力される。さらに、参照信号ＲＥＦ＿ＣＬＫをＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫでラッチしたラッチ回路２３の出力がセレクタ２２を介して位相比較器１１へ入力される。

このとき、ＰＬＬ回路１０の外部から入力される位相制御信号ＰＣＬＫ＿Ｒ、ＰＣＬＫ＿Ｇ、ＰＣＬＫ＿Ｂの設定は、各々の移相器１６、１７、１８の位相遅延の合計がＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫの１波長分、つまり３６０度分になるように予め設定する。図２に示すように、各移相器１６、１７、１８に備わる遅延素子が所望の遅延値で正常に動作している場合は、量産テストモードにおいても、分周器１５で分周された出力信号ＤＩＶ＿ＣＬＫと参照信号ＲＥＦ＿ＣＬＫをＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫで1ラッチした信号の位相は、双方ともＶＣＯ１４の出力信号ＶＣＯ＿ＣＬＫの１波長分おくれるため、ずれることはなく、ＰＬＬ回路１０のロックが外れることはない。また、３つの移相器１６、１７、１８のうち、１つでもその遅延値が何らかの理由で所望の値に設定できていない場合には、各々の移相器１６、１７、１８の位相遅延の合計が３６０度にならず、その結果、量産テストモードに切り換えた直後にＰＬＬ回路１０のロックが外れてしまい、ロックディテクト信号によってＰＬＬ回路１０のロック外れが観測可能となる。すなわち、ＰＬＬ回路１０から出力されるロックディテクト信号によって、外部からＰＬＬ回路１０がロックしているか否かの確認が容易に実行できる。なお、所望の各移相器１６、１７、１８の動作テストを終えた際には、セレクタ１９、２０、２１、２２にＰＬＬ回路１０の外部からの指示信号により、量産テストモードから実動作モードに切り換えて戻すものとする。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

例えば、前述した第１の実施の形態では、Ｒ／Ｇ／Ｂ各信号間で位相関係がばらついた場合での画質の劣化を防ぐために、Ｒ／Ｇ／Ｂの各信号用に３つの移相器が設けられているが、かかる移相器の数ｎは、３つに限定されず、２つまたは４つ以上でもよい。このとき、移相器がｎ個（ｎは２以上の自然数）備わる場合、ｎ−１個の各移相器への入力段にセレクタ（以下、第１セレクタと称する）を設け、残りの一つのセレクタ（以下、第２セレクタと称する）を分周器への入力段に設け、ｎ個中のｋ（１≦ｋ≦ｎ−１）個目の移相器の出力をｎ−１個中ｋ個目の第１セレクタを介してｋ＋１個目の移相器に接続し、ｋ＝ｎ個目の移相器の出力を第２セレクタに接続することにより、第１セレクタおよび第２セレクタの量産テストモードと実動作モードとの切換を行うようにすることも可能である。その際に、量産テストモードにおいて、ｎ個の移相器のシフト量の合計を３６０度に予め設定しておくことにより、移相器の不良を検出することができる。

また、前述した第１の実施の形態では、ＰＬＬ回路の外部から入力される位相制御信号の設定は、各移相器の位相遅延の合計がVCOの出力信号ＶＣＯ＿ＣＬＫの１波長分すなわち３６０度分の出力信号になるように予め設定しているが、かかるＰＬＬ回路に入力される位相制御信号の設定は、各移相器の位相遅延の合計が、例えば、出力信号ＶＣＯ＿ＣＬＫの波長の２波長分と言った具合に、出力信号ＶＣＯ＿ＣＬＫの波長の自然数倍、すなわち３６０度の自然数倍であればよい。そのとき、ラッチ回路２３の段数もかかる自然数段分である必要があることは明らかである。

本発明は、ＰＣ等の映像信号をサンプリングするためのドットクロック信号を発生させるＰＬＬ回路に適用可能であり、特に、Ｒ／Ｇ／Ｂ各信号間の位相関係のばらつきによる映像品質の劣化を抑え、ロックディテクト信号でＰＬＬ回路のテスト容易化を可能にする。

本発明の第１の実施の形態におけるＰＬＬ回路のブロック図である。 本発明の第１の実施の形態におけるＰＬＬ回路の動作を示すタイミングチャートである。 従来例におけるＰＬＬ回路のブロック図である。 従来例の位相シフト回路の一例を示すブロック図である。

符号の説明

１０ 位相同期ループ回路（ＰＬＬ回路）
１１ 位相比較器
１３ ループフィルタ（ＬＰＦ）
１４ 電圧制御発振器（ＶＣＯ）
１５ 分周器
１６ 位相シフト手段（Ｒ信号用移相器）
１７ 位相シフト手段（Ｇ信号用移相器）
１８ 位相シフト手段（Ｂ信号用移相器）
１９、２０ 第１の切換手段（セレクタ）
２１ 第２の切換手段（セレクタ）
２２ 第３の切換手段（セレクタ）
２３ ラッチ回路

Claims (5)

1. 外部から入力される参照信号に同期したクロック信号を生成するＰＬＬ回路において、
   出力信号の発振周波数が電圧により制御される電圧制御発振器と、
   前記電圧制御発振器の出力信号を逓倍して下げる分周器と、
   前記分周器から出力される帰還信号と前記参照信号との位相を比較する位相比較器と、
   前記位相比較器の出力信号を平滑化して前記電圧制御発振器の制御電圧を生成するループフィルタと、
   前記電圧制御発振器の出力信号を前記位相同期ループ回路の外部から入力される位相制御信号により調整する位相シフト手段と、を備え、
   前記位相シフト手段は複数備わり、前記位相制御信号は各々の前記位相シフト手段ごとにそれぞれ入力されることを特徴とする位相同期ループ回路。
2. 前記位相シフト手段への入力段に第１の切換手段を備え、前記分周器への入力段に第２の切換手段を備え、前記位相比較器の入力段に第３の切換手段を備え、前記第１の切換手段および前記第２の切換手段は、前記位相同期ループ回路の外部からの入力信号により、前記電圧制御発振器の出力信号と前記位相シフト手段の出力信号の何れか一方の信号を接続先に入力するように切り換え、前記第３の切換手段は、前記参照信号と該参照信号を前記電圧制御発振器の出力でラッチした信号の何れか一方の信号を接続先に入力するように切り換えることを特徴とする請求項１に記載の位相同期ループ回路。
3. 前記第１および第２の切換手段が前記位相シフト手段の出力信号を接続先に入力するように切り換える場合に、前記位相シフト手段の出力信号の位相のシフト量の合計を３６０度の自然数倍に予め設定し、前記第３の切換手段が前記参照信号を前記電圧制御発振器の出力でラッチした信号を接続先に入力するように切り換える場合に、ラッチ段数を前記自然数分に予め設定していることを特徴とする請求項２に記載の位相同期ループ回路。
4. 前記位相シフト手段がｎ（ｎは２以上の自然数）個備わる場合に、前記第１の切換手段はｎ−１個備わり、前記第２の切換手段は１個備わり、ｎ個中のｋ（１≦ｋ≦ｎ−１）個目の前記位相シフト手段の出力をｎ−１個中ｋ個目の前記第１の切換手段を介してｋ＋１個目の前記位相シフト手段に接続し、ｋ＝ｎ個目の前記位相シフト手段の出力は前記第２の切換手段に接続されることを特徴とする請求項２または３に記載の位相同期ループ回路。
5. 前記位相シフト手段は、赤信号用、緑信号用、および青信号用の３つを有し、前記位相シフト手段ごとに赤信号用、緑信号用、および青信号用の位相制御信号がそれぞれ入力されることを特徴とする請求項１〜４の何れか１項に記載の位相同期ループ回路。

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